JPH0621020A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0621020A JPH0621020A JP4177899A JP17789992A JPH0621020A JP H0621020 A JPH0621020 A JP H0621020A JP 4177899 A JP4177899 A JP 4177899A JP 17789992 A JP17789992 A JP 17789992A JP H0621020 A JPH0621020 A JP H0621020A
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- trench
- etching
- round
- corner
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Abstract
(57)【要約】
【構成】シリコン・トレンチのコーナーのラウンド処理
をトレンチ形成後、フォトレジスト塗布、レジストリフ
ロー、レジストエッチング、Ｓｉエッチングの工程によ
り行う。レジストリフローにより凸部のレジスト厚が薄
くなることを利用し凸部を優先的にエッチングする事に
よりトレンチ凸部のコーナーがラウンド化される。 【効果】耐圧劣化防止のために必要なラウンド処理量
（ＣＤロス）が従来のラウンド酸化法比べ少ないため、
寸法誤差の低下により素子性能の均一化、また微細素子
の作製が可能になる、またプロセスの低温化によりデバ
イスへの熱影響が少なくなるといった効果を有する。
をトレンチ形成後、フォトレジスト塗布、レジストリフ
ロー、レジストエッチング、Ｓｉエッチングの工程によ
り行う。レジストリフローにより凸部のレジスト厚が薄
くなることを利用し凸部を優先的にエッチングする事に
よりトレンチ凸部のコーナーがラウンド化される。 【効果】耐圧劣化防止のために必要なラウンド処理量
（ＣＤロス）が従来のラウンド酸化法比べ少ないため、
寸法誤差の低下により素子性能の均一化、また微細素子
の作製が可能になる、またプロセスの低温化によりデバ
イスへの熱影響が少なくなるといった効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に凹凸を有するシリコン基板の凸部のコーナー
を丸める技術に関する。
関し、特に凹凸を有するシリコン基板の凸部のコーナー
を丸める技術に関する。
【０００２】
【従来の技術】シリコン基板に溝を形成しこの部分にキ
ャパシタを形成するトレンチ・キャパシタあるいは素子
分領域を形成するトレンチ・アイソレーションはサブミ
クロン以下の微細素子の作製において有効な手段であ
る。
ャパシタを形成するトレンチ・キャパシタあるいは素子
分領域を形成するトレンチ・アイソレーションはサブミ
クロン以下の微細素子の作製において有効な手段であ
る。
【０００３】トレンチ・キャパシタ、トレンチ・アイソ
レーションの問題点の一つとして、溝のコーナーが角張
っているとその部分に形成されるゲート膜厚が薄くなる
ため、耐圧劣化の原因となることが挙げられる。
レーションの問題点の一つとして、溝のコーナーが角張
っているとその部分に形成されるゲート膜厚が薄くなる
ため、耐圧劣化の原因となることが挙げられる。
【０００４】このため溝のコーナーに丸みをつけるラウ
ンド処理が必要となる。従来のラウンド処理技術は熱酸
化工程での粘性流動を利用し、熱酸化工程後、この酸化
膜を除去することでコーナーに丸みをつけるラウンド酸
化法によるものであった。
ンド処理が必要となる。従来のラウンド処理技術は熱酸
化工程での粘性流動を利用し、熱酸化工程後、この酸化
膜を除去することでコーナーに丸みをつけるラウンド酸
化法によるものであった。
【０００５】この方法の一例を図３（ａ）〜図３（ｄ）
に示す。
に示す。
【０００６】まず図３（ａ）に示すようにシリコン基板
１上にフォトリソグラフィによりフォトレジスト２のパ
ターンを形成する。つぎに異方性エッチングによりトレ
ンチの形成を行い、フォトレジスト２を除去する（図３
（ｂ））。この状態で１１００℃の温度で表面酸化を行
なう。この温度域の酸化ではＳｉＯ2が軟化して流動す
るため応力が緩和され形状がスムーズになる。（図３
（ｃ）） この後、酸化膜３を除去すればトレンチのコーナーがラ
ウンド化される。（図３（ｄ））
１上にフォトリソグラフィによりフォトレジスト２のパ
ターンを形成する。つぎに異方性エッチングによりトレ
ンチの形成を行い、フォトレジスト２を除去する（図３
（ｂ））。この状態で１１００℃の温度で表面酸化を行
なう。この温度域の酸化ではＳｉＯ2が軟化して流動す
るため応力が緩和され形状がスムーズになる。（図３
（ｃ）） この後、酸化膜３を除去すればトレンチのコーナーがラ
ウンド化される。（図３（ｄ））
【０００７】
【発明が解決しようとする課題】ラウンド酸化技術の問
題点は以下にある。ゲート耐圧劣化を起こさせないよう
な丸みをつけるには、ゲート膜厚の１０倍以上の酸化が
必要である。４ＭＤＲＡＭなどの０．８μｍプロセスで
はゲート膜厚は１８０Å程度である。従ってラウンド酸
化膜厚は１８００Å以上必要となる。この酸化膜厚はＣ
Ｄロスとなるが、０．８μｍプロセスでは、このＣＤロ
スは許容誤差内に収まる。しかし、１６ＭＤＲＡＭ以上
のハーフミクロン以下のデバイスにとっては、このロス
は大きなものとなり許容できるものではなくなる。従っ
て、ハーフミクロン以下のデバイスの作製技術におい
て、ＣＤロスの小さいラウンド処理技術が不可欠とな
る。
題点は以下にある。ゲート耐圧劣化を起こさせないよう
な丸みをつけるには、ゲート膜厚の１０倍以上の酸化が
必要である。４ＭＤＲＡＭなどの０．８μｍプロセスで
はゲート膜厚は１８０Å程度である。従ってラウンド酸
化膜厚は１８００Å以上必要となる。この酸化膜厚はＣ
Ｄロスとなるが、０．８μｍプロセスでは、このＣＤロ
スは許容誤差内に収まる。しかし、１６ＭＤＲＡＭ以上
のハーフミクロン以下のデバイスにとっては、このロス
は大きなものとなり許容できるものではなくなる。従っ
て、ハーフミクロン以下のデバイスの作製技術におい
て、ＣＤロスの小さいラウンド処理技術が不可欠とな
る。
【０００８】本発明は以上の問題点を解決するものでそ
の課題は、トレンチのコーナーのラウンド処理におい
て、ハーフミクロン以下のデバイスにも有効なＣＤロス
の小さな処理を採用することにより、高信頼で、歩留ま
りの向上を図り得る半導体装置の製造方法を提供すると
ころにある。
の課題は、トレンチのコーナーのラウンド処理におい
て、ハーフミクロン以下のデバイスにも有効なＣＤロス
の小さな処理を採用することにより、高信頼で、歩留ま
りの向上を図り得る半導体装置の製造方法を提供すると
ころにある。
【０００９】
【課題を解決するための手段】以上のような問題点を解
決するため、本発明の半導体装置の製造方法は、半導体
基板にトレンチを形成する工程と、該トレンチ形成後の
該半導体基板全面にフォトレジストを塗布し、該フォト
レジストをリフローする工程と、該フォトレジストを該
トレンチの上部の角が露出するまでエッチングする工程
と、該トレンチの上部の角をエッチングする工程と、該
フォトレジストを除去する工程を含むことを特徴とし、
該フォトレジストのリフロー温度は９０℃以上３００℃
以下であることを特徴とする。
決するため、本発明の半導体装置の製造方法は、半導体
基板にトレンチを形成する工程と、該トレンチ形成後の
該半導体基板全面にフォトレジストを塗布し、該フォト
レジストをリフローする工程と、該フォトレジストを該
トレンチの上部の角が露出するまでエッチングする工程
と、該トレンチの上部の角をエッチングする工程と、該
フォトレジストを除去する工程を含むことを特徴とし、
該フォトレジストのリフロー温度は９０℃以上３００℃
以下であることを特徴とする。
【００１０】
【実施例】本発明の実施例を図面を用いて説明する。
【００１１】図１は本発明の方法によるシリコン・トレ
ンチのコーナーのラウンド処理方法を示した断面図であ
る。まず図１（ａ）に示すようにシリコン基板１上にフ
ォトリソグラフィによりフォトレジスト２のパターンを
形成する。つぎに図１（ｂ）に示すように異方性エッチ
ングによりトレンチの形成を行い、フォトレジスト２を
除去する。
ンチのコーナーのラウンド処理方法を示した断面図であ
る。まず図１（ａ）に示すようにシリコン基板１上にフ
ォトリソグラフィによりフォトレジスト２のパターンを
形成する。つぎに図１（ｂ）に示すように異方性エッチ
ングによりトレンチの形成を行い、フォトレジスト２を
除去する。
【００１２】この状態で基板全面にフォトレジスト３を
塗布する。スピンコートにより平坦部で約２μｍの厚さ
となるように塗布した。さらに１５０℃の温度で６０秒
ベーキングを行なうと、図１（ｃ）のように凸部付近の
フォトレジストはリフローされて平坦部に比べ薄くな
る。
塗布する。スピンコートにより平坦部で約２μｍの厚さ
となるように塗布した。さらに１５０℃の温度で６０秒
ベーキングを行なうと、図１（ｃ）のように凸部付近の
フォトレジストはリフローされて平坦部に比べ薄くな
る。
【００１３】次に酸素プラズマによりフォトレジスト３
のエッチングを行う。エッチングは図１（ｃ）に示すよ
うに凸部付近のフォトレジストが除去されシリコンが露
出する程度まで行う。この時凸部付近のフォトレジスト
厚はコーナー部で最も薄く、コーナー部から離れるに従
い厚くなる。フォトレジストの塗布条件、ベーキング条
件は上記条件で、フォトレジスト３のエッチングはプラ
ズマエッチング法で酸素ガスを用い、流量１００ｃｃ／
ｍｉｎ．、圧力０．３Ｔｏｒｒ、プラズマ発生手段とし
て高周波（１３．５６ＭＨｚ）を用い高周波出力２５０
Ｗで行なった。この時のフォトレジストのエッチング速
度は約１００００Å／ｍｉｎ．で、約５０００Åのエッ
チングを行った。
のエッチングを行う。エッチングは図１（ｃ）に示すよ
うに凸部付近のフォトレジストが除去されシリコンが露
出する程度まで行う。この時凸部付近のフォトレジスト
厚はコーナー部で最も薄く、コーナー部から離れるに従
い厚くなる。フォトレジストの塗布条件、ベーキング条
件は上記条件で、フォトレジスト３のエッチングはプラ
ズマエッチング法で酸素ガスを用い、流量１００ｃｃ／
ｍｉｎ．、圧力０．３Ｔｏｒｒ、プラズマ発生手段とし
て高周波（１３．５６ＭＨｚ）を用い高周波出力２５０
Ｗで行なった。この時のフォトレジストのエッチング速
度は約１００００Å／ｍｉｎ．で、約５０００Åのエッ
チングを行った。
【００１４】次に露出したシリコンのエッチングを行
う。エッチング方式、方法については特に制限はない。
等方性エッチング、異方性エッチングは問わないが、ダ
メージを考慮に入れればダメージフリーのプラズマエッ
チング方式、ダウンフローエッチング方式などが望まし
い。本実施例ではＣＦ4と酸素の混合ガスのプラズマエ
ッチングにより行った。酸素分圧比２０％、全流量１０
０ｃｃ／ｍｉｎ．、圧力０．２Ｔｏｒｒ、プラズマ発生
手段として高周波（１３．５６ＭＨｚ）を用い高周波出
力２００Ｗで行った。このときＳｉのエッチング速度は
約２０００Å／ｍｉｎ．であり、約５００Åのエッチン
グを行った。
う。エッチング方式、方法については特に制限はない。
等方性エッチング、異方性エッチングは問わないが、ダ
メージを考慮に入れればダメージフリーのプラズマエッ
チング方式、ダウンフローエッチング方式などが望まし
い。本実施例ではＣＦ4と酸素の混合ガスのプラズマエ
ッチングにより行った。酸素分圧比２０％、全流量１０
０ｃｃ／ｍｉｎ．、圧力０．２Ｔｏｒｒ、プラズマ発生
手段として高周波（１３．５６ＭＨｚ）を用い高周波出
力２００Ｗで行った。このときＳｉのエッチング速度は
約２０００Å／ｍｉｎ．であり、約５００Åのエッチン
グを行った。
【００１５】上記条件でのＳｉとフォトレジストのエッ
チング速度比は５程度で、Ｓｉのエッチングの際にフォ
トレジストもエッチングされる。図１（ｃ）に示す如く
フォトレジスト形状はコーナーに向かうに従い徐々に薄
くなる形状を呈するため、エッチングによりＳｉトレン
チの凸部のコーナーは図１（ｄ）のように丸められた形
状となる。
チング速度比は５程度で、Ｓｉのエッチングの際にフォ
トレジストもエッチングされる。図１（ｃ）に示す如く
フォトレジスト形状はコーナーに向かうに従い徐々に薄
くなる形状を呈するため、エッチングによりＳｉトレン
チの凸部のコーナーは図１（ｄ）のように丸められた形
状となる。
【００１６】この後フォトレジストをアッシング等によ
り除去すれば凸部コーナーのラウンド処理が完成する
（図１（ｅ））。
り除去すれば凸部コーナーのラウンド処理が完成する
（図１（ｅ））。
【００１７】図１（ｃ）のフォトレジストのリフロー温
度は９０℃〜３００℃が適当である。
度は９０℃〜３００℃が適当である。
【００１８】９０℃以下ではフォトレジストが充分リフ
ローせず、適当な断面形状が得られない。３００℃以上
ではフォトレジストが変質してしまい、後の除去工程で
除去不可能となる。
ローせず、適当な断面形状が得られない。３００℃以上
ではフォトレジストが変質してしまい、後の除去工程で
除去不可能となる。
【００１９】本発明者は従来のラウンド酸化法と本発明
の方法とによるラウンド処理量に対するゲート耐圧につ
いて検証した。本発明による方法は図１で示した方法に
加えコーナー凹部のラウンド処理として、図１（ｂ）の
トレンチエッチング工程においてＳｉＣｌ4とＳＦ6の混
合ガスでエッチングを行った。このガス系でエッチング
を行うとトレンチの底を丸めることが可能である。この
後図１（ｃ）〜図１（ｅ）の工程を行う。
の方法とによるラウンド処理量に対するゲート耐圧につ
いて検証した。本発明による方法は図１で示した方法に
加えコーナー凹部のラウンド処理として、図１（ｂ）の
トレンチエッチング工程においてＳｉＣｌ4とＳＦ6の混
合ガスでエッチングを行った。このガス系でエッチング
を行うとトレンチの底を丸めることが可能である。この
後図１（ｃ）〜図１（ｅ）の工程を行う。
【００２０】図２は結果を示したものである。縦軸ｒは
ｒ＝Ｖｃ／Ｖｐで、Ｖｐは平面にゲート膜を形成したと
きのゲート耐圧、Ｖｃは凹凸を有する基板にラウンド処
理を行い、ゲート膜を形成したときのゲート耐圧であ
る。横軸はラウンド処理に要した処理量ｔｒである。ま
た図中ＡとＢはラウンド処理の違いを示したもので、Ａ
は本発明による方法で、Ｂは従来のラウンド酸化による
物である。
ｒ＝Ｖｃ／Ｖｐで、Ｖｐは平面にゲート膜を形成したと
きのゲート耐圧、Ｖｃは凹凸を有する基板にラウンド処
理を行い、ゲート膜を形成したときのゲート耐圧であ
る。横軸はラウンド処理に要した処理量ｔｒである。ま
た図中ＡとＢはラウンド処理の違いを示したもので、Ａ
は本発明による方法で、Ｂは従来のラウンド酸化による
物である。
【００２１】実用上問題ない範囲であるｒ＞０．９とな
るラウンド処理量は従来方法が１８００Å以上であった
のに対し本発明の方法では７００Å程度で十分である。
すなわち、小さいＣＤロスでのラウンド処理が可能とな
り、このロス量はハーフミクロン以下のデバイスにも十
分対応できるものである。
るラウンド処理量は従来方法が１８００Å以上であった
のに対し本発明の方法では７００Å程度で十分である。
すなわち、小さいＣＤロスでのラウンド処理が可能とな
り、このロス量はハーフミクロン以下のデバイスにも十
分対応できるものである。
【００２２】本実施例の具体的な適用としてはトレンチ
・アイソレーション、トレンチ・キャパシタなどのラウ
ンド処理が考えられる。
・アイソレーション、トレンチ・キャパシタなどのラウ
ンド処理が考えられる。
【００２３】なお本発明においては、プラズマ生成の方
法として１３．５６ＭＨｚの高周波放電によるものにつ
いて示したがこの限りではなく、マイクロ波放電、マグ
ネトロンなどについても同様の効果がある。
法として１３．５６ＭＨｚの高周波放電によるものにつ
いて示したがこの限りではなく、マイクロ波放電、マグ
ネトロンなどについても同様の効果がある。
【００２４】エッチングガスについてもＣＦ4と酸素の
混合ガスについて示したが、ＣnＦ2n+2（ＣＦ4、Ｃ
2Ｆ6、Ｃ3Ｆ8など）、ＣxＨyＦz（ＣＨＦ3、ＣＨ2Ｆ2な
ど）、Ｃｌ2、ＨＣｌ、ＨＢｒ、ＳＦ6など、あるいはこ
れらと酸素ガス、水素ガスなどとの混合ガスでも有効で
ある。
混合ガスについて示したが、ＣnＦ2n+2（ＣＦ4、Ｃ
2Ｆ6、Ｃ3Ｆ8など）、ＣxＨyＦz（ＣＨＦ3、ＣＨ2Ｆ2な
ど）、Ｃｌ2、ＨＣｌ、ＨＢｒ、ＳＦ6など、あるいはこ
れらと酸素ガス、水素ガスなどとの混合ガスでも有効で
ある。
【００２５】またコーナー凹部のラウンド処理として、
ラウンド酸化工程を加えることも可能である。但しここ
でのラウンド酸化工程は従来工程の処理量１８００Åに
対し５００Åで充分でこの処理量で凹部のラウンド化は
達成される。
ラウンド酸化工程を加えることも可能である。但しここ
でのラウンド酸化工程は従来工程の処理量１８００Åに
対し５００Åで充分でこの処理量で凹部のラウンド化は
達成される。
【００２６】
【発明の効果】以上説明したように本発明は、トレンチ
のコーナーのラウンド処理において以下の効果を有す
る。
のコーナーのラウンド処理において以下の効果を有す
る。
【００２７】１．従来の高温の熱酸化の粘性流動を利用
したラウンド酸化法に比べＣＤロスの小さなラウンド処
理が可能となる。そのため凹凸部のコーナーにおける酸
化膜の薄膜化による耐圧劣化防止のために必要なラウン
ド処理量（ＣＤロス）が従来のラウンド酸化法比べ少な
いため、従って寸法誤差が小さくなり素子性能の均一化
が達成される。
したラウンド酸化法に比べＣＤロスの小さなラウンド処
理が可能となる。そのため凹凸部のコーナーにおける酸
化膜の薄膜化による耐圧劣化防止のために必要なラウン
ド処理量（ＣＤロス）が従来のラウンド酸化法比べ少な
いため、従って寸法誤差が小さくなり素子性能の均一化
が達成される。
【００２８】２．さらに従来のラウンド酸化法では不可
能であったハーフミクロン以下のデバイスのトレンチ・
アイソレーション、トレンチ・キャパシタなどのラウン
ド処理が可能となる。
能であったハーフミクロン以下のデバイスのトレンチ・
アイソレーション、トレンチ・キャパシタなどのラウン
ド処理が可能となる。
【００２９】３．低温プロセスであるため、デバイスへ
の熱影響を考慮する必要はない。このためプロセスの自
由度が大きくなる。
の熱影響を考慮する必要はない。このためプロセスの自
由度が大きくなる。
【図１】本発明の方法によるトレンチの凸部のコーナー
のラウンド処理方法を示した工程断面図。
のラウンド処理方法を示した工程断面図。
【図２】従来のラウンド酸化法（図中Ｂ）と本発明の方
法（図中Ａ）とによるラウンド処理量（酸化膜厚）に対
するゲート耐圧を比べた図。
法（図中Ａ）とによるラウンド処理量（酸化膜厚）に対
するゲート耐圧を比べた図。
【図３】従来のラウンド酸化法によるトレンチのコーナ
ーのラウンド処理方法を示した工程断面図。
ーのラウンド処理方法を示した工程断面図。
１・・・シリコン基板 ２・・・フォトレジスト ３・・・フォトレジスト ４・・・酸化膜
Claims (2)
- 【請求項１】 半導体基板にトレンチを形成する工程
と、該トレンチ形成後の該半導体基板全面にフォトレジ
ストを塗布し、該フォトレジストをリフローする工程
と、該フォトレジストを該トレンチの上部の角が露出す
るまでエッチングする工程と、該トレンチの上部の角を
エッチングする工程と、該フォトレジストを除去する工
程とを少なくとも含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 該フォトレジストのリフロー温度は９０
℃以上３００℃以下であることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177899A JPH0621020A (ja) | 1992-07-06 | 1992-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177899A JPH0621020A (ja) | 1992-07-06 | 1992-07-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621020A true JPH0621020A (ja) | 1994-01-28 |
Family
ID=16039012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177899A Pending JPH0621020A (ja) | 1992-07-06 | 1992-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621020A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134604A (ja) * | 2000-10-27 | 2002-05-10 | Oki Electric Ind Co Ltd | 半導体装置における素子分離領域の形成方法 |
| KR100406732B1 (ko) * | 2001-04-25 | 2003-11-20 | 아남반도체 주식회사 | 반도체 소자의 소자 격리부 형성 방법 |
| KR100401527B1 (ko) * | 1996-04-24 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체장치의소자분리방법 |
| CN102468309A (zh) * | 2010-11-01 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | Cmos图像传感器及其形成方法 |
| CN104347378A (zh) * | 2013-08-09 | 2015-02-11 | 上海华虹宏力半导体制造有限公司 | 一种应用于沟槽型mos器件的沟槽栅的制备方法 |
| CN104576346A (zh) * | 2013-10-29 | 2015-04-29 | 上海华虹宏力半导体制造有限公司 | 沟槽型mos器件中沟槽栅的制备方法 |
-
1992
- 1992-07-06 JP JP4177899A patent/JPH0621020A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401527B1 (ko) * | 1996-04-24 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체장치의소자분리방법 |
| JP2002134604A (ja) * | 2000-10-27 | 2002-05-10 | Oki Electric Ind Co Ltd | 半導体装置における素子分離領域の形成方法 |
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| CN104576346A (zh) * | 2013-10-29 | 2015-04-29 | 上海华虹宏力半导体制造有限公司 | 沟槽型mos器件中沟槽栅的制备方法 |
| CN104576346B (zh) * | 2013-10-29 | 2017-08-08 | 上海华虹宏力半导体制造有限公司 | 沟槽型mos器件中沟槽栅的制备方法 |
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