JP2003031651A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003031651A JP2003031651A JP2001218213A JP2001218213A JP2003031651A JP 2003031651 A JP2003031651 A JP 2003031651A JP 2001218213 A JP2001218213 A JP 2001218213A JP 2001218213 A JP2001218213 A JP 2001218213A JP 2003031651 A JP2003031651 A JP 2003031651A
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Abstract
(57)【要約】
【課題】 トレンチを形成するための製造工程を増加さ
せることなく、トレンチ上部のコーナー部が丸めれるよ
うにする。 【解決手段】 シリコン基板１上にパッド酸化膜２とＬ
Ｐ−ＳｉＮ膜４とを順に成膜したのち、レジスト５を成
膜する。そして、レジスト５をマスクとしたエッチング
により、ＬＰ−ＳｉＮ膜４及びパッド酸化膜２をパター
ニングする。このエッチングの際に、ＬＰ−ＳｉＮ膜４
及びパッド酸化膜２の開口端に堆積物５が形成されるよ
うにする。そして、堆積物５を残したままの状態で、Ｌ
Ｐ−ＳｉＮ膜４及びパッド酸化膜２をマスクとしたエッ
チングを行ない、シリコン基板１の表面にトレンチ６を
形成する。このようにすれば、トレンチ６の上部のコー
ナー部を段付き形状にできるため、この段付き形状部分
を熱酸化させることで、コーナー部を丸め処理すること
ができる。
せることなく、トレンチ上部のコーナー部が丸めれるよ
うにする。 【解決手段】 シリコン基板１上にパッド酸化膜２とＬ
Ｐ−ＳｉＮ膜４とを順に成膜したのち、レジスト５を成
膜する。そして、レジスト５をマスクとしたエッチング
により、ＬＰ−ＳｉＮ膜４及びパッド酸化膜２をパター
ニングする。このエッチングの際に、ＬＰ−ＳｉＮ膜４
及びパッド酸化膜２の開口端に堆積物５が形成されるよ
うにする。そして、堆積物５を残したままの状態で、Ｌ
Ｐ−ＳｉＮ膜４及びパッド酸化膜２をマスクとしたエッ
チングを行ない、シリコン基板１の表面にトレンチ６を
形成する。このようにすれば、トレンチ６の上部のコー
ナー部を段付き形状にできるため、この段付き形状部分
を熱酸化させることで、コーナー部を丸め処理すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＴＩ(Shallow T
rench Isolation)技術を用いて素子分離を行う半導体装
置及びその製造方法に関する。
rench Isolation)技術を用いて素子分離を行う半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＳＴＩ
構造を有する半導体装置では、トレンチ上部のコーナー
の曲率半径が小さいとトランジスタ活性領域端部でのし
きい値の低下やゲート耐圧劣化が問題となる。このた
め、トレンチ上部のコーナー部における曲率半径を大き
くするために、例えばトレンチエッチングを行なった
後、高温の犠牲酸化工程等を追加する方法が提案されて
いる。しかしながら、犠牲酸化を行なう場合には、バー
ズビークが発生して活性化領域が狭くなってしまうとい
う問題がある。
構造を有する半導体装置では、トレンチ上部のコーナー
の曲率半径が小さいとトランジスタ活性領域端部でのし
きい値の低下やゲート耐圧劣化が問題となる。このた
め、トレンチ上部のコーナー部における曲率半径を大き
くするために、例えばトレンチエッチングを行なった
後、高温の犠牲酸化工程等を追加する方法が提案されて
いる。しかしながら、犠牲酸化を行なう場合には、バー
ズビークが発生して活性化領域が狭くなってしまうとい
う問題がある。
【０００３】このため、その改善策として、トレンチエ
ッチング時のマスクとなるＬＰ−ＳｉＮ膜及びパッド酸
化膜とシリコン基板との間に段付き形状を形成し、トレ
ンチ上部のコーナーを露出させることで、この後のトレ
ンチ酸化等でトレンチ上部のコーナー部が丸まり易くな
るようにする方法が提案されている。
ッチング時のマスクとなるＬＰ−ＳｉＮ膜及びパッド酸
化膜とシリコン基板との間に段付き形状を形成し、トレ
ンチ上部のコーナーを露出させることで、この後のトレ
ンチ酸化等でトレンチ上部のコーナー部が丸まり易くな
るようにする方法が提案されている。
【０００４】例えば、特開平９−３２６４３２号公報や
特開平９−２８３６１４号公報に示されるように、トレ
ンチエッチング後にＬＰ−ＳｉＮ膜を等方性ウェットエ
ッチングする方法がある。
特開平９−２８３６１４号公報に示されるように、トレ
ンチエッチング後にＬＰ−ＳｉＮ膜を等方性ウェットエ
ッチングする方法がある。
【０００５】また、トレンチエッチングのマスクとなる
パッド酸化膜及びＬＰ−ＳｉＮ膜の開口端にサイドウォ
ールを形成する方法もある。この方法は図５の工程で示
される。すなわち、図５（ａ）に示すようにシリコン基
板Ｊ１上に形成したパッド酸化膜Ｊ２及びＬＰ−ＳｉＮ
膜Ｊ３からなるマスクをレジストＪ４を用いてパターニ
ングしたのち、図５（ｂ）に示すようにＣＶＤ法によっ
てＴＥＯＳ膜Ｊ５を成膜する。そして、図５（ｃ）に示
すようにＴＥＯＳ膜Ｊ５をエッチバックすることでマス
ク開口端にサイドウォールＪ６を形成し、トレンチＪ７
を形成したのち、サイドウォールＪ６を除去してトレン
チＪ７の上部のコーナー部を露出させる。
パッド酸化膜及びＬＰ−ＳｉＮ膜の開口端にサイドウォ
ールを形成する方法もある。この方法は図５の工程で示
される。すなわち、図５（ａ）に示すようにシリコン基
板Ｊ１上に形成したパッド酸化膜Ｊ２及びＬＰ−ＳｉＮ
膜Ｊ３からなるマスクをレジストＪ４を用いてパターニ
ングしたのち、図５（ｂ）に示すようにＣＶＤ法によっ
てＴＥＯＳ膜Ｊ５を成膜する。そして、図５（ｃ）に示
すようにＴＥＯＳ膜Ｊ５をエッチバックすることでマス
ク開口端にサイドウォールＪ６を形成し、トレンチＪ７
を形成したのち、サイドウォールＪ６を除去してトレン
チＪ７の上部のコーナー部を露出させる。
【０００６】しかしながら、これらの方法ではトレンチ
Ｊ７を形成するための製造工程が増加してしまい、コス
トアップにつながるという問題がある。
Ｊ７を形成するための製造工程が増加してしまい、コス
トアップにつながるという問題がある。
【０００７】本発明は上記点に鑑みて、トレンチを形成
するための製造工程を増加させることなく、トレンチ上
部のコーナー部が丸めれるようにすることを目的とす
る。
するための製造工程を増加させることなく、トレンチ上
部のコーナー部が丸めれるようにすることを目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板（１）を用
意する工程と、半導体基板の上にマスク層（２、３）を
成膜する工程と、マスク層の上にレジスト（４）を形成
する工程と、レジストをマスクとして、マスク層をエッ
チングによりパターニングし、マスク層に開口部を形成
する工程と、パターニングされたマスク層をマスクとし
て、半導体基板にトレンチを形成するエッチング工程と
を有してなり、マスク層に開口部を形成する工程では、
マスク層をエッチングする際に該マスク層の開口端に堆
積物（５）が形成される条件とし、半導体基板にトレン
チを形成するエッチング工程では、堆積物を残した状態
で、トレンチを形成するエッチングを行なうことを特徴
としている。
め、請求項１に記載の発明では、半導体基板（１）を用
意する工程と、半導体基板の上にマスク層（２、３）を
成膜する工程と、マスク層の上にレジスト（４）を形成
する工程と、レジストをマスクとして、マスク層をエッ
チングによりパターニングし、マスク層に開口部を形成
する工程と、パターニングされたマスク層をマスクとし
て、半導体基板にトレンチを形成するエッチング工程と
を有してなり、マスク層に開口部を形成する工程では、
マスク層をエッチングする際に該マスク層の開口端に堆
積物（５）が形成される条件とし、半導体基板にトレン
チを形成するエッチング工程では、堆積物を残した状態
で、トレンチを形成するエッチングを行なうことを特徴
としている。
【０００９】このような製造方法によれば、トレンチの
上部のコーナー部に、上述した堆積物の厚さ相当の段付
き形状を形成することができる。このため、この段付き
形状を利用してコーナー部を丸め処理することが可能と
なる。従って、従来に対してなんらトレンチを形成する
ための製造工程を増加させることなく、トレンチの上部
のコーナー部の丸め処理を行なうことができる。
上部のコーナー部に、上述した堆積物の厚さ相当の段付
き形状を形成することができる。このため、この段付き
形状を利用してコーナー部を丸め処理することが可能と
なる。従って、従来に対してなんらトレンチを形成する
ための製造工程を増加させることなく、トレンチの上部
のコーナー部の丸め処理を行なうことができる。
【００１０】具体的には、請求項２に示すように、マス
ク層として、半導体基板上にシリコン酸化膜（２）とシ
リコン窒化膜（３）とを順に成膜した構成を採用するこ
とができ、この場合、マスク層に開口部を形成する工程
において、シリコン酸化膜及びシリコン窒化膜に形成す
る開口部の開口端に、堆積物が形成されるようにする。
ク層として、半導体基板上にシリコン酸化膜（２）とシ
リコン窒化膜（３）とを順に成膜した構成を採用するこ
とができ、この場合、マスク層に開口部を形成する工程
において、シリコン酸化膜及びシリコン窒化膜に形成す
る開口部の開口端に、堆積物が形成されるようにする。
【００１１】また、この場合、請求項３に示すように、
マスク層に開口部を形成する工程において、シリコン窒
化膜を異方性エッチングしたのち、シリコン酸化膜をエ
ッチングする際に、シリコン酸化膜の開口端に、堆積物
が形成されるようにすることもできる。このようにすれ
ば、トレンチを絶縁膜で埋め込んだあと、絶縁膜を平坦
化した際に、絶縁膜の突出部分が逆台形になることを防
止することができる。これにより、素子形成時に行われ
るＰｏｌｙ−Ｓｉ電極形成でのＰｏｌｙ−Ｓｉのデポジ
ションのカバレッジの悪化やＰｏｌｙ−Ｓｉをエッチン
グする際の残渣の発生等の問題を解決することができ
る。
マスク層に開口部を形成する工程において、シリコン窒
化膜を異方性エッチングしたのち、シリコン酸化膜をエ
ッチングする際に、シリコン酸化膜の開口端に、堆積物
が形成されるようにすることもできる。このようにすれ
ば、トレンチを絶縁膜で埋め込んだあと、絶縁膜を平坦
化した際に、絶縁膜の突出部分が逆台形になることを防
止することができる。これにより、素子形成時に行われ
るＰｏｌｙ−Ｓｉ電極形成でのＰｏｌｙ−Ｓｉのデポジ
ションのカバレッジの悪化やＰｏｌｙ−Ｓｉをエッチン
グする際の残渣の発生等の問題を解決することができ
る。
【００１２】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１３】
【発明の実施の形態】（第１実施形態）本発明の第１実
施形態にかかる半導体装置の製造工程を図１に示し、以
下、図１に基づいて半導体装置の製造方法についての説
明を行なう。
施形態にかかる半導体装置の製造工程を図１に示し、以
下、図１に基づいて半導体装置の製造方法についての説
明を行なう。
【００１４】〔図１（ａ）に示す工程〕まず、シリコン
基板１を用意したのち、シリコン基板１上にパッド酸化
膜２、ＬＰ−ＳｉＮ膜３及びレジスト４を順に形成す
る。そして、所定のマスクを用いて光露光を行なうこと
でレジスト４をパターニングする。
基板１を用意したのち、シリコン基板１上にパッド酸化
膜２、ＬＰ−ＳｉＮ膜３及びレジスト４を順に形成す
る。そして、所定のマスクを用いて光露光を行なうこと
でレジスト４をパターニングする。
【００１５】〔図１（ｂ）に示す工程〕ＭＥＲＩＥ装置
を用い、レジスト４をマスクとして、ＬＰ−ＳｉＮ膜３
及びパッド酸化膜２をエッチングする。このとき、ＬＰ
−ＳｉＮ膜３及びパッド酸化膜２をエッチングした際
に、その開口端に堆積物５が形成される条件でエッチン
グを行なう。
を用い、レジスト４をマスクとして、ＬＰ−ＳｉＮ膜３
及びパッド酸化膜２をエッチングする。このとき、ＬＰ
−ＳｉＮ膜３及びパッド酸化膜２をエッチングした際
に、その開口端に堆積物５が形成される条件でエッチン
グを行なう。
【００１６】図２に、このときのＭＥＲＩＥ装置による
エッチング条件の一例を示す。参考として、図２中にＭ
ＥＲＩＥ装置での従来のエッチング条件も示す。また、
図３に、エッチング中における堆積物５の様子を示す概
略図を示す。
エッチング条件の一例を示す。参考として、図２中にＭ
ＥＲＩＥ装置での従来のエッチング条件も示す。また、
図３に、エッチング中における堆積物５の様子を示す概
略図を示す。
【００１７】本実施形態では、ガス流量をＣＨＦ3が５
０〜１００ＳＣＣＭ、ＣＦ4が０〜５０ＳＣＣＭ、Ａｒ
が８００ＳＣＣＭ、雰囲気圧力を１．０６×１０4〜
２．６６×１０4Ｐａ（８００〜２０００ｍＴｏｒ
ｒ）、ＲＦパワーを５００〜８００Ｗ、基板温度を−１
０〜０℃となるようにしている。例えば、図２に示す例
においては、ガス流量をＣＨＦ3が７００ＳＣＣＭ、Ｃ
Ｆ4が３０ＳＣＣＭ、Ａｒが８００ＳＣＣＭ、雰囲気圧
力を２．２６×１０4Ｐａ（１７００ｍＴｏｒｒ）、Ｒ
Ｆパワーを７５０Ｗ、基板温度を−１０〜０℃となるよ
うにしている。
０〜１００ＳＣＣＭ、ＣＦ4が０〜５０ＳＣＣＭ、Ａｒ
が８００ＳＣＣＭ、雰囲気圧力を１．０６×１０4〜
２．６６×１０4Ｐａ（８００〜２０００ｍＴｏｒ
ｒ）、ＲＦパワーを５００〜８００Ｗ、基板温度を−１
０〜０℃となるようにしている。例えば、図２に示す例
においては、ガス流量をＣＨＦ3が７００ＳＣＣＭ、Ｃ
Ｆ4が３０ＳＣＣＭ、Ａｒが８００ＳＣＣＭ、雰囲気圧
力を２．２６×１０4Ｐａ（１７００ｍＴｏｒｒ）、Ｒ
Ｆパワーを７５０Ｗ、基板温度を−１０〜０℃となるよ
うにしている。
【００１８】すなわち、従来のエッチング条件と比べ
て、本実施形態ではＣＨＦ3の流量をＣＨ4に対して増
加、雰囲気圧力を増加、ＲＦパワーを低下、基板温度を
低下させている。このような条件下によれば、ＣＨＦ3
の流量をＣＨ4に対して増加させているため、ＣＦｘラ
ジカルを増大させることができ、堆積物５の堆積量を増
加させることが可能となる。また、雰囲気圧力を増加、
あるいはＲＦパワーを低下させているため、揮発性を下
げ、堆積物（ＣＦ4）が再解離するのを防ぎ、Ａｒイオ
ンの入射エネルギーが下がるので、堆積物が除去され難
くすることができる。さらに、基板温度を低下させてい
るため、ＣＦｘ重合物からなる堆積物５の吸着量を増大
させることができる。
て、本実施形態ではＣＨＦ3の流量をＣＨ4に対して増
加、雰囲気圧力を増加、ＲＦパワーを低下、基板温度を
低下させている。このような条件下によれば、ＣＨＦ3
の流量をＣＨ4に対して増加させているため、ＣＦｘラ
ジカルを増大させることができ、堆積物５の堆積量を増
加させることが可能となる。また、雰囲気圧力を増加、
あるいはＲＦパワーを低下させているため、揮発性を下
げ、堆積物（ＣＦ4）が再解離するのを防ぎ、Ａｒイオ
ンの入射エネルギーが下がるので、堆積物が除去され難
くすることができる。さらに、基板温度を低下させてい
るため、ＣＦｘ重合物からなる堆積物５の吸着量を増大
させることができる。
【００１９】このような条件にてエッチングを行なえ
ば、ＬＰ−ＳｉＮ膜３及びパッド酸化膜２をエッチング
したときに、ＬＰ−ＳｉＮ膜３及びパッド酸化膜２のう
ちエッチングされた部分の端部およびレジスト４の端部
に堆積物５を残すことができる。そして、このような堆
積物５が残ることから、図３に示されるように、ＬＰ−
ＳｉＮ膜３及びパッド酸化膜２のうちエッチングされた
部分の端部がテーパ形状となる。
ば、ＬＰ−ＳｉＮ膜３及びパッド酸化膜２をエッチング
したときに、ＬＰ−ＳｉＮ膜３及びパッド酸化膜２のう
ちエッチングされた部分の端部およびレジスト４の端部
に堆積物５を残すことができる。そして、このような堆
積物５が残ることから、図３に示されるように、ＬＰ−
ＳｉＮ膜３及びパッド酸化膜２のうちエッチングされた
部分の端部がテーパ形状となる。
【００２０】なお、ＬＰ−ＳｉＮ膜３及びパッド酸化膜
２のテーパ部分の角度やＬＰ−ＳｉＮ膜３及びパッド酸
化膜２の露出部分の面積は、堆積物５の堆積量、つまり
厚さによって変化し、堆積物５が厚くなるほどテーパ部
分の角度が小さく、露出部分の面積が小さくなる。しか
しながら、堆積物５の厚さについては、エッチング条件
を変更することによって適宜調整することが可能である
ため、エッチング条件を変更することでテーパ部分の角
度の調整や、さらには、レジストパターニング寸法の調
整により、露出部分の面積の調整も行なえる。このテー
パ部分の角度や露出部分の面積については特に制限はな
いが、最終的に形成するＳＴＩ構造が素子分離の役割を
果たせるように、レジストパターニング寸法やエッチン
グ条件各値の調整を行なうことになる。
２のテーパ部分の角度やＬＰ−ＳｉＮ膜３及びパッド酸
化膜２の露出部分の面積は、堆積物５の堆積量、つまり
厚さによって変化し、堆積物５が厚くなるほどテーパ部
分の角度が小さく、露出部分の面積が小さくなる。しか
しながら、堆積物５の厚さについては、エッチング条件
を変更することによって適宜調整することが可能である
ため、エッチング条件を変更することでテーパ部分の角
度の調整や、さらには、レジストパターニング寸法の調
整により、露出部分の面積の調整も行なえる。このテー
パ部分の角度や露出部分の面積については特に制限はな
いが、最終的に形成するＳＴＩ構造が素子分離の役割を
果たせるように、レジストパターニング寸法やエッチン
グ条件各値の調整を行なうことになる。
【００２１】〔図１（ｃ）に示す工程〕堆積物５を残し
たままの状態で、ＬＰ−ＳｉＮ膜３及びパッド酸化膜２
をマスクとしたエッチングを行ない、シリコン基板１の
表面にトレンチ６を形成する。これにより、トレンチ６
は、その側壁がＬＰ−ＳｉＮ膜３及びパッド酸化膜２の
開口端よりも内側に位置した状態で形成される。
たままの状態で、ＬＰ−ＳｉＮ膜３及びパッド酸化膜２
をマスクとしたエッチングを行ない、シリコン基板１の
表面にトレンチ６を形成する。これにより、トレンチ６
は、その側壁がＬＰ−ＳｉＮ膜３及びパッド酸化膜２の
開口端よりも内側に位置した状態で形成される。
【００２２】そして、ＨＦウェットエッチにて堆積物５
と共にトレンチエッチング時に発生した堆積物を除去す
る。これにより、トレンチ６の側壁とＬＰ−ＳｉＮ膜３
及びパッド酸化膜２の開口端との間、つまりトレンチ６
の上部のコーナー部に、上述した堆積物５の厚さ相当の
段付き形状を形成することができる。
と共にトレンチエッチング時に発生した堆積物を除去す
る。これにより、トレンチ６の側壁とＬＰ−ＳｉＮ膜３
及びパッド酸化膜２の開口端との間、つまりトレンチ６
の上部のコーナー部に、上述した堆積物５の厚さ相当の
段付き形状を形成することができる。
【００２３】〔図１（ｄ）に示す工程〕従来と同様に熱
処理、例えば１０５０℃程度の温度下でトレンチ酸化を
行なうことによって、トレンチ６の内壁に６００Å程度
の酸化膜７を形成し、トレンチ６の上部のコーナー部の
丸め処理を行う。その後、トレンチ６内を埋め込むよう
にＴＥＯＳ膜８をデポジションする。
処理、例えば１０５０℃程度の温度下でトレンチ酸化を
行なうことによって、トレンチ６の内壁に６００Å程度
の酸化膜７を形成し、トレンチ６の上部のコーナー部の
丸め処理を行う。その後、トレンチ６内を埋め込むよう
にＴＥＯＳ膜８をデポジションする。
【００２４】〔図１（ｅ）に示す工程〕ＴＥＯＳ膜８の
デンシファイ処理を行ない、さらにＣＭＰ（Chemical M
echanical Polishing）等によりＬＰ−ＳｉＮ膜３をス
トッパとしたＴＥＯＳ膜８の平坦化処理を行なう。その
後、リン酸等でＬＰ−ＳｉＮ膜３を除去すると、ＳＴＩ
構造が完成する。
デンシファイ処理を行ない、さらにＣＭＰ（Chemical M
echanical Polishing）等によりＬＰ−ＳｉＮ膜３をス
トッパとしたＴＥＯＳ膜８の平坦化処理を行なう。その
後、リン酸等でＬＰ−ＳｉＮ膜３を除去すると、ＳＴＩ
構造が完成する。
【００２５】なお、この後の製造工程については図示し
ないが、ＳＴＩ構造によって素子分離された各活性領域
に素子を形成したのち、配線形成工程や保護膜形成工程
等を行なうことで、半導体装置が完成する。
ないが、ＳＴＩ構造によって素子分離された各活性領域
に素子を形成したのち、配線形成工程や保護膜形成工程
等を行なうことで、半導体装置が完成する。
【００２６】以上説明したように、本実施形態では、ト
レンチ６を形成するにあたり、トレンチエッチング用の
マスクとなるＬＰ−ＳｉＮ膜３及びパッド酸化膜２をパ
ターニングする際に、マスクの開口端での堆積物５の堆
積を促進させ、堆積物５を残したままの状態でトレンチ
エッチングを行なうようにしている。このため、トレン
チ６の上部のコーナー部に、上述した堆積物５の厚さ相
当の段付き形状を形成することができる。
レンチ６を形成するにあたり、トレンチエッチング用の
マスクとなるＬＰ−ＳｉＮ膜３及びパッド酸化膜２をパ
ターニングする際に、マスクの開口端での堆積物５の堆
積を促進させ、堆積物５を残したままの状態でトレンチ
エッチングを行なうようにしている。このため、トレン
チ６の上部のコーナー部に、上述した堆積物５の厚さ相
当の段付き形状を形成することができる。
【００２７】このように、堆積物５を利用してトレンチ
６の上部のコーナー部に端付き形状を設け、この段付き
形状を利用してコーナー部を丸め処理することが可能と
なる。従って、従来に対してなんらトレンチ６を形成す
るための製造工程を増加させることなく、トレンチ６の
上部のコーナー部の丸め処理を行なうことができる。
６の上部のコーナー部に端付き形状を設け、この段付き
形状を利用してコーナー部を丸め処理することが可能と
なる。従って、従来に対してなんらトレンチ６を形成す
るための製造工程を増加させることなく、トレンチ６の
上部のコーナー部の丸め処理を行なうことができる。
【００２８】（第２実施形態）図４に、本発明の第２実
施形態にかかわる半導体装置の製造工程を示す。本実施
形態は、第１実施形態に対して、ＬＰ−ＳｉＮ膜３及び
パッド酸化膜２のエッチングの条件を変更したものであ
り、他の工程については同様であるため、同様の部分に
ついては第１実施形態を参照して説明する。
施形態にかかわる半導体装置の製造工程を示す。本実施
形態は、第１実施形態に対して、ＬＰ−ＳｉＮ膜３及び
パッド酸化膜２のエッチングの条件を変更したものであ
り、他の工程については同様であるため、同様の部分に
ついては第１実施形態を参照して説明する。
【００２９】まず、図４（ａ）に示す工程では、第１実
施形態で示した図１（ａ）と同様の工程を行なう。そし
て、図４（ｂ）に示す工程では、レジスト４をマスクと
してＬＰ−ＳｉＮ膜３を異方性エッチングする。次い
で、図４（ｃ）に示す工程では、パッド酸化膜２をエッ
チングするが、このときのエッチングを堆積物５が形成
される条件で行なう。この後、図４（ｄ）〜（ｆ）に示
す工程では、図１（ｃ）〜（ｅ）と同様の工程を行な
い、ＳＴＩ構造が完成する。
施形態で示した図１（ａ）と同様の工程を行なう。そし
て、図４（ｂ）に示す工程では、レジスト４をマスクと
してＬＰ−ＳｉＮ膜３を異方性エッチングする。次い
で、図４（ｃ）に示す工程では、パッド酸化膜２をエッ
チングするが、このときのエッチングを堆積物５が形成
される条件で行なう。この後、図４（ｄ）〜（ｆ）に示
す工程では、図１（ｃ）〜（ｅ）と同様の工程を行な
い、ＳＴＩ構造が完成する。
【００３０】以上説明したように、本実施形態では、パ
ッド酸化膜２についてのみ堆積物５が形成される条件と
している。この場合、図１（ｅ）に示す第１実施形態に
おけるＳＴＩ構造と比較すると分かるように、第１実施
形態ではＴＥＯＳ膜８の突出部分が逆台形となっている
が、本実施形態ではＴＥＯＳ膜８は突出部分が逆台形に
ならない。
ッド酸化膜２についてのみ堆積物５が形成される条件と
している。この場合、図１（ｅ）に示す第１実施形態に
おけるＳＴＩ構造と比較すると分かるように、第１実施
形態ではＴＥＯＳ膜８の突出部分が逆台形となっている
が、本実施形態ではＴＥＯＳ膜８は突出部分が逆台形に
ならない。
【００３１】第１実施形態のようにＴＥＯＳ膜８の突出
部分が逆台形になると、素子形成時に行われるＰｏｌｙ
−Ｓｉ電極形成でのＰｏｌｙ−Ｓｉのデポジションのカ
バレッジの悪化やＰｏｌｙ−Ｓｉをエッチングする際の
残渣の発生等の問題が懸念される。しかしながら、本実
施形態のようにＴＥＯＳ膜８の突出部分が逆台形になら
ないようにすれば、上記問題を防ぐことが可能となる。
部分が逆台形になると、素子形成時に行われるＰｏｌｙ
−Ｓｉ電極形成でのＰｏｌｙ−Ｓｉのデポジションのカ
バレッジの悪化やＰｏｌｙ−Ｓｉをエッチングする際の
残渣の発生等の問題が懸念される。しかしながら、本実
施形態のようにＴＥＯＳ膜８の突出部分が逆台形になら
ないようにすれば、上記問題を防ぐことが可能となる。
【００３２】このように、パッド酸化膜２についてのみ
堆積物５が形成される条件とすることで、素子形成時に
行われるＰｏｌｙ−Ｓｉ電極形成でのＰｏｌｙ−Ｓｉの
デポジションのカバレッジの悪化やＰｏｌｙ−Ｓｉをエ
ッチングする際の残渣の発生等の問題を解決することが
できる。
堆積物５が形成される条件とすることで、素子形成時に
行われるＰｏｌｙ−Ｓｉ電極形成でのＰｏｌｙ−Ｓｉの
デポジションのカバレッジの悪化やＰｏｌｙ−Ｓｉをエ
ッチングする際の残渣の発生等の問題を解決することが
できる。
【００３３】（他の実施形態）上記第１実施形態では、
堆積物５が形成される条件を図２に示したが、勿論、各
条件を適宜調整することが可能である。
堆積物５が形成される条件を図２に示したが、勿論、各
条件を適宜調整することが可能である。
【図１】本発明の第１実施形態における半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図２】第１実施形態と従来の場合とのエッチング条件
を比較した図表である。
を比較した図表である。
【図３】堆積物５の様子を示す拡大図である。
【図４】本発明の第２実施形態における半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図５】従来の半導体装置の製造工程を示す図である。
１…シリコン基板、２…パッド酸化膜、３…ＬＰ−Ｓｉ
Ｎ膜、４…レジスト、５…堆積物、６…トレンチ、７…
酸化膜、８…ＴＥＯＳ膜。
Ｎ膜、４…レジスト、５…堆積物、６…トレンチ、７…
酸化膜、８…ＴＥＯＳ膜。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F004 AA12 BB25 DA01 DA16 DA23
DB01 DB03 DB07 EA03 EA10
EA28 EB04
5F032 AA36 AA44 AA45 AA66 AA77
BA01 DA02 DA03 DA21 DA23
DA25 DA53
Claims (3)
- 【請求項１】 半導体基板（１）を用意する工程と、 前記半導体基板の上にマスク層（２、３）を成膜する工
程と、 前記マスク層の上にレジスト（４）を形成する工程と、 前記レジストをマスクとして、前記マスク層をエッチン
グによりパターニングし、前記マスク層に開口部を形成
する工程と、 前記パターニングされた前記マスク層をマスクとして、
前記半導体基板にトレンチを形成するエッチング工程と
を有してなり、 前記マスク層に開口部を形成する工程では、前記マスク
層をエッチングする際に該マスク層の開口端に堆積物
（５）が形成される条件とし、 前記半導体基板にトレンチを形成するエッチング工程で
は、前記堆積物を残した状態で、前記トレンチを形成す
るエッチングを行なうことを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記マスク層として、前記半導体基板上
にシリコン酸化膜（２）とシリコン窒化膜（３）とを順
に成膜し、 前記マスク層に開口部を形成する工程では、前記シリコ
ン酸化膜及び前記シリコン窒化膜に形成する開口部の開
口端に、前記堆積物が形成されるようにすることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記マスク層として、前記半導体基板上
にシリコン酸化膜（２）とシリコン窒化膜（３）とを順
に成膜し、 前記マスク層に開口部を形成する工程では、前記シリコ
ン窒化膜を異方性エッチングしたのち、前記シリコン酸
化膜をエッチングする際に、前記シリコン酸化膜の開口
端に、前記堆積物が形成されるようにすることを特徴と
する請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001218213A JP2003031651A (ja) | 2001-07-18 | 2001-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001218213A JP2003031651A (ja) | 2001-07-18 | 2001-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031651A true JP2003031651A (ja) | 2003-01-31 |
Family
ID=19052425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001218213A Withdrawn JP2003031651A (ja) | 2001-07-18 | 2001-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003031651A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197640A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2007142258A (ja) * | 2005-11-21 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2009272596A (ja) * | 2008-04-09 | 2009-11-19 | Sony Corp | 固体撮像装置とその製造方法、及び電子機器 |
| CN112738704A (zh) * | 2021-04-01 | 2021-04-30 | 中芯集成电路制造(绍兴)有限公司 | Mems麦克风的制造方法 |
-
2001
- 2001-07-18 JP JP2001218213A patent/JP2003031651A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197640A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4575048B2 (ja) * | 2003-12-29 | 2010-11-04 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
| JP2007142258A (ja) * | 2005-11-21 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2009272596A (ja) * | 2008-04-09 | 2009-11-19 | Sony Corp | 固体撮像装置とその製造方法、及び電子機器 |
| CN112738704A (zh) * | 2021-04-01 | 2021-04-30 | 中芯集成电路制造(绍兴)有限公司 | Mems麦克风的制造方法 |
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070820 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090615 |