JPS6199352A - 平面化された接点を有する半導体デバイスの製造方法 - Google Patents

平面化された接点を有する半導体デバイスの製造方法

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JPS6199352A
JPS6199352A JP60219965A JP21996585A JPS6199352A JP S6199352 A JPS6199352 A JP S6199352A JP 60219965 A JP60219965 A JP 60219965A JP 21996585 A JP21996585 A JP 21996585A JP S6199352 A JPS6199352 A JP S6199352A
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conductive
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 た接点を有する絶縁層を有し、横方向に電気的に絶縁さ
れている活動領域と、これらの上に重ねられたパターン
化された導電層とを備えている半導体デバイスを製造す
る方法に係るものである。
これらの方法は半導体デバイスを製造するのに、及び半
導体デバイスにおいて平面的な表面を有し平面化された
接点を含む絶縁層を形成するのに特に適するものである
。
パイ？−２及びＭＯＳ両半導体デバイスにおいては、選
択された活動領域への導電性通路を設けるために，二酸
化珪素絶縁領域及びシリコンウェーハ内に形成されてい
るシリコン活動領域上に重ねられたパターン化された導
電層が設けられる。
このようなパターン化された導電層は、シリコンウェー
ハの上面に金属層或は別の導電性材料からなる層を沈積
せしめ、導電層の不要部分を除去するととＫよって作る
のが普通である。
必要な接点を得るために，この導電層の上に別の導電層
を沈積させる必要を生じることが多い。
これを行うためには、先ずパターン化された導電層の上
面に絶Ｒ層を沈積させる必要がある。
一般にこの絶縁層の頂部のプロフィルはパターン化され
た導電層のプロフィルを反映している。
従ってこの絶縁層の表面は必然的に凹凸を生じるので、
以後の層によって良好な連続カバレッジを得ることがで
きるように充分に平坦なプロフィルを得るのは困難であ
ることが分っている。
炉に、若干のデノやイスにおいては、シリコンウェーハ
の上面に沿う活動半導体領域は、これらのシリコン活動
領域の周囲に横方向に成長させた二酸化珪素の厚い絶縁
用フィールド・酸化物領域によって分離されている。こ
れらのデバイスの多くにおいては、活動領域の縁に沿う
これらのフィールド・酸化物のプロフィルは接し合うフ
ィールド・酸化物領域とシリコン活動領域の部分に沿っ
て上方に突出ている小鳥の頭即ちバードヘッドの形状を
なしている。
下部構造内のこの上方に突出ているバードヘッドの存在
が、以後の層を形成させる際にパターン化された導電層
が呈する困難に加わって来る。
下部半導体の上面に存在する不均一性を、バードヘッド
の少なくとも一部を除去することによって減少させるた
めの幾つかの方法が提案されている。
この結果を得る７つの方法が米国特許 名０１５’Ａ／／号に開示されている。この方法では、
上面が本質的に平面化されたフォトレジスト層をバード
ヘッド上に、及び接し谷う半導体構造の部分上に形成さ
せる。次でこの構造は、フォトレジスト及び酸化珪素を
ほぼ同じ速度でエツチングするようなスパッタ　エツチ
ング　プロセスを受ける。その結果接し合うフィールド
・酸化物分離領域部分は除去されずにバードヘッドが除
去される。
ホンマ等の特許も、平面化された表面上に沈積されたパ
ターン化された金属層上に形成されている絶縁層を平面
化するのにイオンミリング技術を用いている。この方法
では本質的に平面化された上面を有する／　＋７マ層が
絶縁層の上面に形成される。この？リマ層は、金属が露
出するまで平面化された表面を下方に下げるようにイオ
ンミリングされる。しかしこの技術は、第１の金ＪＩｉ
＃がバードヘッド上に重なっていて上部の第２の金＃層
から電気的に分離しなければならない場合には有用では
ない。
更にこのイオンミリング技術は、大よそ平面化された絶
＃層を有する半導体デバイスを製造し、大よそ平面化さ
れた接点を有する層を製造したい場合にも有用ではない
。
本発明の主目的鉱、大よそ平面化された接点を有し大よ
そ平面化された絶縁層を有する半導体デバイスを製造す
る改善された・方法を提供することである。
本発明の７つの面は、横方向に電気的に絶縁された活動
領域と、この領域の上方に配置されていて大よそ平面化
された表面及び平面化された接点を有する絶縁層とを有
する半導体ボデーを備えた半導体デバイスを製造する新
らしい方法を含んでいる。
本発明による第１の方法は、 大よそ平面化された上面を有する第１の絶縁層の上に形
成させ； 前記第１の絶縁層を前記第１の導電層まで或は活動領域
の７つまで堀下げるようにプラズマエツチングすること
によって前記！＠／の導電層に、或は前記活動領域に達
する少なくとも１つの道即ちバイア（ｖｉａ）を形成さ
せ； 少なくとも部分的に前記バイアを充填するのに充分な厚
みの第２の導電層を前記第１の絶縁層の大よそ平面的な
上面上に形成させ； 大よそ平面化された上面を有する平面化層を前記第２の
導電層上に形成させ； そして前記第２の導電層及び前記平面化層を実質的に等
しい速度で浸食するエツチング材を用いて前記第１の絶
縁層の平面的な上面が露出するまで前記第２の導電層及
び前記平面化層をエツチングする 諸段階を備えている。
これらの諸段階の結果半導体デバイスは、バイアの深さ
には拘わシなく、全てが本質的に平面的な面内にある接
点を含む大よそ平面化された上面を有する絶縁層を持つ
ことになる。
本発明は更に、少なくとも一部分が隣接する部分よりも
上方に突出ているパターン化された第１の導電層を設け
るような半導体ボデー製造段階に続いて、大よそ平面化
された表面及び平面化された接点を有する絶Ｒ層を有す
る半導体デバイスを製造する方法に係るものである。こ
の新らしい方法は、半導体ボデーがシリコンウェーハで
あって活動領域の周囲に横方向に成長させた二酸化珪素
の厚い絶縁フィールド領域によって横方向に分離されて
いる活動領域を設ける場合に特に有用である。多くのデ
バイスにおいては、これらの絶縁フィールド領域は各活
動領域の縁に沿ってバードヘッドの形状に発展し、接し
合う絶縁及び活ＩＩＪＪ領域の部分に沿って上方に突出
る。パターン化された導電層はこれらの突出部上を含む
ボデー上に横たわっている。
選択された活動領域への電気接触を与えるのく役立つパ
ターン化された導電層の上面は、そのパターンによって
生ずる高さに加えて少なくとも１つの高さの差を有して
いる。これらの各付加的な高さの差は、各バードヘッド
上の導電層の部分の頂部からバードヘッドに接している
導電部分の頂部までに亘っている。
本発明のこの面によれば、本方法は 大よそ第１の導電層の突出部分上の位置において、第１
の導電層に接する第１の絶縁層の部分を越えて第１の絶
縁層の一部が上方に突出るように、第１の導電層上とこ
れに接している半導体ボデーの露出された部分上とに第
１の絶縁層を形成させ；大よそ平面化された上面を有す
る付加的な層を前記第１の絶縁層上に形成させ； 前記第１の絶縁層の材料よりも遥かに大きい速度で前記
付加的な層を浸食するエツチング材を用いて前記付加的
な層をエツチングすることによって前記絶縁層の突出部
分の少なくとも一部を露出させ； 前記第１の絶縁層及び前記付加的な層の材料を実質的に
等しい速度で浸食するエツチング材を用いて残された前
記付加的な層と露出され始めた前記第１の絶縁層とをエ
ツチングし、それによって大よそ平面化された上面を前
記第１の？縁層上忙形成させ； 残された前記第１の絶縁層を前記第１の導電層まで堀下
げるようにプラズマエツチングすることによって前記第
１の導電層に、或は前記半導体ボデーの活動領域に達す
る少なくとも１つのパイ・アを形成させ； 少なくとも部分的に前記バイアを充填するのに充分な厚
みの第２の導電層を前記第１の絶縁層の上面上に形成さ
せ； 大よそ平面化された上面を有する平面化層を前記第２の
導電層上に形成させ； 前記第２の導電層よりも遥かに大きい速度で前　　１配
子面化層の材料を浸食するエツチング材を用いて前記平
面化層をエツチングすることによって第２の導電層の少
なくとも一部を露出させ；そして前記平面化層と露出さ
れ始めた前記第２の導電層とを実質的に等しい・速度で
浸食するエツチング材を用いて前記第１の絶縁層の上面
が露出するまで前記平面化層及び前記第２の導電層をエ
ツチングする 諸段階からなっていることを特徴としている。
その結果、絶縁層の上面が大よそ平面化されるばかシで
はなく、この層を通って伸びるバイア全通して作られた
全ての接点がこの層の外面と本質的に同一面をなすよう
になる。従って上部の層に現われ゛る不連続或は他の不
規則性の問題が大巾に減少する。
以下に添附図面を参照して本発明の詳細な説明する。
第１ａ図乃至第１ｆ図において、以下のような製造手順
が遂行される。
着手材料は、適当なＰ型及びＮ型の両方或は何れか一方
の半導体不純物をドープした単結晶シリコン基材を有す
る半導体ボデー１０である。ボデー１０は基材の上部に
沿ってエピタキシアル層（図には明示されていない）を
有していてもよい。
約７．７ミクロンの厚みを有する二／９−化珪素の厚い
電気絶縁領域１２をあ）ふれた技術に従ってボデー１０
の上面に沿って成長させてあシ、活動半導体領域１４を
横方向に取囲んでこの領域を他の活動半導体領域から分
離している。これは、典型的にはボデー１０の上面に沿
って酸窒化珪素を形成させ、この酸窒化物層を通して且
つ酸化物分離領域１２の計画位置の下部のシリコン内に
みそを形成させ、そして構造を加熱して領域１２を成長
させるととくよって行う。その後の段階において、酸窒
化物層は除去され、わ々のＮ型及びＰ型の両方或は何れ
か一方の領域（図示せず）が領域１４内に形成される。
単結晶シリコンではないどのような材料も領域１４の頂
部から除去される。これによって構造は第１ａ図に示す
ようになる。
酸化物分離プロセスの結果、フィールド・酸化物領域１
２は、領域１４の縁に沿ってバードヘッドの形状で上方
に突出ている部分１６を持゛つようになる。バードヘッ
ド１６は隣接する絶縁物１２の主部１８の上に約０．７
ミクロン突出ており、ま九活動領域１４上ではこれより
も数百オングストローム少ない。
約０１３ミクロンの厚みを有する／４′ターン化された
導電層２０が、第１６図に示すようにバードヘッド１６
の上及び隣接する領域１４及び１８の部分上に形成され
る。この導電層２０は、銅を００Ｓｘｉ％含むアルミニ
ウム合金のような金属層、或は構造の上面全体にＮ或は
Ｐ型不純物をドーグした多結晶シリコンの層を沈積させ
、層２０の計画位瞳上にフォトレジストマスクを形成さ
せ、三塩化硼素及び塩素からなるプラズマのようなエツ
チング材を用いて不要の金属層部分を除去することによ
って作る。第１ｂ図において、層２０は図の面に平行に
伸びる導電ラインである。バードヘッド１６が存在して
いるために、層２０の部分２２０．　　は層２０の周囲
部分よりも上方に突出ている。
約７２重量％の五酸化燐を含む二酸化珪素の電気絶縁層
ｚ４が、第１Ｃ図に示すように、構造の全上面に化学的
に蒸着される。得られる珪酸燐硝子（ＰＳＧ）の絶縁層
ｚ４の平均の浮みは／、ｌ７ミクロンである。この沈積
は大気圧で遂行されるので、や＼多くのＰＳＧが金属突
出２２上に堆積する。その結果絶ＩＲＨ２４の上方へ突
出している部分２６の金属突出部分ｚ２上の厚みは約／
、夕左ミクロンとなる。従って主フィールド・酸化物１
８上の導体２０に重ねられた絶縁酸化物の頂点２６と周
囲の絶峰物部分２４の頂部との間には約Ｏ，！ｒＳミク
ロンの差ｔｕ　　が存在している。導体２０の縁の段は
絶縁Ｊ＠２４に大きく反映されている。従って主絶縁部
分１８に接している＃２４の部分の頂部と１１層２０上
の層ｚ４の周囲部分の頂部との間には約０．５ミクロン
の高さの差ｔＬ　　が存在している。
、１８縁層ｚ４の全上面上には約１２ミクロンのハント
（Ｈｕｎｔ　）　　のポジティブフォトレジスト２０４
が沈積される。このフォトレジストは約３０分間／θ３
Ｃでソフトベーキングされ、フラッド露出される。これ
によって、第１ｄ図に示すようＫ。
大よそ平面化された上面を存する層３８となるようにフ
ォトレジストが流れる。
今度はこの構造をアプライドマテリアルス社製＾ＭＥｇ
／１０ヘキソイダルプラズマ反応炉内に配置する。この
炉はｔＯミリトルの圧力まで排気する。構造は、ｇｏス
タンダードｄ／分（ＳＣＣＭ）の流量の酸素からなるプ
ラズマによ３分さらされる。炉の高周波電力は／、３３
０ワツトである。酸素プラズマは層２４内のＰＳＧより
も遥かに太き（Ｊ％ｉｓ　ｓ内の７オトレジストを浸食
する。第１ｅ図に示すように、７オトレジスト層ｚ８が
下方にエツチングされるにつれて突出部分ａ６が露出さ
れる。突出部分８６の露出部分は、残った層ｚ８の上面
よりも約１２ミクロン上方に伸びている。
構造をプラズマ炉内に入れたまま１．３３　ＳＣＣＭの
流量の酸素及び１４７３００Ｍの四弗化炭素からなるプ
ラズマに７１７分間さ、らす。高周波電力は１３！；−
０ワツトのままとする。酸Ｘ／四弗化炭素プラズマは殆
んど同じ速度で７オトレジスト及びＰＳＧを浸食する。
フォトレジスト層ｚ８の上面層材料及び露出された絶縁
ＮＩＢ＋は徐々に除去されて行く。上面は第１ｆ図の構
造が得られるまで全ての点で殆んど等全下方に移動する
。
導体２０の縁の段は、今度は絶縁層２４の残された部分
８０に反映されている。絶縁層突出部２６の残された部
分８２は導屯層突出部分Ｓｍの上面と殆んど同じである
。絶縁層上面の最低及び最高部分の高さの差ｔｆ　は約
０．３３μｍＫＬか過ぎない。従って絶縁層８０の厚み
は１部分３２における最小値の約ａデμ乳から残り部分
８０が主フィールド、酸化物部分１８に接する場所の最
大　′約ｌダμｍまで変化している。絶縁層ＢＯが活動
部分１４に接する場所の酸化物の厚みも約／、り１１１
ｒＬである。
バイア３４．８６及び８８によって表わされているバイ
アが絶縁層２４を通して開いており、それぞれの深さは
導電層ｚＯの下部までの深さｄｌは／、Ｏ３μ＠、２デ
ー１４の活動仮載までの深さｖ（１２はｌ７μｍ、そし
て突出部２ｚまでの深さｄ３は０９４ｍである。その結
果第２８図に示す構造が得られる。
これらのバイアは、絶縁Ｊ＠　２４上のバイア８４．８
６及び８８の位置に孔を有するフォトレジストマスクを
形成させ、導体２０及び半導体？−一１０の材料よりも
遥かに大きいエツチング速度で絶縁層２４の珪酸燐硝子
を浸食する異方性エツチング材を用いてこれらの孔を通
してエツチングすることによって作られている。
典型的には、このよ５なエツチングプロセスはアグライ
ドマテリアルスＡＭＥ−ｇ／１０反応イオンエツチャの
中でエツチングガスとしてそれぞれダ、１−５Ｃ，ＣＭ
及び５ＳＣＣＭのＣＨＦ３及びｃｏ２の混合体を用いて
遂行される。
次で約／、ダμｍの導電性ポリシリコンの層４０をＩ−
ＰＣＶＤを用いて沈積させる。ＩリシリコンはＷ或は〃
、或は珪化ｎ或は珪化Ｗのよ５な金属珪化物、或はＷｌ
Ｍ及び金属珪化物の混合体と置換回正である。この厚み
では、全てのバイアが充ｑ；ｔされる。しかし、もしバ
イア８４．８６及び８８の巾が充分に小さければ、ポリ
シリコン層鉛の沈積厚みは最も巾広のバイアの巾の半分
まで小さくすることができる。
次に前述のＨＰ　Ｒ２０’ｌのようなフォトレジスト層
４２を１２ｐｍの厚みとなるようにスピニングによって
付着させる。このレジスト被膜はフラッド露出及び２０
０Ｃで３ｃ分間のハードベーキングによって平面化され
る。以上によって第２６図に示すような構造が得られる
。
さて、レゾスト被膜はアグライドマテリアルスＡＭε−
ｇ　／　２０反応エラチャの中で二段階プロセスによっ
て再びエツチングされる。エラチャはど０ミリトルの圧
力まで排気される。構造は、ｇＯ３ＣＣＭの酸素プラズ
マによ５分間さらされる。
高周波電力はｔｓｓｏワットである。酸素プラズマは、
層番Ｏ内のポリシリコレよりも遥かに速く層４２内のフ
ォトレジストを浸食する。従って層４２カー下方にエツ
チングされると、バイア８８の個所の＋３４０の部分が
露出される。層４０の露出された部分は、残された層４
ｚの上面よりも約０．３３μｍだげ上方に伸びている。
構造をエラチャ内に残したまま、／ｊｓｃｃＭの酸素及
び４．ｉｓｃｃＭのＮＦ３からなるプラズマにさらす。
がスの組成、圧力及び電力を調整することによってレゾ
スト膚４２及びポリシリコン層４０のエツチング速度は
ほぼ等しくなる。このエツチング材 ８０の平面的な上面が露出され、そして第２ｃ図に示す
よ５に絶ｄ層８０の中に大よそ平面化された接点４４．
４６及び４８を生じた構造が得られるまで続行される。
もしバイアの巾が充分に小さゆれば、フォトレジスト層
は不要である。この場合は上述の第２のエツチング、段
階だけが遂行される。
類似技術によって、横方向に゛電気絶縁された活′ｆＩ
ｈ領域を有するＭＯ５半導体デバイスが、第３ａ図に断
面で示す半擢体溝造から生産される。
図示のよ５に、この元の構造は図示のよ５にドープされ
ているシリコン基材５０と電気的に絶縁されている２つ
のポリシリコン導電層５２とを含んでいる。各導電層５
３はシリコン基材５０上に重ねられており、また各導電
５５ａ自体は二酸化珪素ｒ−）層５４によってシリコン
基材５０から分離されている。珪酸燐硝子からなる°絶
縁１５６がこの構造の上面に形成されている。フィール
ド酸化物層も示されている。
前述したものと類似の技術によって、珪酸燐硝子層５６
を通してバイアをエツチングし、これらのバイアを少な
くとも充填するのに充分な導電性ポリシリコン層をＰＳ
ＧＩ彊５６の表面上に沈積させ、平面化されたフォトレ
ゾスト層を構造の頂部に形成させる。平面化層及びポリ
シリコン層は平面化された接点Ｓ８が生じた珪酸燐硝子
層５６を露出させるまで再びエツチングする。これは、
ポリシリコンと７オトレジストとをほぼ等しい速度で浸
食するプラズマエッチング材を用いる１段階プロセスで
遂行される。
以上に本発明の特定の実！　９’ｌＪを説明したが、当
業者ならば本発明の範囲から逸脱することなく多くの変
更を行うことが可能であろ５゜例えばイオンミリング、
反応イオンミリング、及びスノ臂ツタエツチングはプラ
ズマエツチングの形状である。
【図面の簡単な説明】
ｇ　／　ａ図乃至第１ｆ図は半導体構造の製造方法を段
階毎に示す断面図であり、 第２８図乃至第２ｃ図は本発明による半導体構造の製造
方法を段階毎に示す断面図であり、そして 第３ａ図及び第３ｂ図は本発明によるＭＯＳデバイスの
製造段階を示す断面図である。 １０−−・半導体ぎデー、トドー゛１気絶縁領域、１４
・・・活−半導体領域、１６−・突出部分（バードヘラ
Ｐ）、１８・・−絶縁領域ｌｚの主部、２０．−ノ４タ
ーン化導ｄＬｒｍ％２２−・・層２０の突出部分、２４
・・・心気絶縁層、２６・・・層ｚ４の突出部分、ｚ８
・・・フォトレジスト層、ａ　ｏ−・・層２４、ａ２・
・・層２４の突出部分、８４．３６．８８・・・・・・
バイア、　４　ｏ−４ｊＭ、性ポリシリコン層、鳴２・
−７オトレゾスト層、４４．４６．４８−−−−バイア
、５０−・・シリコン基材、５２−・・Ｉリシリコン導
電層、５４・・・二酸化珪素ｆ−）層、５６−・・・・
珪酸燐硝子層、５８−・接点。 翫 匡 匡

Claims (33)

    【特許請求の範囲】
  1. （１）横方向に電気的に分離されている活動領域を設け
    た半導体ボデー、及びそれらの上に重ねられているパタ
    ーン化された第１の導電層を備え、大よそ平面化された
    表面及び平面化された接点を有する絶縁層を有する半導
    体デバイスの製造方法であつて： 大よそ平面化された上面を有する第１の絶縁層を前記第
    １の導電層上に形成させ； 前記第１の絶縁層を前記第１の導電層まで或は前記各活
    動領域の１つまで堀下げるようにプラズマエツチングす
    ることによつて前記第１の導電層に、或は前記活動領域
    に達する少なくとも１つのバイアを形成させ； 少なくとも部分的に前記バイアを充填するのに充分な厚
    みの第２の導電層を前記第１の絶縁層の大よそ平面化さ
    れた上面上に形成させ；大よそ平面化された上面を有す
    る平面化層を前記第２の導電層上に形成させ；そして 前記第２の導電層及び前記平面化層を実質的に等しい速
    度で浸食するエッチング材を用いて前記第１の絶縁層の
    平面化された上面が露出するまで前記第２の導電層及び
    前記平面化層をエッチングする 諸段階を備えていることを特徴とする方法。
  2. （２）少なくとも一部分が隣接する部分よりも上方に突
    出ているパターン化された第１の導電層を設けるような
    半導体ボデー製造段階に続いて、大よそ平面化された表
    面及び平面化された接点を有する絶縁層を有する半導体
    デバイスを製造する方法であつて： 大よそ前記第１の導電層の突出部分の上の位置において
    、第１の導電層に接する第１の電気絶縁層の部分を越え
    て第１の絶縁層の一部が上方に突出るように第１の導電
    層上とこれに接している前記半導体ボデーの露出された
    部分上とに第１の絶縁層を形成させ； 大よそ平面化された上面を有する付加的な層を前記第１
    の絶縁層上に形成させ； 前記第１の絶縁層の材料よりも遥かに大きい速度で前記
    付加的な層を浸食するエッチング材を用いて前記付加的
    な層をエッチングすることによつて前記絶縁層の突出部
    分の少なくとも一部を露出させ； 前記第１の絶縁層及び前記付加的な層の材料を実質的に
    等しい速度で浸食するエッチング材を用いて残された前
    記付加的な層と露出され始めた前記第１の絶縁層とをエ
    ッチングし、それによつて大よそ平面化された上面を前
    記第１の絶縁層上に形成させ； 残された前記第１の絶縁層を前記第１の導電層まで堀下
    げるようにプラズマエッチングすることによつて前記第
    １の導電層に、或は前記半導体ボデーの活動領域に達す
    る少なくとも１つのバイアを形成させ； 少なくとも部分的に前記バイアを充填するのに充分な厚
    みの第２の導電層を前記第１の絶縁層の上面上に形成さ
    せ； 大よそ平面化された上面を有する平面化層を前記第２の
    導電層上に形成させ； 前記第２の導電層よりも遥かに大きい速度で前記平面化
    層の材料を浸食するエッチング材を用いて前記平面化層
    をエツチングすることによつて第２の導電層の少なくと
    も一部を露出させ；そして 前記平面化層と露出され始めた前記第２の導電層とを実
    質的に等しい速度で浸食するエッチング材を用いて前記
    第１の絶縁層の上面が露出するまで前記平面化層及び前
    記第２の導電層をエッチングする 諸段階を備えていることを特徴とする方法。
  3. （３）前記第１の絶縁層が二酸化珪素含有材料からなつ
    ていることを特徴とする特許請求の範囲（１）に記載の
    方法。
  4. （４）前記第１の絶縁層が二酸化珪素含有材料からなつ
    ていることを特徴とする特許請求の範囲（２）に記載の
    方法。
  5. （５）前記平面化層が有機レジスト層であることを特徴
    とする特許請求の範囲（３）に記載の方法。
  6. （６）前記平面化層が有機レジスト層であることを特徴
    とする特許請求の範囲（４）に記載の方法。
  7. （７）前記バイアが異方性エッチングを用いたプラズマ
    エッチングによつて形成され、そのエッチング速度は前
    記第１の導電層の材料に対するよりも前記第１の絶縁層
    の材料に対する方が遥かに大きいことを特徴とする特許
    請求の範囲（１）に記載の方法。
  8. （８）前記バイアが異方性エッチングを用いたプラズマ
    エッチングによつて形成され、そのエッチング速度は前
    記第１の導電層の材料に対するよりも前記第１の絶縁層
    の材料に対する方が遥かに大きいことを特徴とする特許
    請求の範囲（２）に記載の方法。
  9. （９）前記バイアが異方性エッチングを用いたプラズマ
    エッチングによつて形成され、そのエッチング速度は前
    記第１の導電層の材料に対するよりも前記第１の絶縁層
    の材料に対する方が遥かに大きいことを特徴とする特許
    請求の範囲（３）に記載の方法。
  10. （１０）前記バイアが異方性エッチングを用いたプラズ
    マエツチングによつて形成され、そのエッチング速度は
    前記第１の導電層の材料に対するよりも前記第１の絶縁
    層の材料に対する方が遥かに大きいことを特徴とする特
    許請求の範囲（４）に記載の方法。
  11. （１１）前記第１の絶縁が珪酸燐硝子であることを特徴
    とする特許請求の範囲（７）に記載の方法。
  12. （１２）前記第１の絶縁層が珪酸燐硝子であることを特
    徴とする特許請求の範囲（８）に記載の方法。
  13. （１３）前記半導体ボデーがパターン化された電気絶縁
    層を設けた表面を有する単結晶半導体構造からなつてお
    り、前記絶縁層の縁部分がそれに接する半導体部分及び
    前記絶縁領域から上方に突出ており、前記突出した縁部
    分が大よそ前記第１の導電層の突出部分の位置に位置し
    ていることを特徴とする特許請求の範囲（２）に記載の
    方法。
  14. （１４）少なくとも１つの導電層が化学的蒸着によって
    形成されていることを特徴とする特許請求の範囲（１）
    に記載の方法。
  15. （１５）少なくとも１つの導電層が化学的蒸着によつて
    形成されていることを特徴とする特許請求の範囲（２）
    に記載の方法。
  16. （１６）前記第１の絶縁層が半導体酸化物からなつてい
    ることを特徴とする特許請求の範囲（１４）に記載の方
    法。
  17. （１７）前記第１の絶縁層が半導体酸化物からなつてい
    ることを特徴とする特許請求の範囲（１５）に記載の方
    法。
  18. （１８）前記第２の導電層が導電性ポリシリコン層であ
    ることを特徴とする特許請求の範囲（１４）に記載の方
    法。
  19. （１９）前記第２の導電層が化学的蒸着によつて形成さ
    れていることを特許請求の範囲（１８）に記載の方法。
  20. （２０）前記第２の導電層が金属層であることを特徴と
    する特許請求の範囲（１４）に記載の方法。
  21. （２１）前記第２の導電層が化学的蒸着によつて形成さ
    れていることを特徴とする特許請求の範囲（１）に記載
    の方法。
  22. （２２）異なる深さのバイアが残された前記第１の絶縁
    層を通して前記第１の導電層まで及び前記半導体ボデー
    の活動領域に達するまでプラズマエッチングによつて形
    成され、前記第２の導電層が少なくとも部分的に全ての
    バイアを充填するのに充分な厚みであることを特徴とす
    る特許請求の範囲（１７）に記載の方法。
  23. （２３）前記第１の導電層が金属層であることを特徴と
    する特許請求の範囲（２２）に記載の方法。
  24. （２４）前記第２の導電層がタングステン、アルミニウ
    ム、珪化Ｗ、珪化Ｔｉからなる群から選択された金属或
    は金属珪化物、及びそれらの混合体の層であることを特
    徴とする特許請求の範囲（２１）に記載の方法。
  25. （２５）前記第２の導電層がタングステン、アルミニウ
    ム、珪化Ｗ、珪化Ｔｉからなる群から選択された金属或
    は金属珪化物、及びそれらの混合体の層であることを特
    徴とする特許請求の範囲（２３）に記載の方法。
  26. （２６）異なる深さのバイアが残された前記第１の絶縁
    層を通して前記第１の導電層まで及び前記半導体ボデー
    の活動領域に達するまでプラズマエツチングによつて形
    成され、前記第２の導電層が少なくとも部分的に全ての
    バイアを充填するのに充分な厚みであることを特徴とす
    る特許請求の範囲（２０）に記載の方法。
  27. （２７）前記第１の導電層が金属層、導電性ポリシリコ
    ン層、或は金属珪化物層であることを特徴とする特許請
    求の範囲（２６）に記載の方法。
  28. （２８）前記第２の導電層がタングステン、アルミニウ
    ム、チタン及び金属珪化物からなる群から選択された金
    属の層であることを特徴とする特許請求の範囲（２７）
    に記載の方法。
  29. （２９）横方向に電気的に分離されている活動領域及び
    それらの上に重ねられているパターン化された第１の導
    電層を設けた半導体ボデーを備え、大よそ平面化された
    表面及び平面化された接点を有する絶縁層を有する半導
    体デバイスを製造する方法であつて： 大よそ平面化された上面を有する第１の絶縁層を前記第
    １の導電層を形成させ； 前記第１の絶縁層を前記第１の導電層まで或は前記活動
    領域の１つまで堀下げるようにプラズマエツチングする
    ことによつて前記第１の導電層に、或は前記活動領域に
    達する少なくとも１つのバイアを形成させ； 少なくとも部分的に前記バイアを充填するのに充分な厚
    みの第２の導電層を前記第１の絶縁層の大よそ平面化さ
    れた上面上に形成させ；大よそ平面化された上面を有す
    る平面化層を前記第２の導電層上に形成させ； 前記第２の導体層の材料よりも遥かに大きい速度で前記
    平面化層の材料を浸食するエッチング材を用いて前記平
    面化層をエッチングすることによつて前記第２の導電層
    の少なくとも一部を露出させ；そして 前記第２の導電層の材料及び前記平面化層の材料を実質
    的に等しい速度で浸食するエツチング材を用いて前記第
    １の絶縁層の上面が露出するまで前記平面化層及び露出
    され始めた前記第２の導電層をエッチングする 諸段階を備えていることを特徴とする方法。
  30. （３０）前記バイアを形成させる異方性エッチングのエ
    ッチング速度は、前記半導体ボデーの材料に対するより
    も前記第１の絶縁層の材料に対する方が遥かに大きいこ
    とを特徴とする特許請求の範囲（７）に記載の方法。
  31. （３１）前記バイアを形成させる異方性エッチングのエ
    ッチング速度は、前記半導体ボデーの材料に対するより
    も前記第１の絶縁層の材料に対する方が遥かに大きいこ
    とを特徴とする特許請求の範囲（８）に記載の方法。
  32. （３２）前記バイアを形成させる異方性エッチングのエ
    ッチング速度は、前記半導体ボデーの材料に対するより
    も前記第１の絶縁層の材料に対する方が遥かに大きいこ
    とを特徴とする特許請求の範囲（９）に記載の方法。
  33. （３３）前記バイアを形成させる異方性エッチングのエ
    ッチング速度は、前記半導体ボデーの材料に対するより
    も前記第１の絶縁層の材料に対する方が遥かに大きいこ
    とを特徴とする特許請求の範囲（１０）に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5078801A (en) * 1990-08-14 1992-01-07 Intel Corporation Post-polish cleaning of oxidized substrates by reverse colloidation

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
EP0245627A1 (de) * 1986-05-12 1987-11-19 Siemens Aktiengesellschaft Verfahren zum Auffüllen von in Isolationsschichten geätzten Kontaktlöchern mit Wolfram bei der Herstellung von höchstintegrierten Halbleiterschaltungen
NL8701032A (nl) * 1987-05-01 1988-12-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.
NL8701717A (nl) * 1987-07-21 1989-02-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw.
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
JPH0682660B2 (ja) * 1987-08-17 1994-10-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 導電性スタツドを形成する方法
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
WO1990000476A1 (en) * 1988-07-12 1990-01-25 The Regents Of The University Of California Planarized interconnect etchback
US4961822A (en) * 1989-04-17 1990-10-09 Liao Kuan Y Fully recessed interconnection scheme with titanium-tungsten and selective CVD tungsten
JPH04127452A (ja) * 1989-06-30 1992-04-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
NL8903158A (nl) * 1989-12-27 1991-07-16 Philips Nv Werkwijze voor het contacteren van silicidesporen.
US5026666A (en) * 1989-12-28 1991-06-25 At&T Bell Laboratories Method of making integrated circuits having a planarized dielectric
US5242858A (en) * 1990-09-07 1993-09-07 Canon Kabushiki Kaisha Process for preparing semiconductor device by use of a flattening agent and diffusion
US6462394B1 (en) 1995-12-26 2002-10-08 Micron Technology, Inc. Device configured to avoid threshold voltage shift in a dielectric film
US7067442B1 (en) * 1995-12-26 2006-06-27 Micron Technology, Inc. Method to avoid threshold voltage shift in thicker dielectric films
US5849637A (en) * 1996-06-10 1998-12-15 Wang; Chin-Kun Integration of spin-on gap filling dielectric with W-plug without outgassing
US6025271A (en) 1997-12-08 2000-02-15 Micron Technology, Inc. Method of removing surface defects or other recesses during the formation of a semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2547792C3 (de) * 1974-10-25 1978-08-31 Hitachi, Ltd., Tokio Verfahren zur Herstellung eines Halbleiterbauelementes
JPS588579B2 (ja) * 1975-08-20 1983-02-16 松下電器産業株式会社 ハンドウタイソウチノセイゾウホウホウ
JPS5226182A (en) * 1975-08-25 1977-02-26 Hitachi Ltd Manufacturing method of semi-conductor unit
US4180432A (en) * 1977-12-19 1979-12-25 International Business Machines Corporation Process for etching SiO2 layers to silicon in a moderate vacuum gas plasma
EP0102696B1 (en) * 1982-06-30 1989-09-13 Kabushiki Kaisha Toshiba Dynamic semiconductor memory and manufacturing method thereof
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
US4466177A (en) * 1983-06-30 1984-08-21 International Business Machines Corporation Storage capacitor optimization for one device FET dynamic RAM cell
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers
US4470874A (en) * 1983-12-15 1984-09-11 International Business Machines Corporation Planarization of multi-level interconnected metallization system
US4539744A (en) * 1984-02-03 1985-09-10 Fairchild Camera & Instrument Corporation Semiconductor planarization process and structures made thereby
US4515652A (en) * 1984-03-20 1985-05-07 Harris Corporation Plasma sculpturing with a non-planar sacrificial layer
US4481070A (en) * 1984-04-04 1984-11-06 Advanced Micro Devices, Inc. Double planarization process for multilayer metallization of integrated circuit structures
US4594769A (en) * 1984-06-15 1986-06-17 Signetics Corporation Method of forming insulator of selectively varying thickness on patterned conductive layer
US4545852A (en) * 1984-06-20 1985-10-08 Hewlett-Packard Company Planarization of dielectric films on integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5078801A (en) * 1990-08-14 1992-01-07 Intel Corporation Post-polish cleaning of oxidized substrates by reverse colloidation

Also Published As

Publication number Publication date
KR930005082B1 (ko) 1993-06-15
KR860003673A (ko) 1986-05-28
EP0177105A3 (en) 1988-11-09
EP0177105A2 (en) 1986-04-09
US4708767A (en) 1987-11-24

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