KR860003673A - 반도체장치 제조방법 - Google Patents

반도체장치 제조방법 Download PDF

Info

Publication number
KR860003673A
KR860003673A KR1019850007302A KR850007302A KR860003673A KR 860003673 A KR860003673 A KR 860003673A KR 1019850007302 A KR1019850007302 A KR 1019850007302A KR 850007302 A KR850007302 A KR 850007302A KR 860003673 A KR860003673 A KR 860003673A
Authority
KR
South Korea
Prior art keywords
layer
conductive layer
insulating layer
corrosion
conductive
Prior art date
Application number
KR1019850007302A
Other languages
English (en)
Other versions
KR930005082B1 (ko
Inventor
디스빌렘브릴
Original Assignee
이반 밀러 레르너
엔. 브이. 필립스 글로아이람펜파브리겐
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이반 밀러 레르너, 엔. 브이. 필립스 글로아이람펜파브리겐 filed Critical 이반 밀러 레르너
Publication of KR860003673A publication Critical patent/KR860003673A/ko
Application granted granted Critical
Publication of KR930005082B1 publication Critical patent/KR930005082B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음

Description

반도체 장치 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a, 1b, 1c, 1d, 1e 및 1f도는 반도체 제조단계를 나타내는 구조에 대한 횡단 정면도.
제2a, 2b 및 2c도는 본 발명에 따라 반도체의 제조단계를 나타내는 반도체 구조에 대한 횡단 정면도.
제3a 및 3b도는 본 발명에 따라 MOS장치의 제조단계를 나타내는 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
14 : 활성반도체영역 16 : 상향돌출부
20 : 도전층 22 : 금속돌출부
24 : 절연체 34,36,38 : 통로
40 : 다실리콘층 42 : 내식막층
44,46,48 : 평면화된 접촉 50 : 실리콘기판
58 : 필드산화층

Claims (33)

  1. 일반적으로 평면표면 및 평면접촉을 갖는 절연층을 구비하되, 측방향으로 전기절연된 활성영역을 갖는 반도체 바디와, 제1오버라이잉 패턴의 도전층을 구비하는 반도체 장치를 제공하는 방법에 있어서, 상기 제1도전층상에 일반적으로 평면상단표면을 갖는 제1절연층을 형성하고, 상기 제1도전층 또는 상기 활성영역 중 한 영역까지 하향으로 상기 제1절연층을 통하는 플라즈마 부식에 의해 상기 제1도전층 또는 활성영역까지 적어도 한 이상의 통로를 형성하고, 상기 제1절연층의 평면상단표면상에 상기 통로를 적어도 부분적으로 메우기에 충분한 두께를 갖는 제2도전층을 형성하고, 상기 제2도전층상에 일반적으로 평면상단표면을 갖는 평면화층을 형성하고, 다음으로 상기 제1절연층의 평면상단표면이 노출될때까지 상기 제2도전층 및 상기 평면화층을 실제로 동일한 속도로 부식시키는 부식제로 상기 제2도전층 및 상기 평면화층을 부식하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조법.
  2. 일반적으로 평면표면 및 평면접촉을 갖는 절연층을 구비하되, 적어도 일부분이 상기 도전층의 인접부를 지나 상향으로 돌출하는 제1전기적으로 패턴화된 도전층을 구비하는 반도체 장치를 제공하는 방법에 있어서, 상기 제1전기적 도전층 및 상기 반도체 바디에서 노출된 인접부상에, 상기 제1절연층의 일부가 상기 제1도전층의 돌출부상의 위치에서 상기 제1절연층의 인접부를 지나 상향으로 돌출하는 방식으로 제1전기적 절연층을 형성하고, 상기 제1전기적 절연층상에 일반적으로 평면상단표면을 갖는 부가층을 형성하고, 상기 제1전기적 절연층의 물질보다 충분히 빠른 속도로 상기 부가층의 물질을 부식시키는 부식제로 상기 부가층을 부식하여 상기 제1전기적 절연층의 돌출부 중 적어도 일부분을 노출하고, 상기 제1전기적 절연층 및 상기 부가층의 물질을 실제로 동일한 속도로 부식시키는 부식제로 상기 부가층 및 상기 제1전기적 절연층의 나머지가 노출될때까지 노출시킴으로써 상기 제1전기적 절연층상에 일반적으로 평면상단표면을 형성하고, 상기 제1전기적 도전층까지 하향으로 상기 제1절연층의 나머지를 통하는 플라즈마 부식에 의해 상기 제1전기적 도전층 또는 상기 반도체 바디의 활성영역까지 적어도 하나 이상의 통로를 형성하고, 상기 제1절연층의 상단표면상에 상기 통로를 적어도 부분적으로 메우기에 충분한 두께를 갖는 제2도전층을 형성하고, 상기 제2도전층상에 일반적으로 평면상단표면을 갖는 평면화층을 형성하고, 상기 제2도전층의 물질보다 충분히 빠른 속도로 상기 평면화층의 물질을 부식시키는 부식제로 상기 평면화층을 부식하여 제2도전층 중 적어도 일부분을 노출하고, 다음으로 상기 제1절연층의 상단표면이 노출될때까지 상기 제2도전층 및 상기 평면화층을 실제로 동일한 속도로 부식시키는 부식제로 상기 평면화층 및 상기 제2도전층이 노출될때까지 노출하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제1항에 있어서, 상기 제1절연층은 이산화 실리콘 함유물질을 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제2항에 있어서, 상기 제1절연층은 이산화 실리콘 함유물질을 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제3항에 있어서, 상기 평면화층은 유기체 내식막층인 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제4항에 있어서, 상기 평면화층은 유기체 내식막층인 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제1항에 있어서, 상기 통로는 비등방성 부식으로 플라즈마 부식에 의해 형성되며, 부식속도는 상기 제1도전층의 물질에서보다 상기 제1절연층의 상기 물질에서 충분히 빠른것을 특징으로 하는 반도체 장치 제조방법.
  8. 제2항에 있어서, 상기 통로는 비등방성 부식으로 플라즈마 부식에 의해 형성되며, 부식속도는 상기 제1도전층의 물질에서보다 상기 제1절연층의 상기 물질에서 충분히 빠른것을 특징으로 하는 반도체 장치 제조방법.
  9. 제3항에 있어서, 상기 통로는 비등방성 부식으로 플라즈마 부식에 의해 형성되며, 부식속도는 상기 제1도전층의 물질에서보다 상기 제1절연층의 상기 물질에서 충분히 빠른것을 특징으로 하는 반도체 장치 제조방법.
  10. 제4항에 있어서, 상기 통로는 비등방성 부식으로 플라즈마 부식에 의해 형성되며, 부식속도는 상기 제1도전층의 물질에서보다 상기 제1절연층의 상기 물질에서 충분히 빠른것을 특징으로 하는 반도체 장치 제조방법.
  11. 제7항에 있어서, 상기 제1절연층은 포스포-실리케이트 유리인 것을 특징으로 하는 반도체 장치 제조방법.
  12. 제8항에 있어서, 상기 제1절연층은 포스포-실리케이트 유리인 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제2항에 있어서, 반도전성바디는 전기적으로 패턴화된 절연층을 갖는 표면과, 인접한 반도체부 및 상기 절연영역의 인접부분을 지나 상향으로 돌출하는 엣지부를 갖는 단결정 반도체 구조를 구비하며, 상기 돌출한 엣지부는 상기 제1도전층의 돌출부의 영역에서 일반적으로 위치되어지는 것을 특징으로 하는 반도체 장치 제조방법.
  14. 제1항에 있어서, 적어도 하나 이상의 도전층은 화학적 증기증착에 의해 형성되어지는 것을 특징으로 하는 반도체 장치 제조방법.
  15. 제2항에 있어서, 적어도 하나 이상의 도전층은 화학적 증기증착에 의해 형성되어지는 것을 특징으로 하는 반도체 장치 제조방법.
  16. 제14항에 있어서, 상기 제1절연층인 산화반도체인 것을 특징으로 하는 반도체 장치 제조방법.
  17. 제15항에 있어서, 제1절연층은 산화반도체를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  18. 제14항에 있어서, 제2도전층은 전기적으로 도통하는 다실리콘층인 것을 특징으로 하는 반도체 장치 제조방법.
  19. 제18항에 있어서, 제2도전층은 화학적 증기증착으로 형성되어지는 것을 특징으로 하는 반도체 장치 제조방법.
  20. 제14항에 있어서, 제2도전층은 금속층인 것을 특징으로 하는 반도체 장치 제조방법.
  21. 제1항에 있어서, 제2도전층은 화학적 증기증착으로 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  22. 제17항에 있어서, 서로다른 깊이를 갖는 통로는 상기 제1도전층 및 상기 반도체 바디의 활성영역까지 상기 제1절연층의 나머지를 통하는 플라즈마 부식에 의해서 형성되며, 상기 제2도전층은 상기 모든 통로를 적어도 부분적으로 메우기에 충분한 두께로 형성된 것을 특징으로 하는 반도체 장치 제조방법.
  23. 제22항에 있어서, 제1도전층은 금속층인 것을 특징으로 하는 반도체 장치 제조방법.
  24. 제21항에 있어서, 제2도전층은 금속이나 또는 텅스텐, 알루미늄, W실리사이드, Ti실리사이드 및 이들의 혼합물로 구성된 군에서 선택된 금속실리사이드의 층인 것을 특징으로 하는 반도체 장치 제조방법.
  25. 제23항에 있어서, 제2도전층은 금속이나 또는 텅스텐, 알루미늄, W실리사이드, Ti실리사이드 및 이들의 혼합물로 구성된 군에서 선택된 금속실리사이드의 층인 것을 특징으로 하는 반도체 장치 제조방법.
  26. 제20항에 있어서, 서로다른 깊이를 갖는 통로는 상기 제1도전층 및 상기 반도체 바디의 활성면적까지 상기 제1절연층의 나머지를 통하는 플라즈마 부식에 의해서 형성되며, 상기 제2도전층은 상기 모든 통로를 적어도 부분적으로 메우기에 충분한 두께로 형성된 것을 특징으로 하는 반도체 장치 제조방법.
  27. 제26항에 있어서, 제1도전층은 금속층, 전기적으로 도전성인 다실리콘층 또는 금속 실리사이드층인 것을 특징으로 하는 반도체 장치 제조방법.
  28. 제27항에 있어서, 제2도전층은 텅스텐, 알루미늄, 티타늄 및 금속 실리사이드로 구성된 군에서 선택된 금속층인 것을 특징으로 하는 반도체 장치 제조방법.
  29. 일반적으로 평면표면 및 평면접촉을 갖는 절연층을 구비하되, 측방향으로 전기절연된 활성영역을 갖는 반도체 바디와, 제1패턴화된 오버라이잉 도전층을 구비하는 반도체 장치를 제공하는 제조방법에 있어서, 상기 제1도전층상에 일반적으로 평면상단표면을 갖는 제1절연층을 형성하고, 상기 제1도전층 또는 상기 활성영역 중 한 영역까지 하향으로 상기 제1절연층을 통하는 플라즈마 부식에 의해 상기 제1도전층 또는 활성영역까지 적어도 하나 이상의 통로를 형성하고, 상기 제1절연층의 일반적으로 평면상단표면상에 상기 통로를 적어도 부분적으로 메우기에 충분한 두께를 갖는 제2도전층을 형성하고, 상기 제2도전층상에 일반적으로 평면상단표면을 갖는 평면화층을 형성하고, 상기 제2도전층의 물질보다 충분히 빠른 속도로 상기 평면화층의 물질을 부식시키는 부식제로 상기 평면화층을 부식하여 상기 제2도전층 적어도 일부분을 노출하고, 다음으로 상기 제1절연층의 상단표면이 노출될 때까지 상기 제2도전층 및 상기 평면화층의 물질을 실제로 동일한 속도로 부식시키는 부식제로 상기 평면화층 및 상기 제2도전층이 노출될때까지 부식하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  30. 제7항에 있어서, 상기 통로를 형성하는 비등방성 부식의 부식속도는 상기 반도체 바디의 물질에서보다 상기 제1절연층의 물질에서 충분히 빠른것을 특징으로 하는 반도체 장치 제조방법.
  31. 제8항에 있어서, 상기 통로를 형성하는 비등방성 부식의 부식속도는 상기 반도체 바디의 물질에서보다 상기 제1절연층의 물질에서 충분히 빠른것을 특징으로 하는 반도체 장치 제조방법.
  32. 제9항에 있어서, 상기 통로를 형성하는 비등방성 부식의 부식속도는 상기 반도체 바디의 물질에서보다 상기 제1절연층의 물질에서 충분히 빠른것을 특징으로 하는 반도체 장치 제조방법.
  33. 제10항에 있어서, 상기 통로를 형성하는 비등방성 부식의 부식속도는 상기 반도체 바디의 물질에서보다 상기 제1절연층의 물질에서 충분히 빠른것을 특징으로 하는 반도체 장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850007302A 1984-10-05 1985-10-04 반도체 장치 제조방법 KR930005082B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US658323 1984-10-05
US658,323 1984-10-05
US06/658,323 US4708767A (en) 1984-10-05 1984-10-05 Method for providing a semiconductor device with planarized contacts

Publications (2)

Publication Number Publication Date
KR860003673A true KR860003673A (ko) 1986-05-28
KR930005082B1 KR930005082B1 (ko) 1993-06-15

Family

ID=24640773

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850007302A KR930005082B1 (ko) 1984-10-05 1985-10-04 반도체 장치 제조방법

Country Status (4)

Country Link
US (1) US4708767A (ko)
EP (1) EP0177105A3 (ko)
JP (1) JPS6199352A (ko)
KR (1) KR930005082B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
EP0245627A1 (de) * 1986-05-12 1987-11-19 Siemens Aktiengesellschaft Verfahren zum Auffüllen von in Isolationsschichten geätzten Kontaktlöchern mit Wolfram bei der Herstellung von höchstintegrierten Halbleiterschaltungen
NL8701032A (nl) * 1987-05-01 1988-12-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.
NL8701717A (nl) * 1987-07-21 1989-02-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw.
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
JPH0682660B2 (ja) * 1987-08-17 1994-10-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 導電性スタツドを形成する方法
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
WO1990000476A1 (en) * 1988-07-12 1990-01-25 The Regents Of The University Of California Planarized interconnect etchback
US4961822A (en) * 1989-04-17 1990-10-09 Liao Kuan Y Fully recessed interconnection scheme with titanium-tungsten and selective CVD tungsten
JPH04127452A (ja) * 1989-06-30 1992-04-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
NL8903158A (nl) * 1989-12-27 1991-07-16 Philips Nv Werkwijze voor het contacteren van silicidesporen.
US5026666A (en) * 1989-12-28 1991-06-25 At&T Bell Laboratories Method of making integrated circuits having a planarized dielectric
US5078801A (en) * 1990-08-14 1992-01-07 Intel Corporation Post-polish cleaning of oxidized substrates by reverse colloidation
US5242858A (en) * 1990-09-07 1993-09-07 Canon Kabushiki Kaisha Process for preparing semiconductor device by use of a flattening agent and diffusion
US6462394B1 (en) 1995-12-26 2002-10-08 Micron Technology, Inc. Device configured to avoid threshold voltage shift in a dielectric film
US7067442B1 (en) * 1995-12-26 2006-06-27 Micron Technology, Inc. Method to avoid threshold voltage shift in thicker dielectric films
US5849637A (en) * 1996-06-10 1998-12-15 Wang; Chin-Kun Integration of spin-on gap filling dielectric with W-plug without outgassing
US6025271A (en) 1997-12-08 2000-02-15 Micron Technology, Inc. Method of removing surface defects or other recesses during the formation of a semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2547792C3 (de) * 1974-10-25 1978-08-31 Hitachi, Ltd., Tokio Verfahren zur Herstellung eines Halbleiterbauelementes
JPS588579B2 (ja) * 1975-08-20 1983-02-16 松下電器産業株式会社 ハンドウタイソウチノセイゾウホウホウ
JPS5226182A (en) * 1975-08-25 1977-02-26 Hitachi Ltd Manufacturing method of semi-conductor unit
US4180432A (en) * 1977-12-19 1979-12-25 International Business Machines Corporation Process for etching SiO2 layers to silicon in a moderate vacuum gas plasma
EP0102696B1 (en) * 1982-06-30 1989-09-13 Kabushiki Kaisha Toshiba Dynamic semiconductor memory and manufacturing method thereof
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
US4466177A (en) * 1983-06-30 1984-08-21 International Business Machines Corporation Storage capacitor optimization for one device FET dynamic RAM cell
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers
US4470874A (en) * 1983-12-15 1984-09-11 International Business Machines Corporation Planarization of multi-level interconnected metallization system
US4539744A (en) * 1984-02-03 1985-09-10 Fairchild Camera & Instrument Corporation Semiconductor planarization process and structures made thereby
US4515652A (en) * 1984-03-20 1985-05-07 Harris Corporation Plasma sculpturing with a non-planar sacrificial layer
US4481070A (en) * 1984-04-04 1984-11-06 Advanced Micro Devices, Inc. Double planarization process for multilayer metallization of integrated circuit structures
US4594769A (en) * 1984-06-15 1986-06-17 Signetics Corporation Method of forming insulator of selectively varying thickness on patterned conductive layer
US4545852A (en) * 1984-06-20 1985-10-08 Hewlett-Packard Company Planarization of dielectric films on integrated circuits

Also Published As

Publication number Publication date
KR930005082B1 (ko) 1993-06-15
EP0177105A3 (en) 1988-11-09
EP0177105A2 (en) 1986-04-09
JPS6199352A (ja) 1986-05-17
US4708767A (en) 1987-11-24

Similar Documents

Publication Publication Date Title
KR860003673A (ko) 반도체장치 제조방법
KR930005949B1 (ko) 반도체 디바이스 제조공정
US4616401A (en) Method of fabricating an insulated gate type field-effect transistor
KR890004404A (ko) 자기정합 금속 형성방법 및 반도체 소자
KR950034678A (ko) 집적 회로내에 전도성 접속부 형성 방법 및, 그 회로내의 전도성 부재
US5783490A (en) Photolithography alignment mark and manufacturing method
TW334590B (en) Semiconductor device and its manufacture
KR940020531A (ko) 콘택홀에 금속플러그 제조방법
KR950010067A (ko) 반도체장치 및 그 제조방법
KR940016687A (ko) 반도체 접속장치 및 그 제조방법
JPH06163578A (ja) 接続孔形成法
KR950012601A (ko) 반도체 소자의 콘택 형성 방법
KR930020561A (ko) 반도체 집적 회로 장치의 제조방법
KR950015589A (ko) 반도체 장치의 금속배선시 콘택홀 형성방법
KR960026245A (ko) 폴리사이드 콘택 및 그 형성방법
JPH06283688A (ja) 半導体装置の製造方法
KR960039148A (ko) 반도체 장치의 층간접속방법
KR980005678A (ko) 반도체 소자의 폴리사이드 구조 및 그의 형성방법
KR970052505A (ko) 반도체 소자의 금속배선 형성방법
KR940001279A (ko) 반도체의 금속배선 형성방법
KR970072090A (ko) 반도체 소자의 배선층 형성 방법
KR960002576A (ko) 반도체소자의 금속배선 형성방법
KR960012324A (ko) 반도체소자의 게이트전극 콘택 및 그 제조방법
KR970052814A (ko) 평탄화된 비트라인 형성방법
KR920003545A (ko) 반도체장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee