KR970052814A - 평탄화된 비트라인 형성방법 - Google Patents
평탄화된 비트라인 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 기판(1)에 트랜지스터를 형성하고 전체구조 상부를 평탄화하는 산화막(3)을 형성한 후 상기 반도체 기판(1)의 일부영역을 노출시키는 콘택홀(4)을 형성하는 제1단게; 상기 콘택홀(4) 상부의 산화막(3)일부를 식각하여 상기 콘택홀(4)의 상부에 넓은 개구부를 형성하는 제2단계; 실리콘 기판(1)과 전기적으로 접속되도록 전체구조 상부에 폴리실리콘막을 중착하는 제3단계; 감광막을 전체구조 상부에 도포한 후 상기 산화막(3)상의 폴리실리콘막(6)이 노출될 때까지 상기 감광막을 에치백하여 상기 감광막패턴(7)을 형성하는 제4단계; 상기 감광막 패턴(7)을 식각장벽으로 노출된 상기 폴리실리콘막(6)을 식각하는 제5단계; 및 상기 감광막패턴(7)을 제거한 후 선택적 금속막을 상기 폴리실리콘막(6)상에 형성하는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 평탄화된 비트라인 형성방법.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제6도는 본 발명의 일실시예에 따른 비트라인 형성과정을 나타내는 단면도.
Claims (10)
- 평탄화된 비트라인 형성방법에 있어서, 반도체 기판에 트랜지스터를 형성하고 전체구조 상부를 평탄화하는 제1절연막을 형성한 후 상기 반도체 기판의 일부영역을 노출시키는 콘택홀을 형성하는 제1단게; 상기 콘택홀 상부의 제1절연막 일부를 식각하여 상기 콘택홀 상부에 넓은 개구부를 형성하는 제2단계; 실리콘 기판과 전기적으로 접속되도록 전체구조 상부에 전도층을 중착하는 제3단계; 상기 제1절연막과 습식식각 선택비가 큰 제2절연막을 전체구조 상부에 도포한 후 상기 제1절연막 상의 전도층이 노출될 때까지 상기 제2절연막을 에치백하는 제4단계; 상기 제2절연막을 식각장벽으로 노출된 상기 전도층을 식각하는 제5단계; 및 상기 제2절연막을 제거한 후 선택적 금속막을 상기 전도층 상에 형성하는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 평탄화된 비트라인 형성방법.
- 제1항에 있어서, 상기 제1절연막은 CVD(chemical vapor deposition) 방법에 의해 형성되는 산화막인 것을 특징으로 하는 평탄화된 비트라인 형성방법.
- 제1항에 있어서, 상기 제2절연막은 감광막, SOG(spin on glass)막, PSG(phospho silicate glass)막 중 어느 하나인 것을 특징으로 하는 평탄화된 비트라인 형성방법.
- 제1항에 있어서, 상기 전도층은 폴리실리콘막인 것을 특징으로 하는 평탄화된 비트라인 형성방법.
- 제1항에 있어서, 상기 선택적 금속막은 텅스텐막인 것을 특징으로 하는 평탄화된 비트라인 형성방법.
- 평탄화된 비트라인 형성방법에 있어서, 반도체 기판에 트랜지스터를 형성하고 전체구조 상부를 평탄화 하는 제1절연막을 형성한 후 상기 제1절연막 일부를 식각하여 절은 개구부를 형성하는 제1단계; 상기 반도체 기판의 일부영역을 노출시키는 콘택홀을 상기 개구부를 통해 형성하는 제2단계; 실리콘 기판과 전기적으로 접속되도록 전체구조 상부에 전도층을 중착하는 제3단계; 상기 제1절연막과 습식식각 선택비가 큰 제2절연막을 전체구조 상부에 도포한 후 상기 제1절연막 상의 전도층이 노출될 때까지 상기 제2절연막을 에치백하는 제4단계; 상기 제2절연막을 식각장벽으로 노출된 상기 전도층을 식각하는 제5단계; 및 상기 제2절연막을 제거한 후 선택적 금속막을 상기 전도층 상에 형성하는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 평탄화된 비트라인 형성방법.
- 제6항에 있어서, 상기 제1절연막은 CVD(chemical vapor deposition) 방법에 의해 형성되는 산화막인 것을 특징으로 하는 평탄화된 비트라인 형성방법.
- 제6항에 있어서, 상기 제2절연막은 감광막, SOG(spin on glass)막, PSG(phospho silicate glass)막 중 어느 하나인 것을 특징으로 하는 평탄화된 비트라인 형성방법.
- 제6항에 있어서, 상기 전도층은 폴리실리콘막인 것을 특징으로 하는 평탄화된 비트라인 형성방법.
- 제6항에 있어서, 상기 선택적 금속막은 텅스텐막인 것을 특징으로 하는 평탄화된 비트라인 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050987A KR0172756B1 (ko) | 1995-12-16 | 1995-12-16 | 평탄화된 비트라인 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950050987A KR0172756B1 (ko) | 1995-12-16 | 1995-12-16 | 평탄화된 비트라인 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052814A true KR970052814A (ko) | 1997-07-29 |
| KR0172756B1 KR0172756B1 (ko) | 1999-03-30 |
Family
ID=19440772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950050987A KR0172756B1 (ko) | 1995-12-16 | 1995-12-16 | 평탄화된 비트라인 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172756B1 (ko) |
-
1995
- 1995-12-16 KR KR1019950050987A patent/KR0172756B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0172756B1 (ko) | 1999-03-30 |
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