KR20030057889A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 채널 길이를 유지하면서 폴리실리콘층으로 이루어진 게이트 전극의 상부를 하부보다 넓게 형성하여 실리사이드층이 형성될 게이트 전극의 상부 면적을 증가시킴으로써, 실리사이드층의 면저항 특성 및 면저항의 균일도를 향상시켜 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시된다.

Description

반도체 소자의 트랜지스터 제조 방법{Method of manufacturing a transistor in a semiconductor device}
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 게이트 전극의 상부에 형성되는 실리사이드층의 면저항 특성 및 저항의 균일도를 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)의 소자 분리 영역에 소자 분리막(12)을 형성한다.
도 1b를 참조하면, 소자가 형성될 영역을 개방시키는 이온 주입 마스크(13)를 형성한 후 이온 주입 공정을 통해 반도체 기판(11)의 노출된 영역에 웰(14)을 형성한다.
도 1c를 참조하면, 산화 공정 및 증착 공정을 통해 웰(14) 상부에 소정의 패턴으로 게이트 산화막(15) 및 폴리실리콘층(16)을 순차적으로 형성한다. 이후, 저농도 이온 주입 공정을 통해 소오스/드레인을 형성하기 위한 제 1 LDD 이온주입층(17)을 형성한다.
도 1d를 참조하면, 소정의 입사각을 갖는 저농도 이온 주입 공정으로 LDD 이온주입층(17)과 폴리실리콘층(16) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온주입층(18)을 형성한다.
도 1e를 참조하면, 폴리실리콘층(16)의 측벽에 버퍼 산화막(19)을 형성하고, 다시 전체 상부에 절연막을 형성한 후 전면 식각 공정을 통해 게이트 산화막(15) 및 폴리실리콘층(16)의 측벽에 절연막 스페이서(20)를 형성한다. 이때, 폴리실리콘층(16) 및 제 1 LDD 이온주입층(17) 상부의 절연막은 전면 식각 공정에 의해 제거된다.
이후 폴리실리콘층(17) 및 절연막 스페이서(20)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 제 1 LDD 이온주입층(17)보다 더 깊은 깊이로 고농도 이온주입층(21)을 형성한 후 활성화 열처리를 통해 고농도 이온주입층(21)과 제 1 및 제 2 LDD 이온주입층(17 및 18)으로 이루어진 소오스/드레인(22)을 형성한다. 소오스/드레인(22) 상부에는 접촉 저항을 낮추기 위하여 실리사이드층(23)을 형성한다. 이후 이온주입 마스크(13)를 제거한다. 이로써, 트랜지스터가 제조된다.
일반적으로, 디자인 룰이 0.2㎛이하인 트랜지스터의 제조 공정에서는 코발트(Co)를 사용하여 실리사이드층(23)을 형성한다. 이때, 소오스/드레인(22)과 같이 단결정 실리콘 기판에 코발트를 사용하여 실리사이드층(23)을 형성할 경우에는 850℃ 이상의 고온 열공정에서도 열안정성이 보장된다. 하지만, 게이트 전극과 같이 폴리실리콘층(16) 상부에 코발트를 사용하여 실리사이드층(23)을 형성할 경우에는, 실리사이드층(23)의 응집(Agglomeration)과 폴리실리콘층(16)의그레인(Grain) 성장에 의하여, 폴리실리콘층(16)으로 이루어진 게이트 전극의 선폭에 따라 700℃ 이상의 열공정에서도 실리사이드층(23)의 면저항(Rs) 특성이 저하되며, 특히 웨이퍼의 영역에 따라 면저항의 균일도가 저하되는 문제점이 발생된다. 이러한 문제점은 폴리실리콘층(16)의 그레인이 작을 경우 더 크게 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 채널 길이를 유지하면서 게이트 전극의 상부를 하부보다 넓게 형성하여 실리사이드층이 형성될 게이트 전극의 상부 면적을 증가시킴으로써, 실리사이드층의 면저항 특성 및 면저항의 균일도를 향상시켜 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판12, 32 : 소자 분리막
13, 33, 40 : 이온주입 마스크14, 34 : 웰
35 : 절연막36 : 게이트 마스크
15, 38 : 게이트 산화막16, 39 : 폴리실리콘층
17, 41 : 제 1 LDD 이온주입층18, 42 : 제 2 LDD 이온주입층
19 : 버퍼 산화막20, 37 : 절연막 스페이서
21, 43 : 고농도 이온주입층22, 44 : 소오스/드레인
23, 45 : 실리사이드층
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 트렌치를 통해 노출된 반도체 기판에 게이트 산화막을 형성하고 트렌치에 전도성 물질을 매립하여 트렌치형 게이트 전극을 형성하는 반도체 소자의 트랜지스터 제조 방법에 있어서, 트렌치를 형성하기 위한 식각 공정 시 트렌치 상부 모서리의 절연막도 식각하여 상부가 하부보다 넓은 게이트 전극을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 소자분리막 및 웰이 형성된 반도체 기판 상부에 절연막을 형성하는 단계와, 식각 공정으로 게이트 전극이 형성될 영역의 절연막에 트렌치를 형성하되, 트렌치 상부 모서리의 절연막도 함께 식각하여 상부가 하부보다 넓은 트렌치를 형성하는 단계와, 절연막이 식각되지 않은 트렌치의 측벽에 절연막 스페이서를 형성하는 단계와, 트렌치 저면의 반도체 기판에 게이트 산화막을 형성하는 단계와, 트렌치에 게이트 전극을 형성하는 단계와, 절연막을 제거한 후 소오스/드레인을 형성하는 단계와, 게이트 전극 및 소오스/드레인에 실리사이드층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(31)의 소자 분리 영역에 소자 분리막(32)을 형성한다.
도 2b를 참조하면, 소자가 형성될 영역을 개방시키는 제 1 이온 주입 마스크(33)를 형성한 후 이온 주입 공정을 통해 반도체 기판(31)의 노출된 영역에 웰(34)을 형성한다.
도 2c를 참조하면, 제 1 이온 주입 마스크를 제거하고 전체 상부에 절연막(35)을 형성한다. 이후, 절연막(35) 상부에 게이트 마스크(36)를 형성하여게이트 전극이 형성될 영역의 절연막(35)만을 노출시킨다. 여기서, 절연막(35)은 화학기상 증착법에 의해 2500 내지 4000Å의 두께로 형성된다.
도 2d를 참조하면, 게이트 마스크(36)를 통해 노출된 절연막(35)을 식각 공정으로 제거하여 게이트 전극이 형성될 영역의 절연막(35)에 트렌치(35a)를 형성한다. 이때, 게이트 전극이 형성될 영역의 절연막(35)을 100 내지 200Å의 두께만큼 잔류시켜 반도체 기판(31)의 표면에 식각 손상이 발생되는 것을 방지한다.
한편, 식각 공정 시 등방성 식각 특성을 갖는 습식 식각 공정과 이방성 식각 특성을 갖는 건식 식각 공정으로 2단계에 걸쳐 실시하여 트렌치(35a) 상부 모서리의 절연막(35)이 식각되도록 한다. 이때, 습식 식각 공정 시 절연막(35)을 800 내지 1200Å의 두께만큼 제거하고, 건식 식각 공정 시 게이트 전극이 형성될 영역의 절연막(35)이 100 내지 200Å의 두께만큼 잔류되도록 한다.
이후 게이트 마스크를 제거한다.
도 2e를 참조하면, 전체 상부에 질화막이나 산화막을 형성한 후 전면 식각 공정을 실시하여 트렌치(35a)의 측벽에 절연막 스페이서(37)를 형성한다. 이때, 절연막 스페이서(37)는 상부 모서리가 제거된 영역을 제외한 트렌치(35a)의 측벽에만 형성되어 트렌치(35a)의 상부가 하부보다 넓어지며, 상부 폭과 하부 폭의 차이가 1000 내지 2000Å이 되도록 한다.
상기에서, 질화막이나 산화막은 LPCVD법을 이용하여 500 내지 1000Å의 두께로 형성된다.
이후, 식각 공정으로 인한 식각 손상을 큐어링하고, 문턱 전압 이온 주입 공정 시 표면을 보호하기 위하여 700 내지 900℃의 온도에서 열산화막(도시되지 않음)을 50 내지 150Å의 두께로 형성한 후 트랜지스터의 문턱 전압을 조절하기 위한 문턱 전압 이온 주입 공정을 실시한다.
도 2f를 참조하면, HF 계열의 용액을 이용한 습식 식각으로 트렌치(35a)의 저면에 잔류하는 절연막(35)을 제거한 후 노출된 반도체 기판(31)의 표면에 게이트 산화막(38)을 형성한다. 이후, 트렌치(35a)가 완전히 매립되도록 전체 상부에 폴리실리콘층(39)을 형성한다.
상기에서, 게이트 산화막(38)은 700 내지 900℃의 온도에서 15 내지 100Å의 두께로 형성되며, 폴리실리콘층(39)은 500 내지 750℃의 온도에서 LPCVD법에 의해 2000 내지 4000Å의 두께로 형성된다.
도 2g를 참조하면, 마스크 없이 식각 공정을 실시하거나, 화학적 기계적 연마를 실시하여 절연막(35) 상부의 폴리실리콘층(39)을 제거하여 트렌치(35a)에만 폴리실리콘층(39)을 잔류시킨다.
트렌치(35a)에 잔류된 폴리실리콘층(39)은 트렌치(35a)의 형태처럼 상부가 하부보다 넓게 형성되며, 상부 폭과 하부 폭의 차이는 1000 내지 2000Å이 된다.
이로써, 상부가 하부보다 넓게 형성된 폴리실리콘층(39)으로 이루어진 게이트 전극이 형성된다.
도 2h를 참조하면, 절연막을 제거하고, 제 2 이온 주입 마스크(40)를 형성한 후 저농도 이온 주입 공정을 통해 소오스/드레인을 형성하기 위한 제 1 LDD 이온주입층(41)을 형성한다. 이후 소정의 입사각을 갖는 저농도 이온 주입 공정으로 제 1LDD 이온주입층(41)과 절연막 스페이서(37) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온주입층(42)을 형성한다. 다시, 고농도 이온 주입 공정을 통해 제 1 LDD 이온주입층(41)보다 더 깊은 깊이로 고농도 이온주입층(43)을 형성한 후 활성화 열처리를 통해 고농도 이온주입층(43)과 제 1 및 제 2 LDD 이온주입층(41 및 42)으로 이루어진 소오스/드레인(44)을 형성한다.
상기에서, 제 1 및 제 2 LDD 이온주입층(41 및 42)을 낮은 농도와 얕은 깊이로 형성하므로써, 소자의 크기가 감소함에 따라 발생되는 핫 케리어 이펙트(Hot carrier effect)가 발생되는 문제를 해결하고, 국부적으로 전기장이 집중되는 현상을 감소시킬 수 있다. 또한, 게이트의 길이(채널 길이)가 감소됨에 따라 소오스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 숏 채널 이펙트가 발생되는 문제점을 해결할 수 있다.
도 2i를 참조하면, 제 2 이온주입 마스크(40)를 제거한 후 폴리실리콘층(39) 및 소오스/드레인(44) 상부에는 접촉 저항을 낮추기 위하여 실리사이드층(45)을 형성한다.
실리사이드층(45)은 전체 상부에 금속 물질로 코발트를 증착하는 단계와, 1차 열처리를 실시하는 단계와, 미반응 금속 물질을 제거하는 단계와, 2차 열처리를 실시하는 단계를 통해 형성된다.
코발트는 50 내지 150Å의 두께로 증착된다. 이후, 폴리실리콘층(39), 소오스/드레인(44)과 코발트을 반응시켜 실리사이드층(45)을 형성하기 위한 1차 열처리는 350 내지 600℃의 온도에서 질소 분위기로 30 내지 90초 동안 실시된다.
폴리실리콘층(39), 소오스 및 드레인(44) 상부 이외의 영역에서 반응하지 않은 코발트는 NH4OH, H2O2및 H2O의 혼합 용액으로 1차 습식 식각을 실시한 후 HCl, H2O2및 H2O의 혼합 용액으로 2차 습식 식각을 실시하여 제거한다.
이후, 실리사이드층(45)의 막질을 향상시키기 위한 2차 열처리는 700 내지 850℃의 온도에서 질소 분위기로 20 내지 40초 동안 실시된다.
상기에서, 1차 열처리와 2차 열처리는 급속 열처리 장비에서 실시된다.
실리사이드층(45)을 형성하는 공정 단계에서 코발트를 증착하고 1차 열처리를 실시하기 전에 코발트의 상부에 Ti 및 TiN 중 어느 하나를 캡핑층(도시되지 않음)을 형성하여 공정의 안정성을 향상시킬 수도 있다. 이때, 캡핑층으로 Ti을 형성할 경우 Ti은 80 내지 150Å의 두께로 형성되고, 캡핑층으로 TiN을 형성할 경우 상기 TiN는 150 내지 300Å의 두께로 형성된다.
상기에서 형성된 실리사이드층(45)은 종래보다 면적이 넓은 폴리실리콘층(39)의 상부에 형성되므로 더 안정적이고 균일한 저항 특성을 갖게 된다. 또한, 절연막 스페이서(37)의 두께를 조절하여 채널의 길이를 원하는 길이로 조절할 수 있으므로, 실리사이드층(45)의 특성이 저하되거나 특성을 향상시키기 위한 추가 공정 없이도 우수한 실리사이드층(45)을 형성하면서 채널 길이가 짧고 선폭이 좁은 트랜지스터의 제조 공정을 기존의 설비로 진행할 수 있다.
상술한 바와 같이, 본 발명은 트렌치를 형성하고 트렌치에 전도성 물질을 매립하여 게이트 전극을 형성하는 트렌치형 게이트 전극 형성 방법에서, 트렌치를 형성하기 위한 식각 공정 시 트렌치의 상부 모서리도 식각하여 상부가 하부보다 넓은 게이트 전극이 형성되도록 함으로써, 채널 길이는 유지하면서 실리사이드층이 형성될 영역을 최대한 확보하여 게이트 전극의 상부에 형성되는 실리사이드층의 면저항 특성 및 면저항의 균일도를 향상시켜 소자의 전기적 특성을 향상시킨다.

Claims (11)

  1. 트렌치를 통해 노출된 반도체 기판에 게이트 산화막을 형성하고 상기 트렌치에 전도성 물질을 매립하여 트렌치형 게이트 전극을 형성하는 반도체 소자의 트랜지스터 제조 방법에 있어서,
    상기 트렌치를 형성하기 위한 식각 공정 시 상기 트렌치 상부 모서리의 절연막도 식각하여 상부가 하부보다 넓은 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 소자 분리막 및 웰이 형성된 반도체 기판 상부에 절연막을 형성하는 단계와,
    식각 공정으로 게이트 전극이 형성될 영역의 상기 절연막에 트렌치를 형성하되, 상기 트렌치 상부 모서리의 상기 절연막도 함께 식각하여 상부가 하부보다 넓은 트렌치를 형성하는 단계와,
    상기 절연막이 식각되지 않은 상기 트렌치의 측벽에 절연막 스페이서를 형성하는 단계와,
    상기 트렌치 저면의 상기 반도체 기판에 게이트 산화막을 형성하는 단계와,
    상기 트렌치에 게이트 전극을 형성하는 단계와,
    상기 절연막을 제거한 후 소오스/드레인을 형성하는 단계와,
    상기 게이트 전극 및 상기 소오스/드레인에 실리사이드층을 형성하는 단계로이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 화학기상 증착법에 의해 2500 내지 4000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 식각 공정은 등방성 식각 특성을 갖는 습식 식각 공정과 이방성 식각 특성을 갖는 건식 식각 공정으로 이루어진 2단계 식각 공정으로 진행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. 제 4 항에 있어서,
    상기 습식 식각 공정 시 상기 절연막을 800 내지 1200Å의 두께만큼 제거하고, 상기 건식 식각 공정 시 상기 절연막을 100 내지 200Å의 두께로 잔류시켜 반도체 기판의 표면에 식각 손상이 발생되는 것을 방지하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  6. 제 5 항에 있어서,
    상기 잔류된 절연막은 게이트 산화막을 형성하기 전에 HF 계열의 용액을 이용한 습식 식각 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 트렌치의 상부 폭은 하부 폭보다 1000 내지 2000Å 더 넓은 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  8. 제 2 항에 있어서,
    상기 절연막 스페이서는 질화막 및 산화막 중 어느 하나를 LPCVD법을 이용하여 500 내지 1000Å의 두께로 형성한 후 전면 식각 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  9. 제 2 항에 있어서,
    상기 절연막 스페이서를 형성한 후 700 내지 900℃의 온도에서 열산화막을50 내지 150Å의 두께로 형성한 후 트랜지스터의 문턱 전압을 조절하기 위한 문턱 전압 이온 주입 공정을 실시하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 산화막은 700 내지 900℃의 온도에서 15 내지 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  11. 제 1 항에 있어서,
    상기 게이트 전극은 폴리실리콘층으로 이루어지며, 500 내지 750℃의 온도에서 LPCVD법에 의해 2000 내지 4000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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