KR100620704B1 - 고집적 ｃｍｏｓ 반도체 소자 구조 및 그 제조 방법 - Google Patents

고집적 ｃｍｏｓ 반도체 소자 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 미세화 요구 및 신뢰성 요구를 만족시키는 것이 가능한 CMOS 트랜지스터 및 그 형성 방법에 관한 것으로 특히, 반도체기판의 소정부위에 형성된 T자 형상을 가지며 폴리 실리콘 층으로 이루어진 게이트 절연막과; 상기 게이트 절연막상부에 형성된 금속원자를 포함하는 반도체화합물 층으로 이루어지는 것을 특징으로 하는 고집적 CMOS 반도체 소자의 실리사이드 구조 및 그에 다른 형성방법을 제공하면 게이트 폴리의 상측부의 표면적을 증가시킴으로써 게이트 폴리의 선폭감소에 따른 저항감소를 완화시켜 미세화 요구 및 신뢰성 요구를 만족시키면서도 선폭감소에 따른 저항증가 경향을 완화시켜 소자특성을 개선하게 된다.
Silicide, Gate, Poly, Electrode

Description

고집적 ＣＭＯＳ 반도체 소자 구조 및 그 제조 방법{CMOS Semiconductor Device and Manufacturing Method thereof}
도 1 내지 도 3은 종래 기술에 따른 CMOS 반도체 소자의 형성 방법을 설명하기 위한 예시도
도 4 내지 도 12는 본 발명에 따른 CMOS 반도체 소자의 형성 방법을 설명하기 위한 예시도
본 발명은 미세화 요구 및 신뢰성 요구를 만족시키는 것이 가능한 CMOS 트랜지스터 및 그 형성 방법에 관한 것으로 특히, 고집적화에 따라 선폭이 감소하고 그에 따른 게이트 (Gate) 형성을 위한 폴리 패턴 사이즈(Poly pattern size)가 작아짐에 의해 저항이 증가하는 것을 게이트 폴리 (Gate Poly)의 탑(Top)부분의 표면적을 증가시킴으로써 게이트 폴리 (Gate Poly)의 선폭감소에 따른 저항감소를 완화시켜 소자 특성을 개선하도록 하는 고집적 CMOS 반도체 소자의 실리사이드 구조 및 그 형성 방법에 관한 것이다.
일반적으로, MOSFET의 게이트 전극(Gate Electrode)으로 폴리 실리콘(Poly- silicon) 또는 텅스텐실리사이드(WSi2 )/폴리 실리콘(Poly-silicon)의 폴리 사이드가 주로 사용되었다.
그러나 반도체소자의 집적도가 증가함에 따라 게이트 전극의 선폭이 급격히 줄어들어 종래의 전극 물질로는 고집적 소자에 요구되는 낮은 저항 값을 만족시킬 수 없었다. 따라서 이들 전극 물질을 대체할 수 있는 물질로서 타이타늄실리사이드(TiSi2 ), CoSi2 , VSi2 , CrSi2, ZrSi2 , NbSi 2, MoSi2, HfSi2 등의 실리사이드(silicide) 계열 물질들이 활발히 연구되고 있다. 그 동안 많은 연구를 통하여, 이들 물질 중에서 TiSi2는 낮은 비저항, 높은 용융점(melting point), 박막 형성의 용이성, 라인 패턴(line pattern) 형성의 용이성, 열적인 안정성 등 게이트 전극의 요구 조건을 비교적 잘 만족시키기 때문에 매우 유망한 물질로 대두되고 있다.
첨부한 도 1 내지 도 3은 종래 기술에 따른 CMOS 반도체 소자의 형성 방법을 설명하기 위한 예시도로서, 종래 기술의 문제점을 설명하기 위한 요부의 제조공정만을 도시한 것이다. 여기서, 실리사이드(silicide) 형성용 메탈(metal)로 Ti를 예시하였으나, 다른 메탈(W, Mo, Co, Ta, Pt 등)도 같은 방식으로 진행된다.
첨부한 도 1을 참조하면, 반도체기판인 실리콘기판(100)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드 산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(100)의 표면을 열산화하여 게이트 절연막 형성용으로 산화막을 성장시켜 형성한다. 그 다음, 게이트 전극을 형성하기 위하여 게이트 절연 막 형성용 산화막 위에 불순물이 도핑된 폴리 실리콘 층(in-situ doped polycrystalline silicon)을 화학기상증착법(chemical vapor deposition)으로 증착하여 형성하거나, 도핑되지 않은 폴리 실리콘 층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑하게 된다.
이와 같이 형성된 폴리 실리콘 층은 이후 공정에서 패터닝되어 게이트 전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리 실리콘 층은 전체 게이트 전극의 높이 및 이후 형성될 실리사이드 층의 두께를 고려하여 형성한다.
그리고 폴리 실리콘 층과 게이트 절연막 형성용 산화막을 포토리소그래피(photo-lithography)로 차례로 패터닝하여 잔류한 폴리 실리콘 층과 잔류한 산화막으로 이루어진 하부 게이트 전극(120)과 게이트 절연막(미도시)을 형성한다.
그 다음 LDD(lightly doped drain) 구조를 갖는 소스/드레인을 형성하기 위하여 하부 게이트 전극을 이온주입 마스크로 이용하는 불순물 이온주입을 저 농도로 실시하여 저 농도 이온매몰 층을 기판(100)의 활성영역에 형성한다.
이때, 이온 주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF 2 등의 p형 불순물 이온을 사용한다.
그리고 하부 게이트 전극(120) 및 게이트 절연막의 노출된 측면에 산화막 또는 질화막 등으로 이루어진 절연체로 측벽 스페이서(sidewall spacer,110)를 형성한다.
그 다음, 하부 게이트 전극(120)과 측벽 스페이서(110)를 이온주입 마스크로 이용하는 불순물 이온주입을 고농도로 실시하여 고농도 이온매몰 층을 기판(100)의 활성영역에 형성한다.
이때, 고농도 이온매몰 층은 이미 형성된 저농도 이온매몰 층과 중첩되게 형성되고, 이온주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF2 등의 p형 불순물 이온을 사용하는 것은 저농도 불순물 이온매몰 층을 형성하는 경우와 같다.
그리고 저농도 이온매몰 층과 고농도 이온매몰 층의 불순물 이온들을 충분히 확산시켜 저농도 불순물 확산영역(미도시)과 고농도 불순물 확산영역(미도시)으로 이루어진 LDD구조의 소스/드레인을 형성한다.
이와 같은 과정으로 형성되어진 반도체 소자의 단면이 첨부한 도 1에 도시되어 있는 바와 같다. 이때 게이트 상부와 측벽 스페이서 간에는 참조번호 A와 같은 간극이 형성되어진다.
이후, 첨부한 도 2에 도시되어 있는 바와 같이 노출된 실리콘 층인 하부 게이트 전극(120) 표면과 불순물 확산영역(미도시) 표면에 실리사이드 형성용 금속으로 티타늄(Ti)을 스퍼터링으로 증착하여 금속 층(130)을 형성한다. 이때, 금속 층(130)의 형성 두께는 하부 게이트 전극(120)의 두께와 합쳐서 전체 높이가 이후 형성될 폴리 사이드 구조의 최종 게이트 전극이 요구하는 높이에 적합하도록 한다.
이후, 실리콘 층과 금속 층에 급속열처리(rapid thermal annealing)를 실시하여 금속과 실리콘을 반응시키고 안정화되면 마스크 공정을 통해 식각하여 제거하 고자 하는 영역의 티타늄(Ti)으로 이루어진 금속 층(130)을 제거하게 되며, 이에 대한 결과가 첨부한 도 3에 도시되어 있는 바와 같이 금속 층이 형성된 하부 게이트 전극 상부와 불순물 확산영역 상부에 전극저항감소용 실리사이드 층(130A, 130B)을 각각 형성하여 폴리 사이드 구조를 갖는 최종 게이트 전극(120,130A)의 상부 게이트 전극(130A)을 형성한다.
이때, 실리사이드 층이 게이트 전극과 불순물 확산영역에 동시에 형성되는 공정을 살리사이데이션(silicidation)이라 하고 그 형성 물질을 실리사이드(silicide)라 한다.
상술한 바와 같은 종래 반도체 소자 공정에서 게이트 랭스(Gate length)가 감소함에 따라 티탄실리사이드(Ti Silicide)는 형성되는 라인(line) 폭 또는 길이에 따라 저항의 차이가 크게 발생한다.
또한, 티탄실리사이드(Ti Silicide)는 C49상과 C54상이 있는데 C54상의 티탄실리사이드(Ti Silicide)가 보다 낮은 저항을 보인다. 즉, C54상으로의 전이는 실리사이드(Silicide)의 폴리 그레인(grain)들이 접하는 삼중점이 많을수록 용이하다.
따라서 라인의 폭이 짧을수록 삼중점이 감소하므로 C54상으로 바뀌지 않기 때문에 저항이 급속도로 증가하는 것이다.
이는 고집적화에 따라 선폭이 감소하고 그에 따른 게이트 형성을 위한 폴리 패턴 사이즈(Poly pattern size)가 작아지는 점을 해소하기 위해 기술적으로 제안되어진 실리사이드(Silicide)를 이용한 공법이 갖는 단점이므로 이를 극복하기 위 한 기술의 개발 필요성이 절실히 대두되었다.
상술한 문제점을 해소하기 위한 본 발명의 목적은 미세화 요구 및 신뢰성 요구를 만족시키는 것이 가능한 CMOS 트랜지스터 및 그 형성 방법에 관한 것으로 특히, 고집적화에 따라 선폭이 감소하고 그에 따른 게이트 (Gate) 형성을 위한 폴리 패턴 사이즈(Poly pattern size)가 작아짐에 의해 저항이 증가하는 것을 게이트 폴리 (Gate Poly)의 탑(Top)부분의 표면적을 증가시킴으로써 게이트 폴리 (Gate Poly)의 선폭감소에 따른 저항감소를 완화시켜 소자 특성을 개선하도록 하는 고집적 CMOS 반도체 소자의 구조 및 그 형성 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고집적 CMOS 반도체 소자의 실리사이드 구조의 특징은, 반도체기판의 소정부위에 형성된 T자 형상을 가지며 폴리 실리콘 층으로 이루어진 게이트 절연막과; 게이트 절연막상부에 형성된 금속원자를 포함하는 반도체화합물 층으로 이루어지는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고집적 CMOS 반도체 소자의 실리사이드 구조의 부가적인 특징으로, 상기 금속원자는 Ti, W, Mo, Co, Ta, Pt 중 어느 하나의 고융점 금속을 사용하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고집적 CMOS 반도체 소자의 실리사이드 구조의 다른 특징은, 반도체기판의 소정부위에 형성된 폴리 실리콘 층으로 이루어진 제 1게이트 절연막과; 제 1게이트 절연막의 측면에 산화막 또는 질화막 등으로 이루어진 절연 측벽 스페이서와; 제 1게이트 절연막 상부에 증착되며 전체적으로 T자형을 형성하는 폴리 실리콘 층으로 이루어진 제 2게이트 절연막; 및 제 2게이트 절연막상에 형성된 금속원자를 포함하는 반도체화합물 층으로 이루어지는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고집적 CMOS 반도체 소자의 실리사이드 구조의 부가적인 특징으로, 상기 금속원자는 Ti, W, Mo, Co, Ta, Pt 중 어느 하나의 고융점 금속을 사용하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고집적 CMOS 반도체 소자의 실리사이드 구조 형성 방법의 특징은, 반도체기판상에 제 1폴리 실리콘 층을 형성하는 제 1단계와; 제 1단계에서 형성되어진 제 1폴리 실리콘 층의 측면에 절연체로 측벽 스페이서를 형성하는 제 2단계와; 노출된 상기 제 1폴리 실리콘 층 상부에 제 2폴리 실리콘 층을 형성하는 제 3단계와; 제 2 폴리 실리콘 층상에 금속원자로 이루어진 금속 층을 소정 두께로 형성하는 제 4단계; 및 금속 층과 상기 제 2 폴리 실리콘 층을 반응시켜 실리콘화합물 층을 형성하는 제 5단계를 포함하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고집적 CMOS 반도체 소자의 실리사이드 구조 형성 방법의 부가적인 특징으로, 제 1 폴리 실리콘 층은 제 2폴리 실리콘과 금속-실리콘 화합물 층이 안정적으로 형성될 수 있는 두께를 고려하여 형성하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고집적 CMOS 반도체 소자의 실리사이드 구조 형성 방법의 부가적인 다른 특징으로, 상기 금속 층은 Ti, W, Mo, Co, Ta 또는 Pt 중 어느 하나의 금속으로 고융점 금속으로 형성하는 데 잇다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에의 해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
첨부한 도 4 내지 도 12는 본 발명에 따른 CMOS 반도체 소자의 형성 방법을 설명하기 위한 예시도이다.
첨부한 도 4에 도시되어 있는 구조를 갖기 까지의 공정을 살펴보면, 반도체기판인 실리콘기판(200)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드 산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(200)의 표면을 열산화하여 게이트 절연막 형성용으로 산화막을 성장시켜 형성한다. 그 다음, 게이트 전극을 형성하기 위하여 게이트 절연막 형성용 산화막 위에 불순물이 도핑된 폴리 실리콘 층(in-situ doped polycrystalline silicon)을 화학기상증착법(chemical vapor deposition)으로 증착하여 형성하거나, 도핑되지 않은 폴리 실리콘 층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑하게 된다.
이와 같이 형성된 폴리 실리콘 층은 이후 공정에서 패터닝되어 게이트 전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리 실리콘 층은 전체 게이트 전극의 높이 및 이후 형성될 실리사이드 층의 두께를 고려하여 형성한다.
그리고 폴리 실리콘 층과 게이트 절연막 형성용 산화막을 포토리소그래피(photo-lithography)로 차례로 패터닝하여 잔류한 폴리 실리콘 층과 잔류한 산화막으로 이루어진 하부 게이트 전극(120)과 게이트 절연막(미도시)을 형성한다.
그 다음 LDD(lightly doped drain) 구조를 갖는 소스/드레인을 형성하기 위하여 하부 게이트 전극을 이온주입 마스크로 이용하는 불순물 이온주입을 저 농도로 실시하여 저 농도 이온매몰 층을 기판(200)의 활성영역에 형성한다.
이때, 이온 주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF 2 등의 p형 불순물 이온을 사용한다.
그리고 하부 게이트 전극(220) 및 게이트 절연막의 노출된 측면에 산화막 또는 질화막 등으로 이루어진 절연체로 측벽 스페이서(sidewall spacer,210)를 형성한다.
그 다음, 하부 게이트 전극(220)과 측벽 스페이서(210)를 이온주입 마스크로 이용하는 불순물 이온주입을 고농도로 실시하여 고농도 이온매몰 층을 기판(100)의 활성영역에 형성한다.
이때, 고농도 이온매몰 층은 이미 형성된 저농도 이온매몰 층과 중첩되게 형성되고, 이온주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF2 등의 p형 불순물 이온을 사용하는 것은 저농도 불순물 이온매몰 층을 형성하는 경우와 같다.
그리고 저농도 이온매몰 층과 고농도 이온매몰 층의 불순물 이온들을 충분히 확산시켜 저농도 불순물 확산영역(미도시)과 고농도 불순물 확산영역(미도시)으로 이루어진 LDD구조의 소스/드레인을 형성한다.
이후, 첨부한 도 5에 도시되어 있는 바와 같이 TEOS(230)를 게이트 전극(220)용 폴리를 충분히 덮을 수 있도록 증착한 후 이를 평탄화한다.
첨부한 도 5에 도시되어 있는 바와 같이 평탄화되어진 TEOS(230)를 마스크 공정을 통해 첨부한 도 6에 도시되어 있는 바와 같이 게이트 전극(220)용 폴리의 상부측 스페이서(210)가 형성된 부분까지 습식 에칭(etching)하게 된다.
이후, 웨이퍼 전면에 걸쳐 불순물이 도핑된 폴리 실리콘 층(in-situ doped polycrystalline silicon)을 화학기상증착법(chemical vapor deposition)으로 증착하여 형성하거나, 도핑되지 않은 폴리 실리콘 층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑함으로서 첨부한 도 7에 도시되어 있는 바와 같이 참조번호 240으로 지칭되는 폴리 실리콘 층을 증착한다.
마스크 공정을 통해 하부게이트 영역(220) 상측에 보호용 포토레지스터(250)를 남겨 놓은 상태로 RIE로 비등방성 식각을 수행하여 하부게이트 영역(220) 상측에 존재하는 폴리 실리콘 층(240A)을 남겨 놓게 된다(첨부한 도 8참조).
이후 첨부한 도 9와 같은 상태에서 참조번호 230A로 지칭되는 잔여 TEOS를 습식 에칭(etching)하여 제거하면 첨부한 도 10에서와 같이 T자형 게이트 폴리 (220, 240A)가 형성되어 게이트 전극의 표면적이 증가하게 된다.
이후, 첨부한 도 11에 도시되어 있는 바와 같이 노출된 실리콘 층인 하부 게이트 전극(240A) 표면과 불순물 확산영역(미도시) 표면에 실리사이드 형성용 금속으로 티타늄(Ti)을 스퍼터링으로 증착하여 금속 층(260)을 형성한다. 이때, 금속 층(260)의 형성 두께는 T자형 하부 게이트 전극(220,240A)의 두께와 합쳐서 전체 높이가 이후 형성될 폴리 사이드 구조의 최종 게이트 전극이 요구하는 높이에 적합하도록 한다.
이후, 실리콘 층과 금속 층에 급속열처리(rapid thermal annealing)를 실시하여 금속과 실리콘을 반응시키고 안정화 되어지면 마스크 공정을 통해 식각하여 제거하고자 하는 영역의 티타늄(Ti)막(260)을 제거하게 되며, 이에 대한 결과가 첨부한 도 12에 도시되어 있는 바와 같이 금속 층이 형성된 하부 게이트 전극 상부와 불순물 확산영역 상부에 전극저항감소용 실리사이드 층(260A, 260B)을 각각 형성하여 폴리 사이드 구조를 갖는 최종 게이트 전극(220, 240A, 260A)의 상부 게이트 전극(260A)을 형성한다.
이때, 상기 상부 게이트 전극을 형성하는 금속은 티타늄(Ti) 이외에 W, Mo, Co, Ta, Pt 중 어느 하나의 금속을 사용하여도 되며 고융점 금속으로 형성하게 된다.
또한, 참조번호 220으로 지칭되는 폴리 실리콘 층은 참조번호 240A로 지칭되는 폴리 실리콘과 참조번호 26A로 지칭되는 금속 층(실질적으로 금속-실리콘 화합물 층)이 안정적으로 형성될 수 있는 두께를 고려하여 형성하게 된다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에의 해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 고집적 CMOS 반도체 소자의 구조 및 그 형성 방법을 제공하면 게이트 폴리의 상측부의 표면적을 증가시킴으로써 게이트 폴리의 선폭 감소에 따른 저항감소를 완화시켜 미세화 요구 및 신뢰성 요구를 만족시키면서도 선폭 감소에 따른 저항증가 경향을 완화시켜 소자특성을 개선하게 된다.

Claims (3)

  1. 반도체 기판 상의 게이트 하부 전극을 형성하는 제1폴리실리콘층;
    상기 제1폴리실리콘층의 측면에 산화막 또는 질화막 등으로 이루어진 절연 측벽 스페이서;
    상기 제1폴리실리콘층 상부에 증착되며 전체적으로 T자형을 형성하는 제2폴리 실리콘층 및
    상기 제2폴리실리콘층상에 형성된 실리사이드층을 포함하는 것을 특징으로 하는 고집적 CMOS 반도체 소자.
  2. 반도체기판상에 제 1폴리 실리콘 층을 형성하는 제 1단계와;
    상기 제 1단계에서 형성되어진 상기 제 1폴리 실리콘 층의 측면에 절연체로 측벽 스페이서를 형성하는 제 2단계와;
    노출된 상기 제 1폴리 실리콘 층 상부에 제 2폴리 실리콘 층을 형성하는 제 3단계와;
    상기 제 2 폴리 실리콘 층상에 금속 층을 소정 두께로 형성하는 제 4단계; 및
    상기 금속 층과 상기 제 2 폴리 실리콘 층을 반응시켜 실리콘화합물 층을 형성하는 제 5단계를 포함하는 것을 특징으로 하는 고집적 CMOS 반도체 소자의 제조 방법.
  3. 제 2항에서,
    상기 금속 층은 Ti, W, Mo, Co, Ta 또는 Pt 중 어느 하나의 금속으로 형성하는 것을 특징으로 하는 고집적 CMOS 반도체 소자의 제조방법.
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