KR100858883B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 트랜지스터는 반도체 기판; 반도체 기판 상부의 게이트 패턴; 상기 게이트 패턴 측벽의 게이트 스페이서; 및 상기 게이트 스페이서 양측면에 에피택셜층의 선택적 성장에 의해 형성되어 상기 반도체 기판의 표면보다 융기된 소스/드레인 영역을 포함하고, 여기서, 상기 게이트 스페이서는 상기 게이트 패턴 측벽에 접하면서 상기 반도체 기판의 표면 상에서 일부 돌출되는 제1 절연막 패턴 및 상기 제1 절연막 패턴 측벽의 제3 절연막 패턴을 포함하고, 상기 에피택셜층의 패싯 부분은 상기 제1 절연막 패턴의 돌출된 부분 상부에 형성되고 상기 제3 절연막 패턴에 의해 덮여 있으며, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조방법은 게이트 스페이서의 두께 및 패싯을 일정하게 조절하고 패싯에 의한 영향을 방지하여 후속 소스/드레인 이온주입에 의해 형성되는 소스/드레인 영역의 깊이를 일정하게 함으로써, 융기된 소스/드레인 구조를 갖는 반도체 소자의 특성을 안정적으로 확보할 수 있다.
ESD(elevated source/drain), LDD 영역, 선택적 에피택셜 성장, 패싯(facet)

Description

반도체 소자의 트랜지스터 및 그 제조 방법{TRANSISTOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이고, 도1e 및 도1f는 이에 대한 문제점을 설명하기 위한 단면도.
도2a 내지 도2g는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 분리막
23 : 게이트 패턴 24 : 제1 게이트 스페이서
25 : LDD 영역 26 : 제2 게이트 스페이서
27 : 에피택셜층 28 : 소스/드레인 영역
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 융기된 소스/드레인(elevated source/drain : ESD) 구조를 갖는 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서 반도체 소자를 구성하는 트랜지스터의 크기 축소(scale down)도 진행되고 있다. 그러나, 이러한 트랜지스터의 크기 축소는 게이트 유효 채널 길이(gate effective channel length)를 감소시켜 소스와 드레인 사이의 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하며, 이의 개선을 위하여 얕은 접합(shallow junction)을 형성할 필요가 있다.
얕은 접합을 형성하기 위하여 일반적으로 LDD(lightly doped drain) 형성 방법, 저에너지(low energy) 이온주입 방법 등을 이용하고 있으나 그 적용에 한계가 있어, 최근에는 선택적 에피택셜 성장(selective epitaxial growth : SEG) 방법을 이용하여 융기된 소스/드레인 구조의 트랜지스터를 제조함으로써 얕은 접합을 형성하고 있다. 이하, 도1a 내지 도1e를 참조하여 선택적 에피택셜 성장 방법(이하, SEG 방법)을 이용하는 융기된 소스/드레인 구조의 트랜지스터 제조 방법 및 그 문제점을 설명하기로 한다.
도1a 내지 도1d은 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 소자 분리막(12)이 형성된 반도체 기판(11)에 게이트 패턴(13)을 형성한다. 이때, 게이트 패턴(13)은 게이트 절연막, 게이트 전극 용 도전막 및 게이트 하드마스크가 적층된 구조를 가질 수 있다.
도1b에 도시된 바와 같이, 게이트 패턴(13)의 상부면과 양 측벽을 덮는 LDD 마스크(14)를 형성한 후, 노출된 반도체 기판(11)에 LDD 이온주입을 실시하여 LDD 영역(15)을 형성한다. 이러한 저농도의 불순물 이온이 주입된 LDD 영역(15)을 형성함으로써 국부적으로 전기장이 집중되는 현상 및 채널 길이의 감소로 인하여 문턱 전압이 낮아지는 단채널 효과를 억제할 수 있다.
도1c에 도시된 바와 같이, LDD 마스크(14)을 제거한 후, 게이트 패턴(13)을 포함하는 반도체 기판(11)의 전면에 게이트 스페이서용 질화막(16a) 및 게이트 스페이서용 산화막(16b)을 형성하고, 결과물에 대해 스페이서 식각(spacer etch)을 수행하여 게이트 패턴(13)의 측벽에 질화막(16a) 및 산화막(16b)으로 이루어진 게이트 스페이서(16)를 형성한다.
이어서, 융기된 소스/드레인 구조를 형성하기 위해 SEG 공정을 수행하여 노출된 반도체 기판(11) 상부에 에피택셜층(17)을 형성한다. 이때, SEG 공정의 특성상 에피택셜층(17)의 가장자리에는 패싯(facet)("A" 참조)이 발생한다. 이러한 패싯(A)은 후속 소스/드레인 이온주입에 의해 형성되는 소스/드레인 영역(18)의 깊이가 국부적으로 깊어지는 원인이 된다.
도1d에 도시된 바와 같이, 게이트 패턴(13) 및 그 측벽의 게이트 스페이서(16)를 이온주입 마스크로 소스/드레인 이온주입을 실시하여 소스/드레인 영역(18)을 형성한다. 이때, 소스/드레인 영역(18)의 상부에는 도1c의 공정에 의한 에피택셜층(17)이 기형성되어 있기 때문에 얕은 접합을 형성하는 것이 가능하다.
그러나, 전술한 공정 과정은 다음과 같은 문제점을 갖는다.
전술한 SEG 공정에 의한 에피택셜층 형성을 위해서는 에피택셜층 형성 공정 전에 반도체 기판 표면에 형성된 자연 산화막을 제거하기 위하여 세정 공정이 수행되어야 하는데, 이러한 세정 공정은 일반적으로 불화 계열의 기체 또는 액체에 의해 수행되므로 게이트 스페이서용 산화막의 손실을 초래한다. 아울러, 전술한 바와 같이 SEG 공정의 특성상 에피택셜층 가장자리에는 패싯이 발생하므로 소스/드레인 영역의 깊이 변동을 초래한다.
따라서, 도1e에 도시된 바와 같이, 게이트 스페이서용 산화막의 손실에 따라 게이트 패턴(130) 측벽의 게이트 스페이서(160) 두께를 조절하기 어렵고, 그에 따라 게이트 스페이서(160) 측면의 에피택셜층(170)의 패싯("A′" 참조)을 조절하기 어렵다. 패싯을 일정하게 조절하지 못하면 소스/드레인 영역의 깊이 변동을 조절할 수 없어 안정적인 소자 특성을 확보하기 어렵다.
이러한 문제에 대하여, 도1f에 도시된 바와 같이, 게이트 스페이서(161)를 게이트 스페이서용 질화막으로만 형성하는 것을 고려해 볼 수 있다. 이 경우에 세정 공정이 수행되더라도 질화막은 손실되지 않아서 게이트 스페이서(161)의 두께가 일정하게 유지된다. 그러나, 이러한 경우에도 게이트 스페이서(161) 측면의 에피택셜층(171)에 패싯("A″" 참조)이 발생하는 것은 명백하고 그 조절이 어려우므로 소스/드레인 영역의 깊이 조절에 대한 문제는 여전히 존재한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트 스페이서의 두께 및 패싯을 일정하게 조절하고 패싯에 의한 영향을 방지하여 후속 소스/드레인 이온주입에 의해 형성되는 소스/드레인 영역의 깊이를 일정하게 함으로써, 융기된 소스/드레인 구조를 갖는 반도체 소자의 특성을 안정적으로 확보할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터는, 반도체 기판; 반도체 기판 상부의 게이트 패턴; 상기 게이트 패턴 측벽의 게이트 스페이서; 및 상기 게이트 스페이서 양측면에 에피택셜층의 선택적 성장에 의해 형성되어 상기 반도체 기판의 표면보다 융기된 소스/드레인 영역을 포함하고, 여기서, 상기 게이트 스페이서는 상기 게이트 패턴 측벽에 접하면서 상기 반도체 기판의 표면 상에서 일부 돌출되는 제1 절연막 패턴 및 상기 제1 절연막 패턴 측벽의 제3 절연막 패턴을 포함하고, 상기 에피택셜층의 패싯 부분은 상기 제1 절연막 패턴의 돌출된 부분 상부에 형성되고 상기 제3 절연막 패턴에 의해 덮여 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판 상부에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 포함하는 상기 반도체 기판의 전면에 게이트 스페이서용 제1 절연막 및 게이트 스페이서용 제2 절연막을 순차적으로 형성하는 단계; 스페이서 식각 공정을 수행하여 상기 게이트 패턴 측벽에 접하면서 상기 반도체 기판 표면상에서 일부 돌출되는 제1 절연막 패턴 및 상기 제1 절연막 패턴에 접하는 제2 절연막 패턴을 형성하는 단계; 상기 제2 절연막 패턴을 제거하는 단계; 선택적 에피택셜 성장 공정을 수행하여 노출된 상기 반도체 기판 상부에 에피택셜층을 형성하되, 상기 에피택셜층의 패싯 부분은 상기 제1 절연막 패턴의 돌출된 부분 상부에 형성되는 단계; 및 상기 제1 절연막 패턴의 측벽에 상기 에피택셜층의 패싯 부분을 덮는 게이트 스페이서용 제3 절연막 패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2g는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 소자 분리막(22)이 형성된 반도체 기판(21) 상에 게이트 패턴(23)을 형성한다. 이때, 게이트 패턴(23)은 게이트 절연막, 게이트 전극용 도전막 및 게이트 하드마스크가 적층된 구조를 가질 수 있다.
도2b에 도시된 바와 같이, 게이트 패턴(23)의 양 측벽에 제1 게이트 스페이서(24)를 형성한 후, 노출된 반도체 기판(21)에 LDD 이온주입을 실시하여 LDD 영역(25)을 형성한다. 이때, 제1 게이트 스페이서(24)는 게이트 패턴(23)을 포함하는 반도체 기판(21)의 전면에 LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법에 의해 게이트 스페이서용 물질막(예를 들어, 산화막)을 증착한 후, 미리 결정된 LDD 영역의 폭에 맞추어 스페이서 식각을 수행함으로써 형성된다. 이와 같이, 종래의 LDD 마스크를 이용하여 LDD 이온주입을 실시하던 것과 달리 본 명세서에서는 게이트 스페이서를 일시적으로 이용하여 셀프-얼라인된(self-aligned) LDD 영역을 형성함으로써 LDD 마스크 공정에 의한 미스얼라인(misalign) 문제를 해결할 수 있다. LDD 이온주입은 소자의 특성에 따라 이온, 도즈량, 에너지 등을 조절하여 수행된다.
도2c에 도시된 바와 같이, 제1 게이트 스페이서(24)를 제거한다. 이때, 제1 게이트 스페이서(24)의 제거는 습식 또는 건식 세정으로 수행될 수 있다.
도2d에 도시된 바와 같이, 게이트 패턴(23)을 포함하는 반도체 기판(21)의 전면에 게이트 스페이서용 질화막(26a) 및 게이트 스페이서용 제1 산화막(26b)을 형성하고, 결과물에 대해 스페이서 식각을 수행한다. 이러한 스페이서 식각 결과, 게이트 패턴(23)의 측벽에는 반도체 기판(21) 표면 상에서 일부 돌출되는 게이트 스페이서용 질화막(26a)이 형성되고, 게이트 스페이서용 질화막(26a)의 측벽 및 돌출된 부분 상에 게이트 스페이서용 제1 산화막(26b)이 형성된다.
이어서, 스페이서 식각으로 생성되는 폴리머 등을 제거하기 위해 SPM 또는 APM을 이용하여 세정 공정을 수행한다.
도2e에 도시된 바와 같이, 게이트 스페이서용 제1 산화막(26b)을 제거한다. 이는, 종래 기술에서 게이트 스페이서용 산화막이 손실되어 게이트 스페이서의 두께 및 패싯 조절이 어렵게 되는 것을 방지하기 위함이다. 이때, 게이트 스페이서용 제1 산화막(26b)의 제거는 반도체 기판 표면에 형성된 자연 산화막을 제거하기 위하여 후속 에피택셜층 형성 공정 전에 요구되는 세정 공정에 의해 수행될 수 있다. 이러한 세정 공정은 불화 계열의 기체 또는 액체에 의해 수행될 수 있다.
도2f에 도시된 바와 같이, 융기된 소스/드레인 구조의 형성을 위해 노출된 반도체 기판(21) 상부에 SEG 공정에 의한 에피택셜층(27)을 형성한다. 이때, 에피택셜층(27)은 그 가장자리의 패싯("B" 참조)이 반도체 기판(21) 표면의 게이트 스페이서용 질화막(26a) 돌출 부분 상에 존재하도록 소정 두께로 형성된다. 이러한 에피택셜층(27)의 형성은 LPCVD, VLPCVD(very low pressure CVD), PECVD, UHVCVD(ultra high vacuum CVD), RTCVD(rapid thermal CVD), APCVD(atmosphere pressure CVD) 등의 증착 장비를 이용하여 수행될 수 있다. 또한, 에피택셜층(27)은 도프드(doped) 실리콘층, 언도프드(undoped) 실리콘층, 도프드 실리콘 저마늄층 또는 언도프드 실리콘 저마늄층 중 어느 하나일 수 있다.
도2g에 도시된 바와 같이, 게이트 스페이서용 질화막(26a) 측벽에 에피택셜층(27)의 패싯을 덮는 게이트 스페이서용 제2 산화막(26c)을 형성하여 제2 게이트 스페이서(26)를 형성한다. 전술한 바와 같이, 에피택셜층(27)의 패싯은 게이트 스페이서용 질화막(26a)의 돌출 부분 상에 일정하게 형성되기 때문에 게이트 스페이서용 제2 산화막(26c)이 용이하게 패싯을 덮을 수 있다.
이어서, 소스/드레인 이온주입을 실시하여 소스/드레인 영역(28)을 형성한다. 소스/드레인 이온주입은 소자의 특성에 따라 이온, 도즈량, 에너지 등을 조절하여 수행된다. 이때, 에피택셜층(27)의 패싯이 게이트 스페이서용 제2 산화 막(26c)에 의해 덮여 있기 때문에 패싯의 영향이 제거되어 소스/드레인 영역(28)의 깊이가 일정하게 형성될 수 있고, 그에 따라 얕은 접합 형성 및 안정적인 소자 특성 확보가 가능하다.
도2g는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 구조를 나타내는 단면도이다.
도2g를 참조하면, 소자 분리막(22)이 형성된 반도체 기판(21) 상에 게이트 패턴(23)이 형성되어 있다.
게이트 패턴(23)의 측벽에는 게이트 스페이서(26)가 형성되며, 게이트 스페이서(26)는 게이트 패턴(23)의 측벽에 형성되고 반도체 기판(21)의 표면 상에서 일부 돌출되는 게이트 스페이서용 질화막(26a) 및 게이트 스페이서용 질화막(26a) 측벽에 형성되는 게이트 스페이서용 제2 산화막(26c)을 포함한다.
게이트 스페이서(26)의 양 측면의 반도체 기판(21) 상부에는 SEG 공정에 의한 에피택셜층(27)이 형성되어 있는데, 이때 에피택셜층(27) 가장자리의 패싯은 게이트 스페이서용 질화막(26a)의 돌출 부분 상에 형성되고 게이트 스페이서용 제2 산화막(26c)에 의해 덮여 있다.
이 에피택셜층(27)에 의해서 게이트 스페이서(26)의 양 측면에는 최초의 반도체 기판(21)보다 융기된 소스/드레인 영역(28)이 형성되고, 이때 소스/드레인 영역(28)의 깊이는 일정하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조방법은, 게이트 스페이서의 두께 및 패싯을 일정하게 조절하고 패싯에 의한 영향을 방지하여 후속 소스/드레인 이온주입에 의해 형성되는 소스/드레인 영역의 깊이를 일정하게 함으로써, 융기된 소스/드레인 구조를 갖는 반도체 소자의 특성을 안정적으로 확보할 수 있다.

Claims (15)

  1. 반도체 기판 상부에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 상기 반도체 기판의 전면에 게이트 스페이서용 제1 절연막 및 게이트 스페이서용 제2 절연막을 순차적으로 형성하는 단계;
    스페이서 식각 공정을 수행하여 상기 게이트 패턴 측벽에 접하면서 상기 반도체 기판 표면상에서 일부 돌출되는 제1 절연막 패턴 및 상기 제1 절연막 패턴에 접하는 제2 절연막 패턴을 형성하는 단계;
    상기 제2 절연막 패턴을 제거하는 단계;
    선택적 에피택셜 성장 공정을 수행하여 노출된 상기 반도체 기판 상부에 에피택셜층을 형성하되, 상기 에피택셜층의 패싯 부분은 상기 제1 절연막 패턴의 돌출된 부분 상부에 형성되는 단계; 및
    상기 제1 절연막 패턴의 측벽에 상기 에피택셜층의 패싯 부분을 덮는 게이트 스페이서용 제3 절연막 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 제1 절연막은 질화막이고,
    상기 제2 및 제3 절연막은 산화막인
    반도체 소자의 트랜지스터 제조 방법.
  3. 제2항에 있어서,
    상기 제2 절연막 패턴 제거 단계는,
    불화 계열의 기체 또는 액체를 이용한 세정 공정에 의해 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 에피택셜층 형성 단계는,
    LPCVD, VLPCVD, PECVD, UHVCVD, RTCVD, 또는 APCVD 중 어느 하나의 증착 장비를 이용하여 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  5. 제1항에 있어서,
    상기 에피택셜층은,
    도프드 실리콘층, 언도프드 실리콘층, 도프드 실리콘 저마늄층 또는 언도프드 실리콘 저마늄층 중 어느 하나인
    반도체 소자의 트랜지스터 제조 방법.
  6. 제1항에 있어서,
    상기 스페이서 식각 단계 후,
    SPM 또는 APM을 이용하는 세정 공정을 수행하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 패턴 형성 단계 후,
    LDD 이온주입 공정을 수행하여 LDD 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  8. 제7항에 있어서,
    상기 LDD 영역 형성 단계는,
    상기 게이트 패턴을 포함하는 상기 반도체 기판의 전면에 게이트 스페이서용 제4 절연막을 형성하는 단계;
    스페이서 식각 공정을 수행하여 상기 게이트 패턴 측벽에 상기 제4 절연막 패턴을 형성하는 단계;
    상기 게이트 패턴 및 상기 제4 절연막 패턴을 이온주입 마스크로 LDD 이온주입을 수행하는 단계; 및
    상기 제4 절연막 패턴을 제거하는 단계를 포함하는
    반도체 소자의 트랜지스터 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 스페이서용 제4 절연막 형성 단계는,
    LPCVD법 또는 PECVD법에 의해서 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  10. 제8항에 있어서,
    상기 제4 절연막은 산화막인
    반도체 소자의 트랜지스터 제조 방법.
  11. 제8항에 있어서,
    상기 제4 절연막 패턴 제거 단계는,
    습식 또는 건식 세정으로 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  12. 제1항에 있어서,
    상기 제3 절연막 패턴 형성 단계 후,
    상기 게이트 패턴, 상기 제2 절연막 패턴 및 상기 제3 절연막 패턴을 이온주입 마스크로 소스/드레인 이온주입 공정을 수행하여 소스/드레인 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
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