KR950001884A - 실리콘-절연체 기판의 표면 실리콘층의 두께를 변화시키기 위한 방법 - Google Patents

실리콘-절연체 기판의 표면 실리콘층의 두께를 변화시키기 위한 방법 Download PDF

Info

Publication number
KR950001884A
KR950001884A KR1019940014414A KR19940014414A KR950001884A KR 950001884 A KR950001884 A KR 950001884A KR 1019940014414 A KR1019940014414 A KR 1019940014414A KR 19940014414 A KR19940014414 A KR 19940014414A KR 950001884 A KR950001884 A KR 950001884A
Authority
KR
South Korea
Prior art keywords
layer
silicon
substrate
shielding
forming
Prior art date
Application number
KR1019940014414A
Other languages
English (en)
Other versions
KR100311886B1 (ko
Inventor
에이.조이너 케이스
Original Assignee
윌리엄 이.힐러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 이.힐러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 이.힐러
Publication of KR950001884A publication Critical patent/KR950001884A/ko
Application granted granted Critical
Publication of KR100311886B1 publication Critical patent/KR100311886B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)

Abstract

본 발명의 양호한 실시예는 반도체 기판[예를 들어, Si(36)], 2 이상의 선정된 깊이를 갖고, 기판상에 놓이는 매립 절연층[예를 들어, SiO2(34))]및 2 이상의 선정된 두께를 갖고, 매립 절연층 위체 놓이는 표면실리콘층[예를 들어 Si(32)]를 포함하는 실리콘-절연체 구조이다. 일반적으로, 이온 주입 전에 차폐 물질[예를 들어, SiO2(30)]를 패턴 및 에칭함으로써, 차폐 물질이 없거나 거의없는 기판의 선정된 영역은 보다 두꺼운 표면 실리콘층으로 형성되고, 좀더 많은 차폐 물질을 갖는 다른 영역은 보다 얇은 표면 실리콘층을 형성한다. 서로 다른 표면 실리콘 두께의 영역은 동일한 집적회로내에서도 그 두께에 기초하여 서로 다른 특성을 갖는 장치를 만들기 위해 사용될 수 있다. 일반적으로, 상대적으로 두꺼운 영역은 고속 장치용으로, 상대적으로 얇은 영역은 큰 전류 운반용으로 사용될 수 있다. 주입 전에 차폐 물질의 층을 피착, 패턴닝 및 에칭하는 새로운 기술은 각각의 영역에 회로 부분이 서로 다른 벌크 및 SOI 기판 영역을 모두 갖는 기판을 형성하기 위해 사용된다. 일반적으로, 이러한 기판은 회로의 서로 다른 블럭 사이에 고전압 절연을 갖는 집적회로를 형성하기 위해 사용된다. SOI/벌크 기판은 또한 저전압 논리를 포함하는 집적회로를 제조하고, 고전압으로 많은 양의 전류의 조절하기 위해 사용될 수 있다.

Description

실리콘-절연체 기판의 표면 실리콘층의 두께를 변화시키기 위한 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제11도는 서로 다른 두께의 다양한 레벨을 갖는 차폐층을 갖는 실리콘-절연체 기판의 단면도.

Claims (20)

  1. a. 실리콘 기판의 상부 표면상에 선정된 패턴을 갖는 차폐층을 형성하여, 상기 실리콘 기판의 하나 이상의 노출 영역 및 상기 실리콘 기판의 하나 이상의 비노출 영역을 생성하는 단계; b. 상기 실리콘 기판의 상기 노출 영역 및 비노출 여역으로 이온을 주입시키고, 상기 비노출 영역에 주입된 상기 이온이 상기 차폐층을 통하여 이동하여 상기 차폐층에 의해 방해되며, 상기 비노출 영역에 주입된 상기 이온이 상기 노출 영역에 주입된 상기 이온보다 상기 실리콘 기판의 상기 상부 표면에 더 가깝게 되도록 하는 단계; c. 상기 실리콘 기판 위에 양호하게 한정된 매립 절연층을 형성하고, 상기 매립 절연층 위에 표면 실리콘을 형성하기 위해 상기 기판을 어닐링하여, 상기 차폐층 아래에 형성된 상기 표면 실리콘층의 부분을 상기 실리콘 기판의 상기 노출 영역내에 형성된 상기 표면 실리콘층의 부분보다 얇게 만드는 단계; d. 상기 차폐층의 소정의 잔여 부분을 제거하는 단계; e. 상기 표면 실리콘층의 상기 보다 얇은 부분 아래의 상기 매립 절연층의 부분을 충분히 노출시키기 위해 상기 표면 실리콘층을 에칭하는 단계; 및 f. 상기 노출된 매립 절연체 아래의 상기 실리콘 기판의 일부를 충분히 노출시키기 위해 상기 노출된 매립 절연체를 에칭하여 벌크 실리콘 표면 영역과 SOI 표면 영역을 동일 기판상에 형성하는 단계를 포함하는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  2. 제1항에 있어서, 상기 이온은 산소 이온인 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  3. 제1항에 있어서, 상기 차폐층이 이온 주입 동안 충분히 스퍼터 오프되고, 상기 기판 어닐 후에는 제거되지 않는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  4. 제1항에 있어서, 상기 이온 주입 전에 1 이상의 두께로 상기 차폐층을 에칭하여, 상기 표면 실리콘층이 1 이상의 두께로 형성되는 단계를 더 포함하는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  5. 제1항에 있어서, 상기 벌크 실리콘 표면 영역상에 하나 이상의 제1활성 마이크로일렉트로닉 장치를 형성하고, 상기 SOI 표면 영역상에 하나 이상의 제2활성 마이크로일렉트로닉 장치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  6. 제1항에 있어서, 상기 벌크 실리콘 표면 영역 및 상기 SOI 표면 영역은 거의 평탄한 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  7. 제1항에 있어서, 상기 차폐층 아래에 형성된 상기 표면 실리콘층의 상기 부분의 상기 실리콘 기판의 상기 노출 영역에 형성된 상기 표면 실리콘층의 상기 부분보다 실제적으로 얇은 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  8. 제1항에 있어서, 상기 차폐층은 SiO2, Si3N4, Si, 포토레지스트 및 이들의 조합으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  9. 제1항에 있어서, 상기 매립 절연층은 SiO2, Si3N4, 및 이들의 조합으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  10. a. 실리콘 기판의 상부 표면상에 차폐층을 형성하는 단계; b. 상대적으로 두꺼운 차폐 영역 및 상대적으로 얇게 차폐영역을 형성하기 위해 상기 차폐층을 변형시키는 단계; c. 상기 실리콘 기판으로 이온을 주입하여, 상기 이온이 상기 두꺼운 차폐영역 아래로는 적은 깊이로 주입되고, 상기 얇은 차폐 영역으로는 보다 큰 깊이로 주입되게 하는 단계; d. 상기 실리콘 기판 위에 양호하게 한정된 매립 절연층을 형성하고, 상기 매립 절연층 위에 표면 실리콘층을 형성하기 위해 상기 기판을 어닐링하여, 상기 두꺼운 차폐영역 아래에 형성된 상기 표면 실리콘층의 부분을 상기 얇은 차폐 영역 아래에 형성된 상기 표면 실리콘층의 부분보다 얇게 만드는 단계; 및 e. 서로 다른 표면 실리콘 두께에 기초하여 변하는 특성을 갖는 마이크로일렉트로닉 장치를 만들기 위해 사용될 수 있도록 상기 차폐층의 잔여 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  11. 제10항에 있어서, 테이퍼 에치를 사용하여 상기 차폐층을 변형시켜, 상기 기판양단에 걸쳐 연속적으로 변하는 두께를 갖는 상기 표면 실리콘층을 형성하는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  12. 제10항에 있어서, 변화하는 깊으의 레벨로 상기 차폐층을 에칭함으로써 상기 차폐층을 변형시켜, 상기 표면 기판 실리콘이 변화하는 두께의 레벨로 형성되는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  13. 제10항에 있어서, 상기 표면 실리콘층의 상기 얇은 부분 위에 하나 이상의 제1활성 마이크로일렉트로닉 장치를 형성하고, 상기 표면 실리콘층의 상기 두꺼운 부분 위에 하나 이상의 제2활성 마이크로일렉트로닉 장치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  14. 제10항에 있어서, 상기 두꺼운 차폐층은 제1차폐 물질을 포함하고, 상기 얇은 차폐층은 제2차폐 물질을 포함하며, 상기 제2차폐 물질은 상기 제1차폐 물질과 서로 다른 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  15. 제10항에 있어서, 상기 차폐층은 2개 이상의 차폐 물질을 포함하는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  16. 제10항에 있어서, 상기 이온은 산소 이온인 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  17. 제10항에 있어서, 상기 차폐층은 이온 주입 동안 충분히 스퍼터 오프되어, 상기 기판 어닐 후에는 제거되지 않는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  18. 제10항에 있어서, 상기 차폐층은 SiO2, Si3N4, Si, 포토레지스트 및 이들의 조합으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  19. 제10항에 있어서, 상기 매립 절연층은 SiO2, Si3N4, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 변형된 반도체 기판의 형성 방법.
  20. 실리콘 기판; 상기 실리콘 기판 위에 놓이고, 2 이상의 선정된 깊이로 매립되는 매립 절연층; 상기 매립 절연층 위에 놓이고, 2 이상의 선정된 두께를 갖는 표면 실리콘층; 제1두께를 갖는 상기 표면 실리콘의 제1영역상에 형성된 하나 이상의 제1활성 마이크로일렉트로닉 장치; 및 제2두께를 갖는 상기 표면 실리콘층의 제2영역상에 형성된 하나 이상의 제2활성 마이크로일렉트로닉 장치를 포함하는 것을 특징으로 하는 실리콘-절연체 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940014414A 1993-06-24 1994-06-23 실리콘-온-절연체기판의 표면실리콘층의두께를변화시키기위한방법 KR100311886B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/082.080 1993-06-24
US08/082,080 US5364800A (en) 1993-06-24 1993-06-24 Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate

Publications (2)

Publication Number Publication Date
KR950001884A true KR950001884A (ko) 1995-01-04
KR100311886B1 KR100311886B1 (ko) 2002-04-24

Family

ID=22168938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940014414A KR100311886B1 (ko) 1993-06-24 1994-06-23 실리콘-온-절연체기판의 표면실리콘층의두께를변화시키기위한방법

Country Status (5)

Country Link
US (2) US5364800A (ko)
EP (1) EP0658930A3 (ko)
JP (1) JPH07142567A (ko)
KR (1) KR100311886B1 (ko)
TW (1) TW267248B (ko)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0316123A (ja) * 1989-03-29 1991-01-24 Mitsubishi Electric Corp イオン注入方法およびそれにより製造される半導体装置
JP2694815B2 (ja) * 1995-03-31 1997-12-24 日本電気株式会社 半導体装置およびその製造方法
KR0154702B1 (ko) * 1995-06-09 1998-10-15 김광호 항복전압을 향상시킨 다이오드 제조 방법
JP3604791B2 (ja) * 1995-11-09 2004-12-22 株式会社ルネサステクノロジ 半導体装置の製造方法
US5792678A (en) * 1996-05-02 1998-08-11 Motorola, Inc. Method for fabricating a semiconductor on insulator device
US5773326A (en) * 1996-09-19 1998-06-30 Motorola, Inc. Method of making an SOI integrated circuit with ESD protection
US6057214A (en) * 1996-12-09 2000-05-02 Texas Instruments Incorporated Silicon-on-insulation trench isolation structure and method for forming
US6054356A (en) * 1996-12-10 2000-04-25 Advanced Micro Devices, Inc. Transistor and process of making a transistor having an improved LDD masking material
US5930642A (en) * 1997-06-09 1999-07-27 Advanced Micro Devices, Inc. Transistor with buried insulative layer beneath the channel region
US5894152A (en) * 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
US5849613A (en) 1997-10-23 1998-12-15 Chartered Semiconductor Manufacturing Ltd. Method and mask structure for self-aligning ion implanting to form various device structures
US6197656B1 (en) * 1998-03-24 2001-03-06 International Business Machines Corporation Method of forming planar isolation and substrate contacts in SIMOX-SOI.
US6013936A (en) 1998-08-06 2000-01-11 International Business Machines Corporation Double silicon-on-insulator device and method therefor
US6753229B1 (en) * 1998-12-04 2004-06-22 The Regents Of The University Of California Multiple-thickness gate oxide formed by oxygen implantation
US6255145B1 (en) 1999-01-08 2001-07-03 International Business Machines Corporation Process for manufacturing patterned silicon-on-insulator layers with self-aligned trenches and resulting product
US6524974B1 (en) 1999-03-22 2003-02-25 Lsi Logic Corporation Formation of improved low dielectric constant carbon-containing silicon oxide dielectric material by reaction of carbon-containing silane with oxidizing agent in the presence of one or more reaction retardants
US6303047B1 (en) 1999-03-22 2001-10-16 Lsi Logic Corporation Low dielectric constant multiple carbon-containing silicon oxide dielectric material for use in integrated circuit structures, and method of making same
US6204192B1 (en) 1999-03-29 2001-03-20 Lsi Logic Corporation Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures
US6476445B1 (en) 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
US6232658B1 (en) * 1999-06-30 2001-05-15 Lsi Logic Corporation Process to prevent stress cracking of dielectric films on semiconductor wafers
US6391795B1 (en) 1999-10-22 2002-05-21 Lsi Logic Corporation Low k dielectric composite layer for intergrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning
US6423628B1 (en) 1999-10-22 2002-07-23 Lsi Logic Corporation Method of forming integrated circuit structure having low dielectric constant material and having silicon oxynitride caps over closely spaced apart metal lines
US6756674B1 (en) 1999-10-22 2004-06-29 Lsi Logic Corporation Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same
US6316354B1 (en) 1999-10-26 2001-11-13 Lsi Logic Corporation Process for removing resist mask of integrated circuit structure which mitigates damage to underlying low dielectric constant silicon oxide dielectric layer
US6346490B1 (en) 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US6506678B1 (en) 2000-05-19 2003-01-14 Lsi Logic Corporation Integrated circuit structures having low k porous aluminum oxide dielectric material separating aluminum lines, and method of making same
US6365528B1 (en) 2000-06-07 2002-04-02 Lsi Logic Corporation Low temperature process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric-material characterized by improved resistance to oxidation and good gap-filling capabilities
US6346488B1 (en) 2000-06-27 2002-02-12 Lsi Logic Corporation Process to provide enhanced resistance to cracking and to further reduce the dielectric constant of a low dielectric constant dielectric film of an integrated circuit structure by implantation with hydrogen ions
US6350700B1 (en) 2000-06-28 2002-02-26 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6368979B1 (en) 2000-06-28 2002-04-09 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6489242B1 (en) 2000-09-13 2002-12-03 Lsi Logic Corporation Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures
US6391768B1 (en) 2000-10-30 2002-05-21 Lsi Logic Corporation Process for CMP removal of excess trench or via filler metal which inhibits formation of concave regions on oxide surface of integrated circuit structure
US6423630B1 (en) 2000-10-31 2002-07-23 Lsi Logic Corporation Process for forming low K dielectric material between metal lines
US6537923B1 (en) 2000-10-31 2003-03-25 Lsi Logic Corporation Process for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6420277B1 (en) 2000-11-01 2002-07-16 Lsi Logic Corporation Process for inhibiting crack formation in low dielectric constant dielectric films of integrated circuit structure
US6572925B2 (en) 2001-02-23 2003-06-03 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon containing silicon oxide dielectric material
US6649219B2 (en) 2001-02-23 2003-11-18 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material characterized by improved resistance to oxidation
US6858195B2 (en) 2001-02-23 2005-02-22 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material
JP2002299591A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
US6503840B2 (en) 2001-05-02 2003-01-07 Lsi Logic Corporation Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning
US6559048B1 (en) 2001-05-30 2003-05-06 Lsi Logic Corporation Method of making a sloped sidewall via for integrated circuit structure to suppress via poisoning
US6583026B1 (en) 2001-05-31 2003-06-24 Lsi Logic Corporation Process for forming a low k carbon-doped silicon oxide dielectric material on an integrated circuit structure
US6562700B1 (en) 2001-05-31 2003-05-13 Lsi Logic Corporation Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal
US6566171B1 (en) 2001-06-12 2003-05-20 Lsi Logic Corporation Fuse construction for integrated circuit structure having low dielectric constant dielectric material
US6930056B1 (en) * 2001-06-19 2005-08-16 Lsi Logic Corporation Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure
US6559033B1 (en) 2001-06-27 2003-05-06 Lsi Logic Corporation Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6673721B1 (en) * 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
US6723653B1 (en) 2001-08-17 2004-04-20 Lsi Logic Corporation Process for reducing defects in copper-filled vias and/or trenches formed in porous low-k dielectric material
US6881664B2 (en) * 2001-08-28 2005-04-19 Lsi Logic Corporation Process for planarizing upper surface of damascene wiring structure for integrated circuit structures
US6531375B1 (en) 2001-09-18 2003-03-11 International Business Machines Corporation Method of forming a body contact using BOX modification
US6528423B1 (en) 2001-10-26 2003-03-04 Lsi Logic Corporation Process for forming composite of barrier layers of dielectric material to inhibit migration of copper from copper metal interconnect of integrated circuit structure into adjacent layer of low k dielectric material
US6613665B1 (en) 2001-10-26 2003-09-02 Lsi Logic Corporation Process for forming integrated circuit structure comprising layer of low k dielectric material having antireflective properties in an upper surface
US6495429B1 (en) * 2002-01-23 2002-12-17 International Business Machines Corporation Controlling internal thermal oxidation and eliminating deep divots in SIMOX by chlorine-based annealing
FR2847077B1 (fr) * 2002-11-12 2006-02-17 Soitec Silicon On Insulator Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
CN100466203C (zh) * 2003-12-16 2009-03-04 国际商业机器公司 绝缘体上硅晶片的成形绝缘层及其制造方法
US7115463B2 (en) * 2004-08-20 2006-10-03 International Business Machines Corporation Patterning SOI with silicon mask to create box at different depths
JP5157075B2 (ja) * 2006-03-27 2013-03-06 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法
US7452784B2 (en) * 2006-05-25 2008-11-18 International Business Machines Corporation Formation of improved SOI substrates using bulk semiconductor wafers
US7956415B2 (en) * 2008-06-05 2011-06-07 International Business Machines Corporation SOI transistor having a carrier recombination structure in a body
US8470682B2 (en) 2010-12-14 2013-06-25 International Business Machines Corporation Methods and structures for increased thermal dissipation of thin film resistors
CN102148183B (zh) * 2011-03-10 2015-04-29 上海华虹宏力半导体制造有限公司 具有阶梯型氧化埋层的soi的形成方法
US8871557B2 (en) * 2011-09-02 2014-10-28 Electronics And Telecommunications Research Institute Photomultiplier and manufacturing method thereof
US10347538B2 (en) 2017-06-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for direct forming stressor, semiconductor device having stressor, and method for forming the same
US10748934B2 (en) 2018-08-28 2020-08-18 Qualcomm Incorporated Silicon on insulator with multiple semiconductor thicknesses using layer transfer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3707765A (en) * 1970-11-19 1973-01-02 Motorola Inc Method of making isolated semiconductor devices
DE2226538A1 (de) * 1971-06-01 1972-12-14 Texas Instruments Inc Dielektrisch isolierte Halbleiteran Ordnung und Verfahren zu ihrer Herstellung
US3897274A (en) * 1971-06-01 1975-07-29 Texas Instruments Inc Method of fabricating dielectrically isolated semiconductor structures
GB2078441A (en) * 1980-06-17 1982-01-06 Westinghouse Electric Corp Forming impurity regions in semiconductor bodies by high energy ion irradiation
JPS5814538A (ja) * 1981-07-17 1983-01-27 Fujitsu Ltd 半導体装置の製造方法
JPS61174622A (ja) * 1985-01-29 1986-08-06 Fujitsu Ltd 半導体装置の製造方法
JPS62219562A (ja) * 1986-03-19 1987-09-26 Fujitsu Ltd 埋込絶縁層型のｓｏｉ素子
US4810664A (en) * 1986-08-14 1989-03-07 Hewlett-Packard Company Method for making patterned implanted buried oxide transistors and structures
FR2616590B1 (fr) * 1987-06-15 1990-03-02 Commissariat Energie Atomique Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
JPH01283818A (ja) * 1988-05-10 1989-11-15 Mitsubishi Electric Corp 半導体装置の製造方法
US4882294A (en) * 1988-08-17 1989-11-21 Delco Electronics Corporation Process for forming an epitaxial layer having portions of different thicknesses
US5196355A (en) * 1989-04-24 1993-03-23 Ibis Technology Corporation Simox materials through energy variation
JPH04226079A (ja) * 1990-04-17 1992-08-14 Canon Inc 半導体装置及びその製造方法及びそれを有する電子回路装置
US5212397A (en) * 1990-08-13 1993-05-18 Motorola, Inc. BiCMOS device having an SOI substrate and process for making the same
US5234852A (en) * 1990-10-10 1993-08-10 Sgs-Thomson Microelectronics, Inc. Sloped spacer for MOS field effect devices comprising reflowable glass layer
US5258318A (en) * 1992-05-15 1993-11-02 International Business Machines Corporation Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon
JPH06196635A (ja) * 1992-12-25 1994-07-15 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR100311886B1 (ko) 2002-04-24
JPH07142567A (ja) 1995-06-02
TW267248B (ko) 1996-01-01
EP0658930A2 (en) 1995-06-21
US5364800A (en) 1994-11-15
US5548149A (en) 1996-08-20
EP0658930A3 (en) 1997-10-01

Similar Documents

Publication Publication Date Title
KR950001884A (ko) 실리콘-절연체 기판의 표면 실리콘층의 두께를 변화시키기 위한 방법
US4763183A (en) Semiconductor-on-insulator (SOI) devices and SOI IC fabrication method
US20060001093A1 (en) Silicon-on insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same
JPS63502390A (ja) 部分的誘電体分離半導体装置
JPH0476503B2 (ko)
KR910008811A (ko) 집적 회로 장치, 반도체 장치 및 전기 절연 구조 형성 방법
KR890003028A (ko) 고저항 다결정 실리콘의 제조방법
EP0191037B1 (en) Semiconductor-on-insulator (soi) devices and soi ic fabrication method
KR970030640A (ko) 반도체 장치의 소자 분리막 형성방법
US6057214A (en) Silicon-on-insulation trench isolation structure and method for forming
US4775644A (en) Zero bird-beak oxide isolation scheme for integrated circuits
KR970072380A (ko) 반도체 장치 및 그 제조 방법
KR960005886A (ko) 바이폴라 소자 제조방법
KR960013507B1 (ko) Sram의 제조방법
KR940012576A (ko) 트렌치 아이솔레이션 제조 방법
KR100339187B1 (ko) 반도체 디바이스 구조물 및 그의 제조 방법
KR970054268A (ko) 반도체 에스 오 아이 소자의 제조방법
KR970003634A (ko) 반도체소자의 평탄화 방법
KR970051970A (ko) 반도체 기판 형성방법
KR960002471A (ko) 실리콘-온-인슐레이터(soi) 소자의 제조방법 및 그 구조
KR950021090A (ko) 반도체 소자의 콘택홀 형성방법
JPS55130140A (en) Fabricating method of semiconductor device
JPS6465851A (en) Manufacture of semiconductor device
KR960043103A (ko) 반도체소자의 소자분리절연막 형성방법
KR960009204A (ko) 이피롬의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120830

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 13

EXPY Expiration of term