KR100311886B1 - 실리콘-온-절연체기판의 표면실리콘층의두께를변화시키기위한방법 - Google Patents

실리콘-온-절연체기판의 표면실리콘층의두께를변화시키기위한방법 Download PDF

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Abstract

본 발명의 양호한 실시예는 반도체 기판[예를 들어, Si(36)], 2 이상의 선정된 깊이를 갖고, 기판 상에 놓이는 매립 절연층[예를 들어, SiO2(34)] 및 2 이상의 선정된 두께를 갖고, 매립 절연층 위에 놓이는 표면 실리콘층[예를 들어, Si(32)]을 포함하는 실리콘-온-절연체 구조이다. 일반적으로, 이온 주입 전에 차폐 물질[예를 들어, SiO2(30)]을 패턴 및 에칭함으로써, 차폐 물질이 없거나 거의 없는 기판의 선정된 영역은 보다 두꺼운 표면 실리콘층으로 형성되고, 좀 더 많은 차폐 물질을 갖는 다른 영역은 보다 얇은 표면 실리콘층을 형성한다. 서로 다른 표면 실리콘 두께의 영역은 동일한 집적 회로 내에서도 그 두께에 기초하여 서로 다른 특성을 갖는 장치를 만들기 위해 사용될 수 있다. 일반적으로, 상대적으로 두꺼운 영역은 고속 장치용으로, 상대적으로 얇은 영역은 큰 전류 운반용으로 사용될 수 있다. 주입 전에 차폐 물질의 층을 피착, 패터닝 및 에칭하는 새로운 기술은 각각의 영역에 회로 부분이 서로 다른 벌크 및 SOI 기판 영역을 모두 갖는 기판을 제조하기 위해 사용된다. 일반적으로, 이러한 기판은 회로의 서로 다른 블럭 사이에 고전압 절연을 갖는 집적 회로를 형성하기 위해 사용된다. SOI/벌크 기판은 또한 저전압 논리를 포함하는 집적 회로를 제조하고, 고전압으로 많은 양의 전류를 조절하기 위해 사용될 수 있다.

Description

실리콘-온-절연체 기판의 표면 실리콘층의 두께를 변화시키기 위한 방법
본 발명은 일반적으로 집적 회로 특히, 실리콘-온-절연체(silicon-on-insulator) 기판의 표면 실리콘의 두께를 변화시키기 위한 방법 관한 것이다.
이온 주입(ion implantation)은 반도체층 내로 불순물을 주입시키는 선택적인 확산 방법이다. 이온 주입은 전형적으로 수 킬로볼트 정도로 가속된 이온이 실리콘과 같은 고체 표면을 통과하게 하는 공정이며, 전형적인 이온 확산 공정과는 달리 실온에서 공정이 행해진다. 이온 주입은 일반적으로 웨이퍼의 표면 아래에 최대 농도로 주입된 물질을 생성한다. 주입된 도펀트가 일반적으로 적절한 격자 위치에 있지 않고 대부분 전기적으로 비활성 상태에 있기 때문에, 고온의 어닐링 공정에서 결정 손상을 보상하고 도펀트를 전기적으로 활성화하는데 종종 사용된다.
일반적으로 실리콘 내로 산소를 주입하는 것은 예를 들어, 초대형 집적 회로(VLSI) 장치에 사용될 수 있는 실리콘-온-절연체(SOI) 기판을 제조하는데 적합한 공정이다. 산소의 주입에 의한 분리(Separation by Implantation of Oxygen;SIMOX) 공정은 일반적으로 다음의 3단계를 포함한다.
(A) 표준 실리콘 웨이퍼가 소정의 오염 물질을 충분히 제거하기 위해 세척실분위기에서 세척되는 단계,
(B) 산소가 비교적 높은 에너지(예를 들어, 200 KeV에서 2×1018/㎠의 산소원자)로 웨이퍼의 표면 아래로 주입되는 단계, 및
(C) 웨이퍼가 주입 파손에 충분히 복구가능하게 하고 매립 산화물층을 형성하기 위해 고온(예를 들어, 6시간동안 약 1300℃ 이상)에서 어닐링되는 단계
SIMOX 웨이퍼는 일반적으로 다음과 같이 하나 이상의 벌크 실리콘 웨이퍼를 능가하는 장점을 제공하도록 사용되기 때문에 흥미롭다.
(A) 더 나은 방사 강도(radiation hardness)
(B) 고속 성능
(C) 고온 동작
(D) 저전력 장치
(E) 소정의 응용시의 낮은 비용
(F) 서브마이크로미터 설계 룰의 용이한 실행
최근에 쉽게 이용할 수 있는 프로세싱 장비의 출현과 함께 SIMOX 웨이퍼의 질적 향상은 SIMOX 기술에 대한 증가된 관심을 고무시키는데 일조를 하고 있다. 마이클 에이. 게라(Michael A. Guerra)의 "SIMOX 기술의 현황(The Statue of SIMOX Technology)"[고체 기술(Solid State Technology), 1990년 11월호 pp. 75-78]에는 SIMOX 기술과 이 분야의 장점을 논의하고 있다.
SIMOX 웨이퍼의 결함을 감소시키기 위한 여러가지 방법이 과거 10년동안 연구되어 왔다. 오염 및 채널 효과(channeling effects)를 감소시키고 스피터링으로 부터 표면을 보호하기 위해 주입이 차폐 보호(protective screen) 산화물 (예를 들어, SiO2)을 통해 수행되는 한가지 방법은 제이. 마르가일(J. Margail) 등의 "SIMOX 구조의 결함 : 몇가지 공정 의존성(Defects in SIMOX structures; some process dependence)"[재료 과학 및 엔지니어링(Materials science and engineering), 1992년 1월 20일 pp. 27-36]에 논의되었다. 이 방법에서 차폐 산화물층의 균일층은 전체 웨이퍼 표면을 덮는다. 이 방법에서의 부작용은 차폐 보호 산화물층의 두께가 증가될수록 표면 실리콘층이 차폐층 내로 들어가는 이온을 부분적으로 정지시킴으고써 점점 얇아진다는 것이다.
이 부작용은 새롭고, 유용하며 비용면에서 효율적인 집적 회로를 만들어내기위한 목적으로 이용될 수 있다. 본 발명에 따라, 단일 이온 주입 사이클이 단일 기판 상에 다양한 두께의 표면 실리콘층을 형성하는 공정이 제공된다. 일반적으로, 주입 전에 차폐층을 패턴 및 에칭함으로써, 차폐 물질이 없거나 거의 없는 기판의 미리 선택된 영역은 보다 두꺼운 표면 실리콘층으로 형성되고, 더 많은 차폐 물질을 갖는 다른 영역은 보다 얇은 표면 실리콘층으로 형성된다. 두께가 서로 다른 표면 실리콘 영역들은 동일한 집적 회로에서 상이한 두께에 기초하여 서로 다른 특성을 갖는 장치로서 사용될 수 있다. 예를 들어, 다양한 표면 실리콘 두께는 특정 장치를 선택적으로 얇게 하지 않고도 동일한 기판 상에 완전히 공핍된 CMOS 장치 및 완전히 공핍되지 않은 CMOS 장치의 제조를 가능하게 한다. 일반적으로, 상대적으로얇은 영역은 고속 장치로 사용될 수 있고, 상대적으로 두꺼운 영역은 보다 큰 전류를 전송 능력을 위해서 사용될 수 있다. 이러한 공정이 없다면, 상부 반도체층의 서로 다른 두께는 일반적으로 매립층의 형성에 후속하는 일련의 분리 공정 단계에 의해 생성되어야 한다. 표면 실리콘의 서로 다른 두께를 형성하기 위한 차폐층 이용의 장점은 모우트 잠식(moat encroachment)의 기회를 감소시킨다는 것이다. 선택적으로 두께를 얇게 하는 방식은 전형적으로 매우 복잡하며, 얇아진 영역의 가장자리에서 일반적으로 모우트 잠식이 발생될 것이다.
주입 전에 차폐 물질을 피착, 패터닝 및 에칭하는 새로운 기술은 또한 각각의 영역 내에 내장된 회로의 서로 다른 부분에 벌크 및 SOI 기판 영역을 갖는 기판을 제조하기 위해 사용될 수 있다. 일반적으로, 이러한 기판은 서로 다른 회로 블럭 사이에 고전압 절연을 갖는 집적 회로를 형성하기 위해 사용될 수 있다. SOI/벌크 기판은 또한 저전압 논리부를 포함하고 고전압으로 많은 양의 전류를 조절하는 집적 회로를 제조하기 위해 사용될 수 있다. 이런 형태의 회로들은 종종 '스마트(smart) 전력 장치'로 불린다. 큰 전류는 일반적으로 SOI 영역 내의 내장 트랜지스터보다 많이 발생된 열을 방산시키는 벌크 영역 내의 내장 트랜지스터에 의해 조절될 수 있다. 회로의 저전압 논리부는 일반적으로 벌크 영역 내의 내장된 회로부보다 고속의 성능 및 우수한 절연성을 제공하는 기판의 SOI 영역에 사용될 수 있다. SOI/벌크 기판을 제조하기 위한 패턴화된 SOI 방법의 다른 장점은 형성된 구조가 일반적으로 SOI와 회로의 벌크부 사이에 작은 수직 변위(또는 단계)를 갖는다는 것이다. 일반적으로, 종래 기술에서, 벌크 실리콘에 접근하기 위해 영역 내의표면 실리콘 및 매립 절연체를 에칭 제거하는 방법에 의해 SOI/벌크 기판을 제조하는 것은 SOI와 노출된 벌크 사이에 큰 수직 변위를 생기게 할 것이다. 이것은 일반적으로 고도의 평탄화를 요구하는 집적 회로의 제조를 더 어렵게 하거나 불가능하게 할 것이다.
본 발명의 한 실시예는 실리콘 기판, 2개 이상의 선정된 깊이로 기판 위에 매립된 매립 절연층 및 2개 이상의 선정된 두께로 매립 절연층 위에 놓인 표면 실리콘층을 포함하는 실리콘-온-절연체 구조이다.
본 발명의 실시예를 형성하기 위한 방법은 실리콘 기판의 상부 표면 상에 선정된 패턴을 갖는 차폐층을 형성하여, 실리콘 기판의 하나 이상의 노출 영역 및 하나 이상의 비노출 영역을 생성하는 단계; 실리콘 기판의 노출 및 비노출 영역으로 이온을 주입하는 단계 - 비노출 영역으로 주입된 이온은 차폐층을 통하여 이동하고 차폐층에 의해 방해를 받으며, 비노출 영역으로 주입된 이온이 노출 영역으로 주입된 이온보다 실리콘 기판의 상부 표면에 더 가깝게 됨 -; 상기 기판을 어닐링하여, 실리콘 기판 위에 양호하게 한정된 매립 절연층을 형성하고 상기 매립 절연층 위에 표면 실리콘층을 형성하는 단계 - 상기 차폐층 아래에 형성된 상기 표면 실리콘층부분은 실리콘 기판의 노출 영역 내에 형성된 표면 실리콘층의 부분보다 얇게 형성됨 -; 차폐층의 잔여 부분을 제거하는 단계; 표면 실리콘층을 에칭하여 표면 실리콘층의 얇은 부분 아래의 매립 절연층의 부분을 충분히 노출시키는 단계; 및 노출된 매립 절연체를 에칭하여 노출된 매립 절연체 아래의 실리콘 기판의 부분을 충분히 노출시키고, 이에 의해서 벌크 실리콘 표면 영역과 SOI 표면 영역 모두를 동일기판상에 형성하는 단계를 포함한다.
본 발명의 실시예를 형성하는 다른 방법은, 실리콘 기판의 상부 표면 상에 균일한 두께를 가진 차폐층을 형성하는 단계; 상기 차폐층을 에칭하여 상대적으로 두꺼운 차폐 영역 및 상대적으로 얇은 차폐 영역을 형성하는 단계; 실리콘 기판으로 이온을 주입하는 단계 - 이온은 두꺼운 차폐 영역 아래로는 낮은 깊이로 주입되고, 얇은 차폐 영역으로는 보다 깊은 깊이로 주입됨 -; 기판을 어닐링하여 실리콘 기판 위에 양호하게 한정된 매립 절연층을 형성하고, 매립 절연층 위에 표면 실리콘층을 형성하는 단계 - 두꺼운 차폐 영역 아래에 형성된 표면 실리콘층의 부분은 얇은 차폐 영역 아래에 형성된 표면 실리콘층의 부분보다 얇게 형성됨 -; 및 상기 차폐층의 소정의 잔여 부분을 제거하는 단계를 포함하고, 서로 다른 표면 실리콘 두께들은 이들 두께에 따라서 다른 특성을 갖는 마이크로일렉트로닉 장치를 구현하는데 사용될 수 있다.
본 발명의 특징은 첨부된 특허 청구의 범위에 설명되었다. 그러나, 본 발명은 청구 범위에 기재된 특징 및 장점들 뿐만 아니라 본 발명 자체에 대해서도 첨부된 도면을 참조하여 기술된 상세한 설명으로부터 잘 이해될 것이다.
제1도 내지 제6도를 참조하면, 장치 구현을 위해 기판이 SOI 영역 및 벌크 영역을 모두 포함하는, 본 발명의 양호한 실시예를 형성하는 방법이 도시된다. 제1도는 표준 벌크 실리콘 기판(36)을 도시한다. 제2도는 실리콘 기판(36)의 일부 상에 놓인, 패턴화 및 에칭된 SiO2차폐층(30)을 도시한다. 제3도는 산소 이온 주입후 형성된 매립 산화물층(34) 및 이와 연관된 표면 실리콘층(32)을 도시한다. SiO2차폐층(30)은 이 층을 통과하는 이온의 진행을 방해하여, 매립 SiO2층(34)이 차폐층(30) 아래의 표면에 더 가깝게 되어, 차폐층(30) 아래에서 보다 얇은 표면 실리콘층(32)을 형성하는 효과를 갖게 한다. 일반적으로, 소정의 차폐층(30)은 이온 주입 공정동안 스퍼터 오프된다(sputtered off), 차폐층이 충분히 얇다면(예를 들어, 약 150nm 이하), 전체 층은 스퍼터 오프될 수 있다. 제4도는 어닐링 후 및 임의의 잔여 SiO2차폐층이 제거된 후의 구조를 도시한다. 제5도를 참조하면, 표면 실리콘(32)의 상부면을 제거하기 위한 건식 또는 습식 에칭이 보다 얇은 표면 실리콘 영역에 대응하여 그 아래에 놓인 매립 SiO2층(34)의 일부를 노출시킨다. 제6도를 참조하면, 매립 SiO2층(34)의 노출 부분은 실리콘 기판(36) 아래에 에칭 제거되어 노출된 벌크 및 SOI 기판 영역을 모두 갖는 구조를 형성한다. 이러한 방법에서는, 표면 실리콘 에칭과 매립 SiO2에칭의 어느 것도 패터닝을 필요로 하지 않는다. 또한, 구조의 전체 표면은 종래 기술의 구조보다 더 평탄하게 될 것이다. 종래 기술에서는, 표면 실리콘층의 일부 및 매립 SiO2층(34)의 대응 부분이 완성된 SOI 웨이퍼로부터 에칭제거된다. 웨이퍼의 노출된 벌크 영역은 종래 기술의 구조에서 표면 실리콘층 아래로 실제 거리를 리세스(recess)시켜야 한다.
다른 실시예에서, 제7도 내지 제10도를 참조하면, 테이퍼된(tapered)표면 실리콘층을 갖는 SOI 기판을 제조하는 방법이 도시된다. 제7도는 실리콘 기판(36)의표면 상에 형성된 균일한 SiO2차폐층(30)을 도시한다. 제8도를 참조하면, 테이퍼 에칭 공정은 웨이퍼의 표면으로부터 SiO2차폐층(30)의 변화량을 제거하기 위해 사용된다. 전형적으로, 테이퍼된 에칭은 부식제로 경사진(titled) 웨이퍼를 천천히 하향시키거나, 경사진 웨이퍼가 담겨있는 탱크에 부식제의 수위를 상승시킴으로써 향해질 수 있다. SiO2차폐층(30)은 웨이퍼의 한 측에서의 전체 두께로부터 웨이퍼의 다른 측에서의 제로 두께까지 변할 수 있다. 제9도는 산소 이온 주입 후 형성된 매립 산화물층(34) 및 관련 표면 실리콘층(32)을 도시한다. SiO2차폐층(30)의 두께의 변화는 매립 SiO2층(34)의 깊이가 웨이퍼 양단에 걸쳐 변하게 하여, 표면 실리콘층(32) 두께가 웨이퍼 양단에 걸쳐 변하게 하는 효과를 갖는다. 제10도는 어닐링 후 및 소정의 잔여 SiO2차폐층이 제거된 후의 구조를 도시한다. 일반적으로, 표면 실리콘층(32)의 두께 변화는 기판 실리콘(32) 상의 표면 실리콘층의 위치에 따라 다른 특성을 갖는 장치를 구현하게 한다.
또 다른 실시예에서, 제11도는 서로 다른 두께를 갖는 다양한 레벨로 에칭되는 차폐층(30)을 갖는 SOI기판을 도시한다. 이전의 실시예에서의 방법과 유사한 방법을 사용하여, 매립 SiO2층(34) 및 표면 실리콘층(32)을 차폐층(30) 아래에 형성한다. 제12도는 차폐층이 제거된 후의 SOI 기판을 도시한다. 다시, 서로 다른 표면 실리콘 두께의 영역은 서로 다른 특성을 갖는 장치를 만들기 위해 사용될 수 있다.
또 다른 실시예에서, 제13도는 차폐층으로서 2개의 다른 물질을 사용하는SOI 기판을 도시한다. Si3N4(38) 및 SiO2(30)가 기판 상에 형성되어, 매립 SiO2층(34) 및 표면 실리콘층(32)을 형성하기 위해 본 명세서에 기술된 것처럼 처리된다. 어닐링 후에는, 다른 프로세싱을 위한 기판을 준비하기 위해 차폐 물질이 제거된다. 일반적으로, 하나 이상의 물질을 차폐막으로서 사용할 때, 상대적인 이온 주입 깊이는 특히 차폐 물질의 상대적인 높이에만 의존한다. 본 명세서에 사용된 "두꺼운(thick)", "보다 두꺼운(thicker)", "얇은(thin)" 및 "보다 얇은(thinner)"이라는 용어는 차폐막(screen)으로서 기능하는 하나 이상의 물질과 비교하여 사용될 때, 기판으로의 이온의 통과를 감소시키는 물질의 상대적인 능력을 가리키는 것이다. "보다 두꺼운" 물질은 "보다 얇은" 물질보다 이온의 통과를 방해한다. 또한 여기서 사용된 "얇은" 및 "보다 얇은"이라는 용어는 차폐 물질을 표준으로 사용될 때, 차폐 물질이 없는 경우도 포함한다. 차폐 물질이 없는 영역은 일반적으로 차폐 물질을 갖는 영역에 비해 이온 통과가 최대이다. 일반적으로, 모든 물질 두께는 최소한 일부 이온이 기판을 통과하는 것을 허용하도록 선택된다.
또 다른 실시예에서, 제14도는 또한 차폐막으로서 하나 인상의 물질을 사용하는 SOI 기판을 도시한다. 포토레지스트(40)는 피착되어 에칭되고, Si3N4(38) 및 SiO2(30)는 본 명세서에서 설명한 바와 같이 처리된 기판 상에 형성되어서, 매립 SiO2층(34) 및 표면 실리콘층(32)을 형성한다. 차폐 물질에 의해 차폐된 영역 이외에, 차폐층이 없는 영역(예를 들어 제3도에 도시된 바와 같음)이 사용될 수도 있다. 어닐링 후, 다른 프로세싱을 위한 기판을 준비하기 위해 차폐 물질을 제거한다.
다음의 표는 몇몇 실시예 및 도면을 개관적으로 나타낸다.
몇몇 양호한 실시예가 여기에서 상세히 설명되어 있다. 본 발명의 기술 범위는 특허 청구의 범위에 기술된 기술 범위 내에서, 본 명세서에 기술되지 않은 다른 실시예를 수용할 수 있다는 것이 자명하다. 상술된 구조를 참조하여, 회로 조정 또는 다른 방법을 통해 이러한 구조들에의 전기적 접속이 저항적, 정류, 전기 용량적으로 직접적 또는 간접적으로 이루어질 수 있다. 본 발명은 분리된 소자들 또는 완전히 집적화된 회로들에서 실시할 수 있다. 일반적으로, 양호한 또는 특정한 예들은 다른 선택적인 예들 이상으로 양호하다.
본 발명이 설명된 실시예에 관해 기술되었으나, 본 명세서는 제한적 의미로 기술된 것이 아니다. 본 기술 분야에 숙련된 자들에는 본 명세서를 참조하여 본 발명의 다른 실시예 뿐만 아니라 설명된 실시예의 다양한 변형 및 조합이 명백하게될 것이다. 그러므로, 첨부된 특허 청구의 범위는 이러한 변형 및 실시예를 포함한다.
제1도 내지 제6도는 동일한 기판 상에 실리콘-온-절연체(silicon-on-insulator)와 벌크 실리콘 영역을 형성하기 위한 방법을 도시하는 단면도.
제7도 내지 제10도는 실리콘-온-절연체 기판 상에 테이퍼된 표면 실리콘층을 형성하기 위한 방법을 도시하는 단면도.
제11도는 서로 다른 두께의 다양한 레벨을 갖는 차폐층을 갖는 실리콘-온-절연체 기판의 단면도.
제12도는 서로 다른 표면 실리콘 두께의 영역을 갖는 실리콘-온-절연체 기판의 단면도.
제13도는 서로 다른 두께의 다양한 물질로 된 차폐층을 갖는 실리콘-온-절연체 기판의 단면도.
제14도는 서로 다른 두께의 다양한 물질로 된 차폐층을 갖는 실리콘-온-절연체 기판의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
30 : SiO2차폐층
32 : 표면 실리콘층
34 : 매립 SiO2층
36 : 실리콘 기판
38 : Si3N4
40 : 포토레지스트

Claims (20)

  1. 반도체 기판의 제조 방법에 있어서,
    a. 실리콘 기판의 상부 표면 상에 선정된 패턴을 갖는 차폐층을 형성하여, 상기 실리콘 기판의 하나 이상의 노출 영역 및 상기 실리콘 기판의 하나 이상의 비노출 영역을 생성하는 단계;
    b. 상기 실리콘 기판의 상기 노출 영역 및 비노출 영역으로 이온을 주입하는 단계 - 상기 비노출 영역 내에 주입된 상기 이온은 상기 차폐층을 통하여 이동하고 상기 차폐층에 의해 방해를 받으며, 이에 의해서 상기 비노출 영역에 주입된 상기 이온이 상기 노출 영역에 주입된 상기 이온보다 상기 실리콘 기판의 상기 상부 표면에 더 가깝게 됨 - ;
    c. 상기 기판을 어닐링하여 상기 실리콘 기판 위에 양호하게 한정된 매립 절연층을 형성하고 상기 매립 절연층 위에 표면 실리콘층을 형성하는 단계 - 상기 차폐층 아래에 형성된 상기 표면 실리콘층 부분은 상기 실리콘 기판의 상기 노출 영역 내에 형성된 상기 표면 실리콘층의 부분보다 얇게 형성됨 - ;
    d. 상기 차폐층의 잔여 부분을 제거하는 단계;
    e. 상기 표면 실리콘층을 에칭하여 상기 표면 실리콘층의 상기 보다 얇은 부분 아래의 상기 매립 절연층의 부분을 충분히 노출시키는 단계; 및
    f. 상기 노출된 매립 절연체를 에칭하여 상기 노출된 매립 절연체 아래의 상기 실리콘 기판의 일부를 충분히 노출시키고, 이에 의해서 벌크 실리콘 표면 영역과 SOI 표면 영역을 동일 기판 상에 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  2. 제1항에 있어서, 상기 이온은 산소 이온인 것을 특징으로 하는 반도체 기판 제조 방법.
  3. 제1항에 있어서, 상기 차폐층은 이온 주입동안 충분히 스퍼터 오프되고(sputtered off), 상기 기판 어닐링 후에는 제거되지 않는 것을 특징으로 하는 반도체 기판 제조 방법.
  4. 제1항에 있어서, 상기 이온 주입 전에 1 이상의 두께로 상기 차폐층을 에칭하여, 상기 표면 실리콘층이 1 이상의 두께로 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  5. 제1항에 있어서, 상기 벌크 실리콘 표면 영역 상에 하나 이상의 제1 액티브 마이크로일렉트로닉 장치를 형성하는 단계, 및 상기 SOI 표면 영역 상에 하나 이상의 제2 액티브 마이크로일렉트로닉 장치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  6. 제1항에 있어서, 상기 벌크 실리콘 표면 영역 및 상기 SOI 표면 영역은 거의평탄한 것을 특징으로 하는 반도체 기판 제조 방법.
  7. 제1항에 있어서, 상기 차폐층 아래에 형성된 상기 표면 실리콘층의 상기 부분은 상기 실리콘 기판의 상기 노출 영역에 형성된 상기 표면 실리콘층의 상기 부분보다 상당히 얇은 것을 특징으로 하는 반도체 기판 제조 방법.
  8. 제1항애 있어서, 상기 차폐층은 SiO2, Si3N4, Si, 포토레지스트 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 반도체 기판 제조 방법.
  9. 제1항에 있어서, 상기 매립 절연층은 SiO2, Si3N4, 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 반도체 기판 제조 방법.
  10. 반도체 기판의 제조 방법에 있어서,
    a. 실리콘 기판의 상부 표면 상에 차폐층을 형성하는 단계;
    b. 상기 차폐층을 변형하여 상대적으로 두꺼운 차폐 영역 및 상대적으로 얇은 차폐 영역을 형성하는 단계;
    c. 상기 실리콘 기판으로 이온을 주입하는 단계 - 상기 이온은 상기 두꺼운 차폐 영역 아래로는 낮은 깊이로 주입되고, 상기 얇은 차폐 영역으로는 그 보다 깊은 깊이로 주입됨 - ;
    d. 상기 기판을 어닐링하여 상기 실리콘 기판 위에 양호하게 한정된 매립 절연층을 형성하고, 상기 매립 절연층 위에 표면 실리콘층을 형성하는 단계 - 상기 두꺼운 차폐 영역 아래에 형성된 상기 표면 실리콘층의 부분은 상기 얇은 차폐 영역 아래에 형성된 상기 표면 실리콘층의 부분보다 얇게 형성됨 - ; 및
    e. 상기 차폐층의 소정의 잔여 부분을 제거하는 단계를 포함하고, 서로 다른 표면 실리콘 두께들을 이들 두께에 따라서 다른 특성을 갖는 마이크로일렉트로닉 장치를 구현하는데 사용될 수 있는 것을 특징으로 하는 반도체 기판 제조 방법.
  11. 제10항에 있어서, 테이퍼 에치(taper etch)를 사용하여 상기 차폐층을 변형시키고, 이에 의해서 상기 기판을 가로질러 연속적으로 변하는 두께를 갖는 상기 표면 실리콘층을 형성하는 것을 특징으로 하는 반도체 기판 제조 방법.
  12. 제10항에 있어서, 변화하는 깊이 레벨로 상기 차폐층을 에칭함으로써 상기 차폐층을 변형시키고, 이에 의해서 상기 표면 기판 실리콘을 변화하는 두께의 레벨로 형성하는 것을 특징으로 하는 반도체 기판 제조 방법.
  13. 제10항에 있어서, 상기 표면 실리콘층의 상기 얇은 부분 위에 하나 이상의 제1 액티브 마이크로일렉트로닉 장치를 형성하는 단계, 및 상기 표면 실리콘층의 상기 두꺼운 부분 위에 하나 이상의 제2 액티브 마이크로일렉트로닉 장치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  14. 제10항에 있어서, 상기 두꺼운 차폐층은 제1 차폐 물질을 포함하고, 상기 얇은 차폐층은 제2 차폐 물질을 포함하되, 상기 제2 차폐 물질은 상기 제1 차폐 물질과 다른 것을 특징으로 하는 반도체 기판 제조 방법.
  15. 제10항에 있어서, 상기 차폐층은 2개 이상의 차폐 물질을 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  16. 제10항에 있어서, 상기 이온은 산소 이온인 것을 특징으로 하는 반도체 기판 제조 방법.
  17. 제10항에 있어서, 상기 차폐층은 이온 주입동안 충분히 스퍼터 오프되어, 상기 기판의 어닐링 후에는 제거되지 않는 것을 특징으로 하는 반도체 기판 제조 방법.
  18. 제10항에 있어서, 상기 차폐층은 SiO2, Si3N4Si, 포토레지스트 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 반도체 기판 제조 방법.
  19. 제10항에 있어서, 상기 매립 절연층은 SiO2, Si3N4, 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 반도체 기판 제조 방법.
  20. 실리콘-온-절연체(silicon-on-insulator) 구조에 있어서,
    실리콘 기판;
    상기 실리론 기판 위에 형성되고 2 이상의 선정된 깊이로 매립되는 매립 절연층;
    상기 매립 절연층 위에 형성되고 2 이상의 선정된 두께를 갖는 표면 실리콘층;
    제1 두께를 갖는 상기 표면 실리콘층의 제1 영역 상에 형성된 하나 이상의 제1 액티브 마이크로일렉트로닉 장치; 및
    제2 두께를 갖는 상기 표면 실리콘층의 제2 영역 상에 형성된 하나 이상의 제2 액티브 마이크로일렉트로닉 장치
    를 포함하는 것을 특징으로 하는 실리콘-온-절연체 구조.
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