KR100546286B1 - 에스오아이 트랜지스터의 제조방법 - Google Patents

에스오아이 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명의 SOI 트랜지스터의 제조방법은 핸들 웨이퍼 상에 산화막을 형성하고, 상기 산화막을 패터닝하여 산화막 패턴을 형성한다. 상기 산화막 패턴을 식각 마스크로 상기 핸들 웨이퍼를 식각하여 트렌치 형태로 공기 갭을 형성하고, 상기 핸들 웨이퍼와 다른 디바이스 웨이퍼 상에 수소를 이온주입하여 수소가 주입된 실리콘층과 벌크층을 형성한다. 상기 디바이스 웨이퍼를 뒷집어 상기 디바이스 웨이퍼의 실리콘층과 핸들 웨이퍼를 접합하고, 상기 디바이스 웨이퍼의 실리콘층을 상기 벌크층으로부터 분리시켜 상기 시리콘층으로 SOI층을 형성시킨다. 상기 SOI층 상에 게이트 산화막, 게이트 전극을 형성하고, 상기 SOI층에 불순물을 주입하여 소오스 및 드레인 영역을 형성한다. 이상과 같이 제조된 본 발명의 SOI 트랜지스터는 소오스 및 드레인 영역의 하부에 에어갭 또는 저유전율의 유전막이 형성되어 있어 기생 접합 커패시턴스를 줄일 수 있다.

Description

에스오아이 트랜지스터의 제조방법{Manufacturing method of SOI transistor}
도 1은 종래 기술에 의한 SOI 트랜지스터를 설명하기 위하여 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 SOI 트랜지스터를 설명하기 위하여 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 의한 SOI트랜지스터를 설명하기 위하여 도시한 단면도이다.
도 4 내지 도 8은 도 2에 도시한 본 발명의 SOI 트랜지스터 제조방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 에스오아이(SOI:Silicon On Insulator, 이하, "SOI"라 함 )기판 상에 형성되는 트랜지스터(이하, SOI 트랜지스터) 및 그 제조방법에 관한 것이다.
일반적으로, SOI 트랜지스터는 소오스 및 드레인 부위의 접합 커패시턴스가 벌크 트랜지스터에 비하여 상당히 작아 반도체 소자의 기생 커패시턴스가 감소하게 되어 반도체 소자의 동작속도를 빠르게 할 수 있을 뿐만 아니라 전력 소모 감소시킬 수 있다는 장점이 있다. 여기서, 종래의 SOI 트랜지스터를 설명한다.
도 1은 종래 기술에 의한 SOI 트랜지스터를 설명하기 위하여 도시한 단면도이다.
구체적으로, 종래의 SOI 트랜지스터는 산화막(3)에 의하여 p형의 핸들 웨이퍼(1)와 분리된 SOI층(5) 상에 게이트 산화막(7) 및 게이트 전극(9)이 형성되어 있고, 상기 게이트 전극(9)의 양측벽에는 스페이서(11)가 형성되어 있고, 상기 게이트 전극(9)을 중심으로 양측 하부의 SOI층(5)에 각각 N- 불순물 영역(13) 및 N+ 불순물 영역(15)으로 구성된 소오스 및 드레인 영역이 형성되어 있다. 그리고, 상기 게이트 전극(9)과, N- 불순물 영역(13) 및 N+ 불순물 영역(15)으로 이루어진 소오스 및 드레인 영역으로 이루어진 액티브 영역을 구분하도록 소자분리막(17)이 형성되어 있다.
그런데, 종래의 SOI 트랜지스터는 상기 N- 불순물 영역(13) 및 N+ 불순물 영역(15)으로 이루어진 소오스 및 드레인 영역의 하부에 산화막(3)이 형성되어 있기 때문에 기생 접합 커패시턴스가 큰 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 단점을 해결하여 기생 접합 커패시턴스가 보다 작은 SOI 트랜지스터의 제조방법을 제공하는 데 있다.
삭제
상기 기술적 과제를 달성하기 위하여, 본 발명의 SOI 트랜지스터의 제조방법은 핸들 웨이퍼 상에 산화막을 형성하는 단계와, 상기 산화막을 패터닝하여 산화막 패턴을 형성하는 단계와, 상기 산화막 패턴을 식각 마스크로 상기 핸들 웨이퍼를 식각하여 트렌치 형태로 공기 갭을 형성하는 단계와, 상기 핸들 웨이퍼와 다른 디바이스 웨이퍼 상에 수소를 이온주입하여 수소가 주입된 실리콘층과 벌크층을 형성하는 단계와, 상기 디바이스 웨이퍼를 뒷집어 상기 디바이스 웨이퍼의 실리콘층과 핸들 웨이퍼를 접합하는 단계와, 상기 디바이스 웨이퍼의 실리콘층을 상기 벌크층으로부터 분리시켜 상기 시리콘층으로 SOI층을 형성시키는 단계와, 상기 SOI층 상에 게이트 산화막, 게이트 전극을 형성하는 단계와, 상기 SOI층에 불순물을 주입하여 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진다.
삭제
상기 디바이스 웨이퍼의 실리콘층은 노(furnace)에서 어닐링을 실시하여 상기 디바이스의 벌크층으로부터 분리하며, 상기 핸들 웨이퍼에 에어갭을 형성하는 단계 후에 상기 에어갭에 저유전율의 유전막을 매립하는 단계를 더 포함할 수도 있다.
본 발명의 SOI 트랜지스터는 소오스 및 드레인 영역의 하부에 에어갭 또는 저유전율의 유전막이 형성되어 있어 기생 접합 커패시턴스를 줄일 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 의한 SOI 트랜지스터를 설명하기 위하여 도시한 단면도이다.
구체적으로, 본 발명의 SOI 트랜지스터는 산화막(23)에 의하여 제1 도전형, 예컨대 P형의 핸들 웨이퍼(21)와 분리된 SOI층(25) 상에 게이트 산화막(27) 및 게이트 전극(29)이 형성되어 있다. 상기 게이트 전극(29)은 폴리실리콘막으로 구성한다. 그리고, 상기 게이트 전극(29)의 양측벽에는 스페이서(31)가 형성되어 있고, 상기 게이트 전극(29)을 중심으로 양측 하부의 SOI층(25)에 소오스 영역(33a, 33b) 및 드레인 영역(35a, 35b)이 형성되어 있다. 상기 소오스 영역(33a, 33b) 및 드레인 영역(35a, 35b)은 각각 제2 도전형, 예컨대 N- 불순물 영역(33a, 35a) 및 N+ 불순물 영역(33b,35b)으로 구성된다. 상기 소오스 영역(33a, 33b) 및 드레인 영역(35a, 35b)은 필요에 따라 상호 바뀔 수 도 있다. 그리고, 상기 게이트 전극(29), 소오스 영역(33a, 33b) 및 드레인 영역(35a, 35b)으로 구성된 액티브 영역을 한정할 수 있도록 소자분리막(37)이 형성되어 있다.
특히, 본 발명의 SOI 트랜지스터는 소오스 영역(33a, 33b) 및 드레인 영역(35a, 35b)의 하부에 에어갭(39)이 형성되어 있다. 다시 말하면, 핸들 웨이퍼(21)와 SOI층(25)을 분리시키는 산화막(23)의 양측에 에어갭(39)이 형성되어 있다. 이렇게 에어갭(39)이 소오스 영역(33a, 33b) 및 드레인 영역(35a, 35b)의 하부에 존재하면 종래의 SOI 트랜지스터와 비교하여 기생 접합 커패시턴스를 줄일 수 있다.
도 3은 본 발명의 제2 실시예에 의한 SOI트랜지스터를 설명하기 위하여 도시한 단면도이다. 도 3에서, 도 2와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 제2 실시예에 의한 SOI 트랜지스터는 도 2의 제1 실시예에 의한 SOI 트랜지스터와 비교하여 볼 때 상기 에어갭(39)에 낮은 유전율의 유전막(49)이 형성된 것을 제외하고는 동일하다. 이렇게 저유전율의 유전막(49)이 소오스 영역(33a, 33b) 및 드레인 영역(35a, 35b)의 하부에 존재하면 종래의 SOI 트랜지스터와 비교하여 기생 접합 커패시턴스를 줄일 수 있다.
도 4 내지 도 8은 도 2에 도시한 본 발명의 SOI 트랜지스터 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 4를 참조하면, 먼저, 실리콘으로 구성된 p형의 핸들 웨이퍼(21)를 준비한다. 다음에, 상기 핸들 웨이퍼(21) 상에 산화막(23a)을 형성한다. 이어서, 상기 산화막(23) 상에 사진공정을 이용하여 포토레지스트 패턴(24)을 형성한다.
도 5를 참조하면, 상기 포토레지스트 패턴(24)을 식각 마스크로 상기 산화막(23a)을 식각하여 산화막 패턴(23)을 형성한다. 계속하여, 상기 산화막 패턴(23)을 식각 마스크로 하여 핸들 웨이퍼(21)를 식각하여 트렌치 형태로 공기 갭(49)을 형성한다. 여기서, 도 3의 본 발명의 제2 실시예의 SOI 트랜지스터는 상기 공기갭(39)에 저유전율을 유전막(도 3의 49), 예컨대 SiOF, SOG, polyimide, organic polymer, siloxanes 등을 매립함으로써 제조할 수 있다. 상기 저유전율의 유전막은 유전율이 낮을수록 좋으며, 유전율이 4.9인 산화막보다 작은 2 이하 물질도 가능하다.
도 6을 참조하면, 상기 핸들 웨이퍼(21)와 다르며 실리콘으로 구성된 P형의 디바이스 웨이퍼(101)를 준비한다. 다음에, 디바이스 웨이퍼(101) 상에 수소를 1∼5 E16/cm2의 도즈량과 100KeV의 에너지로 이온주입하여 수소가 주입된 실리콘층(103)을 형성한다. 결과적으로, 디바이스 웨이퍼(101)는 수소가 주입된 실리콘층(103a)과 벌크층(103b)로 구분된다.
도 7을 참조하면, 디바이스 웨이퍼(101)를 뒷집어 디바이스 웨이퍼(101)의 실리콘층(103a)과 핸들 웨이퍼(21)를 접합한다. 즉, 디바이스 웨이퍼(101)의 실리콘층(103a)과 핸들 웨이퍼(21)의 산화막(23)이 형성된 면을 접합한다. 특히, 상기 디바이스 웨이퍼(101)과 핸들 웨이퍼(21)의 접합은 진공에 가까운 분위기, 예컨대 1m torr 정도에서 수행할 수 있다.
도 8을 참조하면, 핸들 웨이퍼(21)와 디바이스 웨이퍼(101)가 접합된 상태에서 두 웨이퍼를 노(furnace)에서 어닐링을 400∼600℃의 온도에서 실시한다. 이렇 게 되면, 디바이스 웨이퍼(101)의 실리콘층(103a)이 벌크층(103b)으로부터 분리되어 도 8에 도시한 바와 같은 SOI층(25)이 형성된다. 다시 말하면, 디바이스 웨이퍼(101)에 높은 도즈량으로 수소를 이온주입하면 디바이스 웨이퍼 내에 수소가 이온주입된 부근의 실리콘 격자가 흐뜨려진 상태로 되기 때문에 노에서 어닐을 실시하염 그 계면이 멀어지게 되어 실리콘층(103a)가 벌크층(103b)로부터 분리된다. 상기 SOI층(25) 역시 수소가 주입된 실리콘층이다. 결과적으로, 상기 SOI층(25) 하부에는 산화막(23)과 에어갭(39)이 형성되어 있다.
다음에, 도 2에 도시한 바와 같이 상기 SOI층(25)이 형성된 핸들 웨이퍼(21)에 소자분리를 위한 소자분리막(37)을 형성한다. 이어서, 상기 SOI층(25) 상에 게이트 산화막(27)과 게이트 전극(29)을 폴리실리콘막으로 형성한 후, 상기 게이트 전극(29)을 이온주입마스크로 하여 상기 SOI층(25)에 비소나 인 등의 불순물을 이온주입하여 N_ 불순물 영역(33a, 35a)을 형성한다. 다음에, 상기 게이트 전극(29)의 양측벽에 스페이서(31)를 형성한 후, 다시 상기 게이트 전극(29) 및 스페이서(31)를 마스크로 하여 비소나 인 등의 불순물을 이온주입하여 N+ 불순물 영역(33b, 35b)을 형성한다. 이렇게 되면, 게이트 전극(29)를 중심으로 N- 불순물 영역(33a) 및 N+ 불순물 영역(33b)는 소오스 영역이 되며, N- 불순물 영역(35a) 및 N+ 불순물 영역(35b)는 드레인 영역이 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명의 SOI 트랜지스터는 소오스 및 드레인 영역의 하부에 에어갭 또는 저유전율의 유전막이 형성되어 있어 기생 접합 커패시턴스를 줄일 수 있는 장점이 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 핸들 웨이퍼 상에 산화막을 형성하는 단계;
    상기 산화막을 패터닝하여 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴을 식각 마스크로 상기 핸들 웨이퍼를 식각하여 트렌치 형태로 공기 갭을 형성하는 단계;
    상기 핸들 웨이퍼와 다른 디바이스 웨이퍼 상에 수소를 이온주입하여 수소가 주입된 실리콘층과 벌크층을 형성하는 단계;
    상기 디바이스 웨이퍼를 뒷집어 상기 디바이스 웨이퍼의 실리콘층과 핸들 웨이퍼를 접합하는 단계;
    상기 디바이스 웨이퍼의 실리콘층을 상기 벌크층으로부터 분리시켜 상기 시리콘층으로 SOI층을 형성시키는 단계;
    상기 SOI층 상에 게이트 산화막, 게이트 전극을 형성하는 단계; 및
    상기 SOI층에 불순물을 주입하여 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 SOI 트랜지스터의 제조방법.
  4. 제3항에 있어서, 상기 디바이스 웨이퍼의 실리콘층은 노(furnace)에서 어닐링을 실시하여 상기 디바이스의 벌크층으로부터 분리하는 것을 특징으로 하는 SOI트랜지스터의 제조방법.
  5. 제3항에 있어서, 상기 핸들 웨이퍼에 에어갭을 형성하는 단계 후에 상기 에어갭에 저유전율의 유전막을 매립하는 단계를 더 포함하는 것을 특징으로 하는 SOI트랜지스터의 제조방법.
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