JPH07142567A - Ｓｏｉ膜厚制御法 - Google Patents

Ｓｏｉ膜厚制御法

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JPH07142567A
JPH07142567A JP6141870A JP14187094A JPH07142567A JP H07142567 A JPH07142567 A JP H07142567A JP 6141870 A JP6141870 A JP 6141870A JP 14187094 A JP14187094 A JP 14187094A JP H07142567 A JPH07142567 A JP H07142567A
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JP
Japan
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layer
substrate
silicon
screen
surface silicon
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JP6141870A
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English (en)
Inventor
Keith A Joyner
エイ．ジョイナー ケイス
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】 【目的】 同一基板上で表面シリコン層の厚さを変化さ
せて形成されたＳＯＩ基板を得る。 【構成】 本発明、半導体基板（例えば、Ｓｉ３６）、
前記基板を覆う埋め込み絶縁体層（例えば、ＳｉＯ2 ３
４）、前記埋め込み絶縁体を覆う表面シリコン層（例え
ば、Ｓｉ３２）を含む絶縁体上シリコン（ＳＯＩ）構造
であって、前記埋め込み層が２またはそれ以上の予め定
められた深さに埋め込まれており、前記表面シリコン層
が２またはそれ以上の予め定められた厚さを有してい
る。イオン打ち込みに先立って、スクリーン材料（例え
ば、ＳｉＯ2 ３０）をパターン化し、エッチすることに
よって、基板の予め選ばれたエリアに、より厚い表面シ
リコン層を備えたスクリーン材料のより少ない、または
存在しないエリアが形成され、その他のエリアには、よ
り薄い表面シリコン層を備えたスクリーン材料のより多
いエリアが形成される

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に、集積回路に関
するものであり、更に詳細には、絶縁体上シリコン（Ｓ
ＯＩ）基板中の表面シリコン層の厚さを変化させること
に関する。
【０００２】
【従来の技術】半導体層中へ不純物を導入するための方
法として、イオン打ち込み法は拡散法に代わるものであ
る。イオン打ち込みプロセスにおいては、通常、数キロ
ボルトに加速されたイオンがシリコン等の固体表面へ進
入するようになされるが、典型的な拡散プロセスでのイ
オンとは異なり、このことが室温において実行できる。
イオン打ち込みでは一般に、打ち込まれた物質の最大濃
度深さがウエハの表面から中へ入った位置にくる。打ち
込まれたドーパントは、一般に、適正な格子位置に入っ
ておらず、またほとんどが電気的に不活性な状態にある
ため、結晶の損傷を回復させドーパントを電気的に活性
化させるために、しばしば、高温でのアニーリングプロ
セスが用いられる。
【０００３】例えば超ＬＳＩ（ＶＬＳＩ）デバイスで使
用できる絶縁体上シリコン（ＳＯＩ）基板を構築するた
めには、一般に、シリコン中へ酸素を打ち込む方法が適
したプロセスである。この酸素を打ち込んで分離するプ
ロセス（ＳＩＭＯＸ）は一般に次の３段階の工程を含
む： Ａ）標準的なシリコンウエハをクリーンルーム雰囲気中
で洗浄して、本質的にすべての付着汚染を除去する。 Ｂ）比較的高エネルギーでウエハ表面下へ酸素を（例え
ば、２００ｋｅＶにおいて酸素原子を２×１０18／ｃｍ
2 ）打ち込む。 Ｃ）打ち込み損傷を本質的に回復させ、埋め込み酸化物
層を形成するためにウエハを高温（例えば、１３００℃
以上で６時間）でアニールする。
【０００４】ＳＩＭＯＸウエハは、バルクのシリコンウ
エハと較べて次のような１つまたは複数の利点を提供で
きる点で注目される： Ａ）優れた放射線耐性 Ｂ）高速動作特性 Ｃ）高温動作特性 Ｄ）低電力デバイス Ｅ）いくつかの応用での低コストプロセス Ｆ）サブミクロン設計ルールへの適用容易性
【０００５】ＳＩＭＯＸウエハの品質の最近の進歩は、
容易に利用できるプロセス装置の開発と相俟って、ＳＩ
ＭＯＸ技術への高まる興味を刺激する手助けとなってい
る。Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙの
１９９０年１１月号、頁７５−７９に掲載されたＭｉｃ
ｈａｅｌ Ａ．Ｇｕｅｒｒａによる論文”Ｔｈｅ Ｓｔ
ａｔｕｓ ｏｆ ＳＩＭＯＸ Ｔｅｃｈｎｏｌｏｇｙ
（ＳＩＭＯＸ技術の現状）”はＳＩＭＯＸ技術について
述べ、この分野での進歩を紹介している。
【０００６】
【発明の概要】過去十年間において、ＳＩＭＯＸウエハ
中の欠陥を低減するための各種の方法が開発されてき
た。１つの方法は、汚染およびチャンネリング効果を減
らし、スパッタリングから表面を守るために、保護用の
スクリーン酸化物（例えばＳｉＯ 2 ）を通して打ち込み
を行うもので、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ
ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇの１９９２年１月２０
日号の頁２７−３６に掲載されたＪ．Ｍａｒｇａｉｌ等
による論文”Ｄｅｆｅｃｔｓ ｉｎ ＳＩＭＯＸｓｔｒ
ｕｃｔｕｒｅｓ：ｓｏｍｅ ｐｒｏｃｅｓｓ ｄｅｐｅ
ｎｄｅｎｃｅ（ＳＩＭＯＸ構造中の欠陥：プロセス依存
性）”に述べられている。この方法では、スクリーン酸
化物層の均一な層がウエハ表面全体を覆っている。この
方法の副作用は、スクリーン酸化物層の厚さが加わるた
めに、スクリーン層中で入射イオンが部分的に停止する
ことに対応して表面シリコン層の厚さが一般にはより薄
くなることである。
【０００７】この副作用は、新規で、有用な、コスト効
率的な集積回路を作り出すための利点として利用するこ
とができる。本発明に従えば、１回のイオン打ち込みサ
イクルによって、単一の基板上で表面シリコンの厚さを
変化させることのできるプロセスが提供される。一般
に、打ち込みに先立ってスクリーン層をパターン化およ
びエッチングすることによって、その基板の予め選ばれ
たエリアにおいてスクリーン材料の厚さを薄くするかま
たは無くすることを行ってより厚い表面シリコン層を形
成し、他方、その他のエリアにおいてはより厚いスクリ
ーン材料を用いてより薄い表面シリコン層を形成するよ
うにすることができる。このような異なる厚さの表面シ
リコンを持つエリアを含む構造は、同一の集積回路中
に、それらの厚さに基づいて異なる特性を有するデバイ
スを作り込むことを可能とする。例えば、表面シリコン
層の厚さが変化することによって、特定デバイスの選択
的薄膜化なしに、同一基板上に完全空乏化および非空乏
化の両ＣＭＯＳデバイスを作製することができる。一般
に、比較的薄い領域はより高速のデバイスのために使用
され、比較的厚い領域はより大きな電流容量を必要とす
る用途に使用される。このプロセスが無ければ、上半導
体層の厚さを違えて作製するためには、一般に埋め込み
層の形成とそれに続く一連の個別プロセス工程が必要と
されよう。表面シリコンの厚さを変えるためにスクリー
ン層を使用することの別の利点は、モートエンクローチ
メント（ｍｏａｔ ｅｎｃｒｏａｃｈｍｅｎｔ）の可能
性が減ることである。選択的薄膜化の方法は、通常もっ
と複雑で、一般に、薄くされた領域の端部においてモー
トエンクローチメントが生成する。
【０００８】打ち込みの前にスクリーン材料の層を堆積
し、パターン化し、そしてエッチングするための新規な
技術はまた、バルク基板領域およびＳＯＩ基板領域の両
方を含む基板であって、それらの各々の領域に１つの回
路の異なる部分が構築されるようになった基板を生成す
るためにも使用できる。一般に、そのような基板は、回
路の異なるブロック間に高電圧の分離を設けた集積回路
を作製するために使用できる。ＳＯＩ／バルク基板はま
た、高電圧で大量の電流を制御することも行える低電圧
論理回路を含む集積回路の作製にも使用できる。これら
の型の回路は、しばしば’スマートパワー’デバイスと
呼ばれる。大電流はバルク領域に構築されたトランジス
ターによって制御され、それらはＳＯＩ領域に構築され
たトランジスターよりも一般により効率的に発生熱を分
散させることができる。この回路の低電圧論理回路部分
は基板のＳＯＩ領域に形成され、その領域は一般により
高速のデバイス動作特性を提供し、バルク領域中に構築
された回路部分からのより優れた分離を提供する。この
ＳＯＩ／バルク基板を作製するためのパターン化ＳＯＩ
法の別の１つの利点は、得られる構造が一般に回路のバ
ルク部分とＳＯＩ部分との間で縦方向に小さな変位（あ
るいはステップ）しか有しないということである。一般
に、従来技術によれば、バルクシリコンへアクセスする
ためのエリアにおいて表面シリコンと埋め込み絶縁体を
エッチングで除去する方法によってＳＯＩ／バルク基板
を形成する場合には、ＳＯＩと露出したバルクとの間に
大きな縦方向の変位をもたらすのが普通であった。その
ため、一般に高度な平坦化が要求される集積回路作製が
困難または不可能となったものである。
【０００９】本発明の１つの実施例は、シリコン基板、
基板を覆う埋め込み絶縁体層、および前記埋め込み絶縁
体を覆う表面シリコン層を含む絶縁体上シリコン（ＳＯ
Ｉ）構造であって、そこにおいて前記埋め込み層が２な
いしそれ以上の予め定められた深さ位置に埋め込まれて
おり、また前記表面シリコン層が２ないしそれ以上の予
め定められた厚さを有している。
【００１０】本発明の１つの実施例を作成する方法は、
シリコン基板の上表面上に予め定められたパターンを有
するスクリーン層を形成して、それによってシリコン基
板に１つまたは複数個の露出した領域と１または複数の
露出されていない領域とを形成すること、前記シリコン
基板の露出された領域と露出されていない領域とへイオ
ンを打ち込んで、露出されていない領域へ打ち込まれた
イオンがそこを通過して前記スクリーン層によって阻止
され、それによって露出されていない領域へ打ち込まれ
たイオンが露出された領域へ打ち込まれたイオンよりも
シリコン基板の上表面により接近するようにすること、
前記基板をアニーリングして、シリコン基板を覆って本
質的に明瞭に定義された埋め込み絶縁体層を形成し、ま
た前記埋め込み絶縁体層を覆う表面シリコン層を形成し
て、前記スクリーン層の下側に形成された表面シリコン
層の部分がシリコン基板の露出した領域に形成された表
面シリコン層の部分よりも薄くなるようにすること、前
記スクリーン層のすべての残存部分を除去すること、前
記表面シリコン層をエッチングして、表面シリコン層の
より薄い部分の下側の埋め込み絶縁体層の部分を本質的
に露出させること、および前記露出した埋め込み絶縁体
をエッチングして、露出した埋め込み絶縁体の下側のシ
リコン基板部分を本質的に露出させることによって、同
一基板上にバルクシリコン表面領域とＳＯＩ表面領域と
の両方を形成する工程を含んでいる。
【００１１】本発明の１つの実施例を形成する別の方法
は、シリコン基板の上表面上に均一な厚さを有するスク
リーン層を形成すること、前記スクリーン層をエッチン
グして、比較的厚いスクリーンを有するエリアと比較的
薄いスクリーンを有するエリアとを形成すること、シリ
コン基板中へイオンを打ち込んで、前記より厚いスクリ
ーンエリアの下ではより浅い深さに到達し、前記より薄
いスクリーンエリアの下ではより深い深さにイオンが到
達するようにすること、前記基板をアニーリングして、
シリコン基板を覆う本質的に明瞭に定義された埋め込み
絶縁体層を形成し、埋め込み絶縁体層を覆う表面シリコ
ン層を形成して、前記より厚いスクリーンエリアの下に
形成される表面シリコン層の部分がより薄いスクリーン
エリアの下に形成される表面シリコン層の部分よりも薄
くなるようにすること、および前記スクリーン層のすべ
ての残存部分を除去することによって、それらの異なる
厚さを有する表面シリコンを、それらの厚さに基づいて
特性の変化するマイクロエレクトロニックデバイスを作
り込むために利用できるようにする工程を含んでいる。
【００１２】本発明に特徴的と思われる新規な性質につ
いては特許請求の範囲に示してある。しかし、本発明そ
のものについては、本発明のその他の特徴および利点と
ともに以下の図面を参照した詳細な説明から最も良く理
解できるであろう。
【００１３】
【実施例】図１ないし図６を参照すると、本発明の好適
実施例である、デバイス作り込みのためのＳＯＩ領域お
よびバルク領域の両方を含む基板を形成する方法が示さ
れている。図１は標準的なシリコン基板３６を示す。図
２はシリコン基板３６の一部を覆う、パターン化されエ
ッチされたＳｉＯ2 スクリーン層３０を示す。図３は酸
素のイオン打ち込みの後に形成される埋め込み酸化物層
３４および付随の表面シリコン層３２を示す。ＳｉＯ2
スクリーン層３０がその中をイオンが通過していくのを
妨げるため、埋め込みＳｉＯ2 層３４はスクリーン３０
の下で表面により接近することになり、その結果スクリ
ーン３０下の表面シリコン層３２はより薄くなる。一般
に、打ち込みプロセス中の間にスクリーン層３０のいく
らかはスパッタされて失われる。もしスクリーン層が十
分薄いと（例えば、約１５０ｎｍより薄いと）、層全体
がスパッタされて消失するかもしれない。図４はアニー
リングの後、残存するすべてのＳｉＯ2 スクリーンを除
去した後の構造を示す。図５を参照すると、ドライまた
はウエットのエッチングを行って表面シリコン３２の最
上部を除去することによって、より薄い表面シリコン領
域の下の埋め込みＳｉＯ2 層３４の部分が露出されてい
る。図６を参照すると、埋め込みＳｉＯ2層３４の露出
部分はシリコン基板３６まで下方へエッチされてしま
い、バルクおよびＳＯＩの両基板領域を露出された構造
が得られる。この方法において、表面シリコンのエッチ
ングも埋め込みＳｉＯ2 のエッチングもどちらもパター
ン化を必要としない。また、この構造の表面全体は従来
技術による構造よりもより平坦に近い。従来技術では、
表面シリコン層の一部およびそれに対応する埋め込みＳ
ｉＯ2 層の部分は、完成したＳＯＩウエハではエッチさ
れてしまう。従来技術の構造では、ウエハの露出したバ
ルク領域は、表面シリコン層よりも下へかなりの距離へ
こんでしまう。
【００１４】図７ないし図１０を参照すると、別の実施
例としてテーパーのついた表面シリコン層を備えたＳＯ
Ｉ基板を形成する方法が示されている。図７はシリコン
基板３６の表面上に形成された均一なＳｉＯ2 スクリー
ン層３０を示している。図８を参照すると、テーパーエ
ッチプロセスを用いてウエハの表面から各種の変化する
量のＳｉＯ2 スクリーン３０が除去されている。典型的
には、テーパーを持つエッチングは、ウエハをエッチャ
ント中へ傾けながらゆっくり沈めることによるか、ある
いは傾けたウエハを収容するタンク中のエッチャントの
水面をゆっくり持ち上げることによって行われる。Ｓｉ
Ｏ2 スクリーン３０はウエハの一方の側で全幅を有する
状態から、ウエハの他方の側でゼロ厚の状態まで変化さ
せることができる。図９は酸素のイオン打ち込みの後に
形成される埋め込み酸化物層３４および付随の表面シリ
コン層３２を示す。ＳｉＯ2 スクリーン３０の厚さが変
化することによって、ウエハ上にわたって埋め込みＳｉ
Ｏ2 層３４の深さが変化することになり、その結果、ウ
エハ上で表面シリコン層３２の厚さが変化することにな
る。図１０はアニーリングの後に、すべての残存ＳｉＯ
2 スクリーンを除去した後の構造を示す。一般に、表面
シリコン層３２の厚さが変化することで、表面シリコン
３２上の場所に依存して異なる特性を持つデバイスの作
り込みが可能となる。
【００１５】別の実施例として、図１１は異なる厚さの
各種レベルまでエッチされたスクリーン層３０を備えた
ＳＯＩ基板を示している。既述の実施例で説明したのと
同様な方法を用いることによって、スクリーン層３０の
下に埋め込みＳｉＯ2 層３４および表面シリコン層３２
が形成される。図１２はスクリーン層を除去した後のＳ
ＯＩ基板を示している。ここでも、表面シリコン厚が異
なるエリアを用いて、異なる特性を持つデバイスが作成
できる。
【００１６】別の１つの実施例として、図１３はスクリ
ーンとして異なる２つの材料を使用したＳＯＩ基板を示
す。基板上にＳｉ3 Ｎ4 ３８およびＳｉＯ2 ３０の両材
料が形成され、それらを既述のように処理することによ
って、埋め込みＳｉＯ2 層３４および表面シリコン層３
２が形成される。アニーリングの後、スクリーン材料は
除去されてそれ以降の処理に備える。一般に、スクリー
ンとして２つ以上の材料を使用した場合は、相対的なイ
オン打ち込み深さはスクリーン材料の相対的な高さのみ
では決まらない。例えば、相対的な材料密度もまたイオ
ンの進入深さに影響する。ここに用いられている”厚
い”、”より厚い”、”薄い”、および”より薄い”と
いう用語は、スクリーンとして２つ以上の材料が用いら
れた場合には、基板中へのイオンの進入を減らす相対的
な材料の能力を意味する。”より厚い”材料は”より薄
い”材料よりもイオンを阻止する能力が大きい。更に、
ここに用いられている”薄い”および”より薄い”とい
う用語は、スクリーン材料に関して用いられた場合に
は、スクリーン材料が存在しない場合も含んでいる。ス
クリーン材料が存在しないエリアは、一般的にスクリー
ン材料を備えたエリアに比較して最大のイオン進入を与
える。一般に、すべての材料厚さは基板中への少なくと
も何らかのイオン進入を許容するように選ばれる。
【００１７】更に別の実施例として、図１４もスクリー
ンとして２つ以上の材料を使用したＳＯＩ基板を示して
いる。フォトレジスト４０が塗布され、エッチされて、
基板上にＳｉ3 Ｎ4 ３８およびＳｉＯ2 ３０が形成さ
れ、次にそれらは既述のように処理されて、埋め込みＳ
ｉＯ2 層３４表面シリコン層３２が形成される。スクリ
ーン材料によって遮蔽されているエリアに加えて、スク
リーン層のないエリア（例えば、図３に示されている）
もまた使用される。アニーリングの後、スクリーン材料
は除去されてそれ以降の処理に備える。
【００１８】次の表１はいくつかの実施例と図面の要約
である。
【表１】
【００１９】以上、いくつかの好適実施例について詳細
に説明してきた。本発明の範囲は、ここに示した実施例
とは異なるがしかし本発明の範囲に含まれるような実施
例を包含し得ることを理解されたい。ここに述べた構造
に関して言えば、そのような構造への電気的な接続はオ
ーミックでも、整流性でも、容量性でも、直接的でも、
あるいは仲介回路等を介した間接的なものであってもよ
い。本発明の実施は、個別的なデバイスでも、あるいは
完全な集積回路でもかまわない。一般的に、好適または
特定実施例はその他の代替例よりも好ましい。
【００２０】本発明は例示の実施例に関して説明してき
たが、この説明は限定的な意図のものではない。本説明
を参照することで、例示実施例に対する各種の修正や組
み合わせが本発明のその他の実施例とともに当業者には
明らかとなるであろう。従って、請求の範囲はそのよう
な修正や実施例を包含すると解釈されるべきである。
【００２１】以上の説明に関して更に以下の項を開示す
る。 （１）変形された半導体基板を作製する方法であって、
次の工程： ａ．シリコン基板の上表面上に予め定められたパターン
を有するスクリーン層を形成し、それによって前記シリ
コン基板の１または複数の露出された領域と、１または
複数の露出されない領域とを生成すること、ｂ．前記シ
リコン基板の前記露出された領域と露出されない領域と
へイオンを打ち込んで、前記露出されない領域中へ打ち
込まれたイオンが前記スクリーン層によって阻止され、
それによって前記露出されない領域中へ打ち込まれたイ
オンが前記露出された領域へ打ち込まれたイオンよりも
前記シリコン基板の上表面に接近するようにすること、
ｃ．前記基板をアニールして、前記シリコン基板を覆う
本質的に明瞭に定義された埋め込み絶縁体層を形成し、
また前記埋め込み絶縁体層を覆う表面シリコン層を形成
して、前記スクリーン層の下に形成される前記表面シリ
コン層の部分が前記シリコン基板の前記露出された領域
中に形成される前記表面シリコン層の部分よりも薄いよ
うにすること、ｄ．前記スクリーン層のすべての残存部
分を除去すること、ｅ．前記表面シリコン層をエッチし
て、前記表面シリコン層の前記より薄い部分を覆う前記
埋め込み絶縁体層の部分を本質的に露出させること、お
よびｆ．前記露出された埋め込み絶縁体をエッチして、
前記露出された埋め込み絶縁体の下の前記シリコン基板
の部分を本質的に露出させて、それによって同一の基板
上にバルクシリコン表面領域とＳＯＩ表面領域の両方を
形成すること、を含む方法。
【００２２】（２）第１項記載の方法であって、前記イ
オンが酸素イオンである方法。
【００２３】（３）第１項記載の方法であって、前記ス
クリーン層がイオン打ち込みの間に本質的にスパッタ除
去され、前記基板アニールの後で除去されるのではない
方法。
【００２４】（４）第１項記載の方法であって、更に、
前記イオン打ち込みの前に前記スクリーン層を２以上の
厚さまでエッチし、それによって前記表面シリコン層を
２以上の厚さを持つように形成する工程を含む方法。
【００２５】（５）第１項記載の方法であって、更に、
前記バルクシリコン表面領域上に１または複数の第１の
能動的マイクロエレクトロニックデバイスを形成し、ま
た前記ＳＯＩ表面領域上に１または複数の第２の能動的
マイクロエレクトロニックデバイスを形成する工程を含
む方法。
【００２６】（６）第１項記載の方法であって、前記バ
ルクシリコン表面領域および前記ＳＯＩ表面領域が本質
的に平坦である方法。
【００２７】（７）第１項記載の方法であって、前記ス
クリーン層の下に形成された前記表面シリコン層の前記
部分が前記シリコン基板の前記露出された領域中に形成
された前記表面シリコン層の前記部分よりも本質的に薄
くなっている方法。
【００２８】（８）第１項記載の方法であって、前記ス
クリーン層がＳｉＯ2 、Ｓｉ3 Ｎ4 、Ｓｉ、フォトレジ
スト、およびそれらの組み合わせを含む群から選ばれた
ものである方法。
【００２９】（９）第１項記載の方法であって、前記埋
め込み絶縁体層がＳｉＯ2 、Ｓｉ3 Ｎ 4 、およびそれら
の組み合わせを含む群から選ばれたものである方法。
【００３０】（１０）変形された半導体基板を作製する
方法であって、次の工程： ａ．シリコン基板の上表面上にスクリーン層を形成する
こと、ｂ．前記スクリーン層を変形して、比較的厚いス
クリーンを備えるエリアと、比較的薄いスクリーンを備
えるエリアとを形成すること、ｃ．前記シリコン基板中
へイオンを打ち込んで、前記より厚いスクリーンエリア
の下で前記イオンがより浅い深さに打ち込まれ、前記よ
り薄いスクリーンエリア中ではより深い深さに打ち込ま
れるようにすること、ｄ．前記基板をアニールして、前
記シリコン基板を覆って本質的に明瞭に定義された埋め
込み絶縁体層を形成し、前記埋め込み絶縁体層を覆って
表面シリコン層を形成して、前記より厚いスクリーンエ
リアの下に形成される前記表面シリコン層の部分が前記
より薄いスクリーンエリアの下に形成される前記表面シ
リコン層の部分よりも薄いようにすること、およびｅ．
前記スクリーン層のすべての残存部分を除去して、それ
によって、異なる厚さを有する表面シリコンを、それら
の厚さに基づいて変化する特性を持つマイクロエレクト
ロニックデバイスを作り込むために使用できるようにす
ること、を含む方法。
【００３１】（１１）第１０項記載の方法であって、前
記スクリーン層がテーパーエッチを用いて変形され、そ
れによって前記表面シリコン層が前記基板にわたって連
続的に変化する厚さを持つように形成される方法。
【００３２】（１２）第１０項記載の方法であって、前
記スクリーン層が前記スクリーン層を各種深さのレベル
にまでエッチすることによって変形され、それによって
前記表面シリコンが各種厚さのレベルを持って形成され
る方法。
【００３３】（１３）第１０項記載の方法であって、更
に、前記表面シリコン層の前記より薄い部分の上に１ま
たは複数の第１の能動的マイクロエレクトロニックデバ
イスを形成し、前記表面シリコン層の前記より厚い部分
の上に１または複数の第２の能動的マイクロエレクトロ
ニックデバイスを形成する工程を含む方法。
【００３４】（１４）第１０項記載の方法であって、前
記より厚いスクリーンが第１のスクリーン材料を含み、
前記より薄いスクリーンが第２のスクリーン材料を含
み、前記第２のスクリーン材料が前記第１のスクリーン
材料と異なっている方法。
【００３５】（１５）第１０項記載の方法であって、前
記スクリーン層が２またはそれ以上のスクリーン材料を
含んでいる方法。
【００３６】（１６）第１０項記載の方法であって、前
記イオンが酸素イオンである方法。
【００３７】（１７）第１０項記載の方法であって、前
記スクリーン層がイオン打ち込みの間に本質的にスパッ
タ除去され、前記基板アニールの後で除去されるのでは
ない方法。
【００３８】（１８）第１０項記載の方法であって、前
記スクリーン層がＳｉＯ2 、Ｓｉ3 Ｎ 4 、Ｓｉ、フォト
レジスト、およびそれらの組み合わせを含む群から選ば
れたものである方法。
【００３９】（１９）第１０項記載の方法であって、前
記埋め込み絶縁体層がＳｉＯ2 、Ｓｉ 3 Ｎ4 、およびそ
れらの組み合わせを含む群から選ばれたものである方
法。
【００４０】（２０）絶縁体上シリコン（ＳＯＩ）構造
であって：シリコン基板、前記基板を覆って、２または
それ以上の予め定められた深さに埋め込まれた埋め込み
絶縁体層、前記埋め込み絶縁体を覆って、２またはそれ
以上の予め定められた厚さを有する表面シリコン層、第
１の厚さを有する前記表面シリコン層の第１のエリア上
に形成された１またはそれ以上の第１の能動的マイクロ
エレクトロニックデバイス、および第２の厚さを有する
前記表面シリコン層の第２のエリア上に形成された１ま
たはそれ以上の第２の能動的マイクロエレクトロニック
デバイス、を含む構造。
【００４１】（２１）本発明の１つの好適実施例は、半
導体基板（例えば、Ｓｉ３６）、前記基板を覆う埋め込
み絶縁体層（例えば、ＳｉＯ2 ３４）、前記埋め込み絶
縁体を覆う表面シリコン層（例えば、Ｓｉ３２）を含む
絶縁体上シリコン（ＳＯＩ）構造であって、前記埋め込
み層が２またはそれ以上の予め定められた深さに埋め込
まれており、前記表面シリコン層が２またはそれ以上の
予め定められた厚さを有している。一般に、イオン打ち
込みに先立って、スクリーン材料（例えば、ＳｉＯ2 ３
０）をパターン化し、エッチすることによって、基板の
予め選ばれたエリアに、より厚い表面シリコン層を備え
たスクリーン材料のより少ない、または存在しないエリ
アが形成され、その他のエリアには、より薄い表面シリ
コン層を備えたスクリーン材料のより多いエリアが形成
される。異なる表面シリコン厚さのエリアを使用して、
それらの厚さに依存した特性を有するデバイスを同一の
集積回路内に作り込むことができる。一般に、相対的に
より薄い領域はより高速のデバイスのために用いられ、
相対的により厚い領域はより大きい電流容量を要求され
る用途に使用される。打ち込みの前にスクリーン材料の
層を堆積し、パターン化し、そしてエッチングするため
に用いられる新規な技術はまた、バルク領域とＳＯＩ基
板領域の両方を含み、各々の領域中に１つの回路の異な
る部分を構築された基板を生成するためにも使用でき
る。一般的に、そのような基板は、回路の異なるブロッ
ク間に高電圧分離を設けた集積回路を作製するために使
用できる。ＳＯＩ／バルク基板はまた、高電圧において
大きな電流を制御することも行う低電圧論理回路を含む
集積回路を作製するためにも使用できる。
【図面の簡単な説明】
【図１】ＳＯＩおよびバルクシリコンの両方を同一基板
上に形成するための方法を示す断面図であって、スター
ト材料のシリコン基板を示す。
【図２】ＳＯＩおよびバルクシリコンの両方を同一基板
上に形成するための方法を示す断面図であって、パター
ン化されたスクリーン層を形成した構造を示す。
【図３】ＳＯＩおよびバルクシリコンの両方を同一基板
上に形成するための方法を示す断面図であって、イオン
打ち込みの後の構造を示す。
【図４】ＳＯＩおよびバルクシリコンの両方を同一基板
上に形成するための方法を示す断面図であって、アニー
リングおよびスクリーン層除去の後の構造を示す。
【図５】ＳＯＩおよびバルクシリコンの両方を同一基板
上に形成するための方法を示す断面図であって、薄い表
面シリコン層領域を露出させた構造を示す。
【図６】ＳＯＩおよびバルクシリコンの両方を同一基板
上に形成するための方法を示す断面図であって、露出し
た埋め込みＳｉＯ2 層を除去した構造を示す。
【図７】ＳＯＩ基板上へテーパーのついた表面シリコン
層を形成するための方法を示す断面図であって、シリコ
ン基板上へスクリーン層を形成した構造を示す。
【図８】ＳＯＩ基板上へテーパーのついた表面シリコン
層を形成するための方法を示す断面図であって、テーパ
ーエッチを行った構造を示す。
【図９】ＳＯＩ基板上へテーパーのついた表面シリコン
層を形成するための方法を示す断面図であって、イオン
打ち込み後の構造を示す。
【図１０】ＳＯＩ基板上へテーパーのついた表面シリコ
ン層を形成するための方法を示す断面図であって、アニ
ーリング後の構造を示す。
【図１１】異なる厚さの各種レベルを有するスクリーン
層を備えたＳＯＩ基板の断面図。
【図１２】異なる厚さの表面シリコン層エリアを備えた
ＳＯＩ基板の断面図。
【図１３】異なる厚さの各種材料でできたスクリーン層
を備えたＳＯＩ基板の断面図。
【図１４】異なる厚さの各種材料でできたスクリーン層
を備えたＳＯＩ基板の断面図。
【符号の説明】
３０ スクリーン層 ３２ 表面シリコン層 ３４ 埋め込みＳｉＯ2 層 ３６ シリコン基板 ３８ Ｓｉ3 Ｎ4 層 ４０ フォトレジスト

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 変形された半導体基板を作製する方法で
    あって、次の工程： ａ．シリコン基板の上表面上に予め定められたパターン
    を有するスクリーン層を形成し、それによって前記シリ
    コン基板の１または複数の露出された領域と、 １または複数の露出されない領域とを生成すること、 ｂ．前記シリコン基板の前記露出された領域と露出され
    ない領域とへイオンを打ち込んで、前記露出されない領
    域中へ打ち込まれたイオンが前記スクリーン層によって
    阻止され、それによって前記露出されない領域中へ打ち
    込まれたイオンが前記露出された領域へ打ち込まれたイ
    オンよりも前記シリコン基板の上表面に接近するように
    すること、 ｃ．前記基板をアニールして、前記シリコン基板を覆う
    本質的に明瞭に定義された埋め込み絶縁体層を形成し、
    また前記埋め込み絶縁体層を覆う表面シリコン層を形成
    して、前記スクリーン層の下に形成される前記表面シリ
    コン層の部分が前記シリコン基板の前記露出された領域
    中に形成される前記表面シリコン層の部分よりも薄いよ
    うにすること、 ｄ．前記スクリーン層のすべての残存部分を除去するこ
    と、 ｅ．前記表面シリコン層をエッチして、前記表面シリコ
    ン層の前記より薄い部分を覆う前記埋め込み絶縁体層の
    部分を本質的に露出させること、および ｆ．前記露出された埋め込み絶縁体をエッチして、前記
    露出された埋め込み絶縁体の下の前記シリコン基板の部
    分を本質的に露出させて、それによって同一の基板上に
    バルクシリコン表面領域とＳＯＩ表面領域の両方を形成
    すること、 を含む方法。
  2. 【請求項２】 絶縁体上シリコン（ＳＯＩ）構造であっ
    て：シリコン基板、 前記基板を覆って、２またはそれ以上の予め定められた
    深さに埋め込まれた埋め込み絶縁体層、 前記埋め込み絶縁体を覆って、２またはそれ以上の予め
    定められた厚さを有する表面シリコン層、 第１の厚さを有する前記表面シリコン層の第１のエリア
    上に形成された１またはそれ以上の第１の能動的マイク
    ロエレクトロニックデバイス、および第２の厚さを有す
    る前記表面シリコン層の第２のエリア上に形成された１
    またはそれ以上の第２の能動的マイクロエレクトロニッ
    クデバイス、 を含む構造。
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0316123A (ja) * 1989-03-29 1991-01-24 Mitsubishi Electric Corp イオン注入方法およびそれにより製造される半導体装置
JP2694815B2 (ja) * 1995-03-31 1997-12-24 日本電気株式会社 半導体装置およびその製造方法
KR0154702B1 (ko) * 1995-06-09 1998-10-15 김광호 항복전압을 향상시킨 다이오드 제조 방법
JP3604791B2 (ja) * 1995-11-09 2004-12-22 株式会社ルネサステクノロジ 半導体装置の製造方法
US5792678A (en) * 1996-05-02 1998-08-11 Motorola, Inc. Method for fabricating a semiconductor on insulator device
US5773326A (en) * 1996-09-19 1998-06-30 Motorola, Inc. Method of making an SOI integrated circuit with ESD protection
US6057214A (en) * 1996-12-09 2000-05-02 Texas Instruments Incorporated Silicon-on-insulation trench isolation structure and method for forming
US6054356A (en) * 1996-12-10 2000-04-25 Advanced Micro Devices, Inc. Transistor and process of making a transistor having an improved LDD masking material
US5930642A (en) * 1997-06-09 1999-07-27 Advanced Micro Devices, Inc. Transistor with buried insulative layer beneath the channel region
US5894152A (en) * 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
US5849613A (en) 1997-10-23 1998-12-15 Chartered Semiconductor Manufacturing Ltd. Method and mask structure for self-aligning ion implanting to form various device structures
US6197656B1 (en) * 1998-03-24 2001-03-06 International Business Machines Corporation Method of forming planar isolation and substrate contacts in SIMOX-SOI.
US6013936A (en) 1998-08-06 2000-01-11 International Business Machines Corporation Double silicon-on-insulator device and method therefor
US6753229B1 (en) 1998-12-04 2004-06-22 The Regents Of The University Of California Multiple-thickness gate oxide formed by oxygen implantation
US6255145B1 (en) 1999-01-08 2001-07-03 International Business Machines Corporation Process for manufacturing patterned silicon-on-insulator layers with self-aligned trenches and resulting product
US6303047B1 (en) 1999-03-22 2001-10-16 Lsi Logic Corporation Low dielectric constant multiple carbon-containing silicon oxide dielectric material for use in integrated circuit structures, and method of making same
US6524974B1 (en) 1999-03-22 2003-02-25 Lsi Logic Corporation Formation of improved low dielectric constant carbon-containing silicon oxide dielectric material by reaction of carbon-containing silane with oxidizing agent in the presence of one or more reaction retardants
US6204192B1 (en) 1999-03-29 2001-03-20 Lsi Logic Corporation Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures
US6476445B1 (en) 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
US6232658B1 (en) * 1999-06-30 2001-05-15 Lsi Logic Corporation Process to prevent stress cracking of dielectric films on semiconductor wafers
US6423628B1 (en) 1999-10-22 2002-07-23 Lsi Logic Corporation Method of forming integrated circuit structure having low dielectric constant material and having silicon oxynitride caps over closely spaced apart metal lines
US6756674B1 (en) 1999-10-22 2004-06-29 Lsi Logic Corporation Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same
US6391795B1 (en) 1999-10-22 2002-05-21 Lsi Logic Corporation Low k dielectric composite layer for intergrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning
US6316354B1 (en) 1999-10-26 2001-11-13 Lsi Logic Corporation Process for removing resist mask of integrated circuit structure which mitigates damage to underlying low dielectric constant silicon oxide dielectric layer
US6346490B1 (en) 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US6506678B1 (en) 2000-05-19 2003-01-14 Lsi Logic Corporation Integrated circuit structures having low k porous aluminum oxide dielectric material separating aluminum lines, and method of making same
US6365528B1 (en) 2000-06-07 2002-04-02 Lsi Logic Corporation Low temperature process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric-material characterized by improved resistance to oxidation and good gap-filling capabilities
US6346488B1 (en) 2000-06-27 2002-02-12 Lsi Logic Corporation Process to provide enhanced resistance to cracking and to further reduce the dielectric constant of a low dielectric constant dielectric film of an integrated circuit structure by implantation with hydrogen ions
US6368979B1 (en) 2000-06-28 2002-04-09 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6350700B1 (en) 2000-06-28 2002-02-26 Lsi Logic Corporation Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure
US6489242B1 (en) 2000-09-13 2002-12-03 Lsi Logic Corporation Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures
US6391768B1 (en) 2000-10-30 2002-05-21 Lsi Logic Corporation Process for CMP removal of excess trench or via filler metal which inhibits formation of concave regions on oxide surface of integrated circuit structure
US6423630B1 (en) 2000-10-31 2002-07-23 Lsi Logic Corporation Process for forming low K dielectric material between metal lines
US6537923B1 (en) 2000-10-31 2003-03-25 Lsi Logic Corporation Process for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6420277B1 (en) 2000-11-01 2002-07-16 Lsi Logic Corporation Process for inhibiting crack formation in low dielectric constant dielectric films of integrated circuit structure
US6858195B2 (en) 2001-02-23 2005-02-22 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material
US6572925B2 (en) 2001-02-23 2003-06-03 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon containing silicon oxide dielectric material
US6649219B2 (en) 2001-02-23 2003-11-18 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material characterized by improved resistance to oxidation
JP2002299591A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
US6503840B2 (en) 2001-05-02 2003-01-07 Lsi Logic Corporation Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning
US6559048B1 (en) 2001-05-30 2003-05-06 Lsi Logic Corporation Method of making a sloped sidewall via for integrated circuit structure to suppress via poisoning
US6583026B1 (en) 2001-05-31 2003-06-24 Lsi Logic Corporation Process for forming a low k carbon-doped silicon oxide dielectric material on an integrated circuit structure
US6562700B1 (en) 2001-05-31 2003-05-13 Lsi Logic Corporation Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal
US6566171B1 (en) 2001-06-12 2003-05-20 Lsi Logic Corporation Fuse construction for integrated circuit structure having low dielectric constant dielectric material
US6930056B1 (en) * 2001-06-19 2005-08-16 Lsi Logic Corporation Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure
US6559033B1 (en) 2001-06-27 2003-05-06 Lsi Logic Corporation Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
US6673721B1 (en) * 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
US6723653B1 (en) 2001-08-17 2004-04-20 Lsi Logic Corporation Process for reducing defects in copper-filled vias and/or trenches formed in porous low-k dielectric material
US6881664B2 (en) * 2001-08-28 2005-04-19 Lsi Logic Corporation Process for planarizing upper surface of damascene wiring structure for integrated circuit structures
US6531375B1 (en) 2001-09-18 2003-03-11 International Business Machines Corporation Method of forming a body contact using BOX modification
US6613665B1 (en) 2001-10-26 2003-09-02 Lsi Logic Corporation Process for forming integrated circuit structure comprising layer of low k dielectric material having antireflective properties in an upper surface
US6528423B1 (en) 2001-10-26 2003-03-04 Lsi Logic Corporation Process for forming composite of barrier layers of dielectric material to inhibit migration of copper from copper metal interconnect of integrated circuit structure into adjacent layer of low k dielectric material
US6495429B1 (en) * 2002-01-23 2002-12-17 International Business Machines Corporation Controlling internal thermal oxidation and eliminating deep divots in SIMOX by chlorine-based annealing
FR2847077B1 (fr) * 2002-11-12 2006-02-17 Soitec Silicon On Insulator Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
WO2005062364A1 (en) * 2003-12-16 2005-07-07 International Business Machines Corporation Contoured insulator layer of silicon-on-onsulator wafers and process of manufacture
US7115463B2 (en) * 2004-08-20 2006-10-03 International Business Machines Corporation Patterning SOI with silicon mask to create box at different depths
JP5157075B2 (ja) * 2006-03-27 2013-03-06 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法
US7452784B2 (en) * 2006-05-25 2008-11-18 International Business Machines Corporation Formation of improved SOI substrates using bulk semiconductor wafers
US7956415B2 (en) * 2008-06-05 2011-06-07 International Business Machines Corporation SOI transistor having a carrier recombination structure in a body
US8470682B2 (en) 2010-12-14 2013-06-25 International Business Machines Corporation Methods and structures for increased thermal dissipation of thin film resistors
CN102148183B (zh) * 2011-03-10 2015-04-29 上海华虹宏力半导体制造有限公司 具有阶梯型氧化埋层的soi的形成方法
US8871557B2 (en) * 2011-09-02 2014-10-28 Electronics And Telecommunications Research Institute Photomultiplier and manufacturing method thereof
US10347538B2 (en) 2017-06-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for direct forming stressor, semiconductor device having stressor, and method for forming the same
US10748934B2 (en) 2018-08-28 2020-08-18 Qualcomm Incorporated Silicon on insulator with multiple semiconductor thicknesses using layer transfer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3707765A (en) * 1970-11-19 1973-01-02 Motorola Inc Method of making isolated semiconductor devices
DE2226538A1 (de) * 1971-06-01 1972-12-14 Texas Instruments Inc Dielektrisch isolierte Halbleiteran Ordnung und Verfahren zu ihrer Herstellung
US3897274A (en) * 1971-06-01 1975-07-29 Texas Instruments Inc Method of fabricating dielectrically isolated semiconductor structures
GB2078441A (en) * 1980-06-17 1982-01-06 Westinghouse Electric Corp Forming impurity regions in semiconductor bodies by high energy ion irradiation
JPS5814538A (ja) * 1981-07-17 1983-01-27 Fujitsu Ltd 半導体装置の製造方法
JPS61174622A (ja) * 1985-01-29 1986-08-06 Fujitsu Ltd 半導体装置の製造方法
JPS62219562A (ja) * 1986-03-19 1987-09-26 Fujitsu Ltd 埋込絶縁層型のｓｏｉ素子
US4810664A (en) * 1986-08-14 1989-03-07 Hewlett-Packard Company Method for making patterned implanted buried oxide transistors and structures
FR2616590B1 (fr) * 1987-06-15 1990-03-02 Commissariat Energie Atomique Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
JPH01283818A (ja) * 1988-05-10 1989-11-15 Mitsubishi Electric Corp 半導体装置の製造方法
US4882294A (en) * 1988-08-17 1989-11-21 Delco Electronics Corporation Process for forming an epitaxial layer having portions of different thicknesses
US5196355A (en) * 1989-04-24 1993-03-23 Ibis Technology Corporation Simox materials through energy variation
JPH04226079A (ja) * 1990-04-17 1992-08-14 Canon Inc 半導体装置及びその製造方法及びそれを有する電子回路装置
US5212397A (en) * 1990-08-13 1993-05-18 Motorola, Inc. BiCMOS device having an SOI substrate and process for making the same
US5234852A (en) * 1990-10-10 1993-08-10 Sgs-Thomson Microelectronics, Inc. Sloped spacer for MOS field effect devices comprising reflowable glass layer
US5258318A (en) * 1992-05-15 1993-11-02 International Business Machines Corporation Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon
JPH06196635A (ja) * 1992-12-25 1994-07-15 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP0658930A3 (en) 1997-10-01
US5548149A (en) 1996-08-20
EP0658930A2 (en) 1995-06-21
US5364800A (en) 1994-11-15
TW267248B (ja) 1996-01-01
KR100311886B1 (ko) 2002-04-24
KR950001884A (ko) 1995-01-04

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