JP2001111064A - Ｍｏｓ構造およびその製造方法 - Google Patents
Ｍｏｓ構造およびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims abstract description 92
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 76
- 239000010703 silicon Substances 0.000 claims abstract description 76
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 238000009792 diffusion process Methods 0.000 claims abstract description 47
- 238000005468 ion implantation Methods 0.000 claims abstract description 42
- 239000002019 doping agent Substances 0.000 claims abstract description 38
- 238000002513 implantation Methods 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 20
- 150000002500 ions Chemical class 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 11
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 5
- 229920000642 polymer Polymers 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 229910003460 diamond Inorganic materials 0.000 claims description 3
- 239000010432 diamond Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 9
- 238000004886 process control Methods 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000005280 amorphization Methods 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- LFQCEHFDDXELDD-UHFFFAOYSA-N tetramethyl orthosilicate Chemical compound CO[Si](OC)(OC)OC LFQCEHFDDXELDD-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229920005573 silicon-containing polymer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
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Abstract
(57)【要約】
【課題】 低い抵抗、受け入れ可能な欠陥密度、信頼性
およびプロセス制御を有する拡散領域をシリコン基板中
に形成する方法を提供すること。 【解決手段】 この方法は、（ａ）シリコン基板に第１
のイオン注入を施す段階であって、アモルファス化され
たＳｉの領域が前記シリコン基板中に形成されるような
条件下で実施される段階と、（ｂ）前記アモルファス化
されたＳｉの領域を含む前記シリコン基板に第２のイオ
ン注入を施す段階であって、第２のイオン注入ピークが
前記アモルファス化されたＳｉの領域内にあるような条
件下で前記シリコン基板中にドーパント・イオンを注入
することによって実施される段階と、（ｃ）前記シリコ
ン基板を、前記アモルファス化されたＳｉの領域が再結
晶化されるような条件下でアニールする段階であって、
これによって前記シリコン基板中に拡散領域が形成され
る段階を含む。
およびプロセス制御を有する拡散領域をシリコン基板中
に形成する方法を提供すること。 【解決手段】 この方法は、（ａ）シリコン基板に第１
のイオン注入を施す段階であって、アモルファス化され
たＳｉの領域が前記シリコン基板中に形成されるような
条件下で実施される段階と、（ｂ）前記アモルファス化
されたＳｉの領域を含む前記シリコン基板に第２のイオ
ン注入を施す段階であって、第２のイオン注入ピークが
前記アモルファス化されたＳｉの領域内にあるような条
件下で前記シリコン基板中にドーパント・イオンを注入
することによって実施される段階と、（ｃ）前記シリコ
ン基板を、前記アモルファス化されたＳｉの領域が再結
晶化されるような条件下でアニールする段階であって、
これによって前記シリコン基板中に拡散領域が形成され
る段階を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、メタル・オン・シ
リコン（ＭＯＳ）構造に関し、より詳細には、受け入れ
可能な欠陥密度、信頼性およびプロセス制御を有する低
抵抗の拡散領域を含むＭＯＳ構造に関する。
リコン（ＭＯＳ）構造に関し、より詳細には、受け入れ
可能な欠陥密度、信頼性およびプロセス制御を有する低
抵抗の拡散領域を含むＭＯＳ構造に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタでは、コレク
タの抵抗を低減させデバイス性能を向上させるため、コ
レクタ領域内に比較的に高濃度にドープされた層を使用
する。この領域はサブコレクタと呼ばれ、バイポーラ・
トランジスタを構成するその他の拡散領域の下方に形成
される。さらに、比較的低抵抗の拡散で表面にサブコレ
クタを接続する、比較的に高濃度にドープされたリーチ
スルー（reachthrough）拡散を、コレクタ・コンタクト
の下に形成する必要がある。これは、標準的な周知のバ
イポーラ・トランジスタ設計である。
タの抵抗を低減させデバイス性能を向上させるため、コ
レクタ領域内に比較的に高濃度にドープされた層を使用
する。この領域はサブコレクタと呼ばれ、バイポーラ・
トランジスタを構成するその他の拡散領域の下方に形成
される。さらに、比較的低抵抗の拡散で表面にサブコレ
クタを接続する、比較的に高濃度にドープされたリーチ
スルー（reachthrough）拡散を、コレクタ・コンタクト
の下に形成する必要がある。これは、標準的な周知のバ
イポーラ・トランジスタ設計である。
【０００３】さらに、回路設計中に使用する同じダイ上
に使用可能なキャパシタ部品を有し、キャパシタを製作
する通常のプロセス・フローの一部であるプロセス段階
をできるだけ多く再使用することが望ましい。プロセス
段階を再使用してＭＯＳキャパシタを製作する１つの利
点はコストを下げることができることである。ＭＯＳキ
ャパシタの製作に使用するプロセスが、所望の信頼性お
よびその応用に対して必要な欠陥密度を提供し、プロセ
スからプロセスへ一貫した電気特性を与えるよう十分に
制御可能であることが絶対に必要である。
に使用可能なキャパシタ部品を有し、キャパシタを製作
する通常のプロセス・フローの一部であるプロセス段階
をできるだけ多く再使用することが望ましい。プロセス
段階を再使用してＭＯＳキャパシタを製作する１つの利
点はコストを下げることができることである。ＭＯＳキ
ャパシタの製作に使用するプロセスが、所望の信頼性お
よびその応用に対して必要な欠陥密度を提供し、プロセ
スからプロセスへ一貫した電気特性を与えるよう十分に
制御可能であることが絶対に必要である。
【０００４】従来技術では、この拡散領域を異なる２つ
のプロセスを使用して作成することができる。これらの
従来技術のプロセスを図１〜図３に示す。これらの図
で、符号１０はシリコン基板を表し、１２は浅いトレン
チ分離領域を表し、１４はイオン注入前に基板１０の表
面上に形成される酸化物を表し、１６は予備アモルファ
ス化（preamorphization）領域を表し、１８は拡散領域
を表す。
のプロセスを使用して作成することができる。これらの
従来技術のプロセスを図１〜図３に示す。これらの図
で、符号１０はシリコン基板を表し、１２は浅いトレン
チ分離領域を表し、１４はイオン注入前に基板１０の表
面上に形成される酸化物を表し、１６は予備アモルファ
ス化（preamorphization）領域を表し、１８は拡散領域
を表す。
【０００５】詳細には図１および図２は、非常に浅い低
ドーズ量アンチモン（Ｓｂ）注入（Ｓｂ濃度１〜２×１
０14原子／ｃｍ2、イオン注入エネルギー４５ＫｅＶ）
およびそれに続く低エネルギー高ドーズ量リン（Ｐ）注
入（Ｐ濃度４〜６×１０15原子／ｃｍ2、イオン注入エ
ネルギー２０ＫｅＶ）によって実施された拡散を示す図
である。この従来技術のプロセスでは、アンチモンがシ
リコン基板を、上面からシリコン表面の下方約３０ｎｍ
のピーク深度まで予備アモルファス化する。シリコン・
ウェーハ中に拡散を注入した後、ウェーハをアニールし
表面を再結晶化する。この予備アモルファス化段階によ
ってアニール後のＳｉ中の欠陥が除去される。注入が浅
いため、その後にこの拡散領域の上に成長させたＭＯＳ
キャパシタ酸化物は信頼できないと判定された。さらに
この従来技術では、表面のドーパント濃度の変動が大き
いためにこの拡散領域の上に成長させた酸化物の酸化物
厚さの変動も大きくなった。さらにこの従来技術の技法
では、プロセスの各実行（run）間で酸化物の厚さが幅
広く変動し、シリコンの酸化が、通常の小さなプロセス
変動に極めて敏感であることが示された。
ドーズ量アンチモン（Ｓｂ）注入（Ｓｂ濃度１〜２×１
０14原子／ｃｍ2、イオン注入エネルギー４５ＫｅＶ）
およびそれに続く低エネルギー高ドーズ量リン（Ｐ）注
入（Ｐ濃度４〜６×１０15原子／ｃｍ2、イオン注入エ
ネルギー２０ＫｅＶ）によって実施された拡散を示す図
である。この従来技術のプロセスでは、アンチモンがシ
リコン基板を、上面からシリコン表面の下方約３０ｎｍ
のピーク深度まで予備アモルファス化する。シリコン・
ウェーハ中に拡散を注入した後、ウェーハをアニールし
表面を再結晶化する。この予備アモルファス化段階によ
ってアニール後のＳｉ中の欠陥が除去される。注入が浅
いため、その後にこの拡散領域の上に成長させたＭＯＳ
キャパシタ酸化物は信頼できないと判定された。さらに
この従来技術では、表面のドーパント濃度の変動が大き
いためにこの拡散領域の上に成長させた酸化物の酸化物
厚さの変動も大きくなった。さらにこの従来技術の技法
では、プロセスの各実行（run）間で酸化物の厚さが幅
広く変動し、シリコンの酸化が、通常の小さなプロセス
変動に極めて敏感であることが示された。
【０００６】図３に、拡散領域を製作するのに従来技術
において使用できる第２の注入方法を示す。この従来技
術のプロセスは先に図１および図２に示したプロセスと
類似しているが、低エネルギー低ドーズ量Ｓｂ注入が行
われない、すなわち予備アモルファス化段階を使用しな
い点が異なる。代わりに、比較的に高エネルギー、高ド
ーズ量の単一のリン注入が使用される。この従来技術の
プロセスは、酸化物の信頼性の問題および酸化物の変動
の問題を補正したが、この技法ではアニール後にシリコ
ン中に転位および積層欠陥が生じる。
において使用できる第２の注入方法を示す。この従来技
術のプロセスは先に図１および図２に示したプロセスと
類似しているが、低エネルギー低ドーズ量Ｓｂ注入が行
われない、すなわち予備アモルファス化段階を使用しな
い点が異なる。代わりに、比較的に高エネルギー、高ド
ーズ量の単一のリン注入が使用される。この従来技術の
プロセスは、酸化物の信頼性の問題および酸化物の変動
の問題を補正したが、この技法ではアニール後にシリコ
ン中に転位および積層欠陥が生じる。
【０００７】従来技術の拡散領域製作プロセスの以上の
ような欠点から見て、受け入れ可能な欠陥密度、信頼性
およびプロセス制御を有し、なおかつ抵抗の低い拡散領
域を形成することができる改良された新規な方法を開発
する必要がある。
ような欠点から見て、受け入れ可能な欠陥密度、信頼性
およびプロセス制御を有し、なおかつ抵抗の低い拡散領
域を形成することができる改良された新規な方法を開発
する必要がある。
【０００８】
【発明が解決しようとする課題】本発明の１つの目的
は、低抵抗（シート抵抗約５０．０Ω／□未満）の拡散
領域を製作する方法を提供することにある。
は、低抵抗（シート抵抗約５０．０Ω／□未満）の拡散
領域を製作する方法を提供することにある。
【０００９】本発明の他の目的は、受け入れ可能な欠陥
密度、信頼性およびプロセス制御を有する拡散領域の製
作方法を提供することにある。
密度、信頼性およびプロセス制御を有する拡散領域の製
作方法を提供することにある。
【００１０】本発明の他の目的は、ＭＯＳキャパシタに
使用することができる拡散領域を提供することにある。
使用することができる拡散領域を提供することにある。
【００１１】
【課題を解決するための手段】これらおよびその他の目
的および利点は、予め実施した予備アモルファス化注入
段階によって作り出されたアモルファス領域内に注入の
ピーク（Ｒｐ）がくるように、高ドーズ量ドーパント
（例えばリン）注入段階のエネルギーを選択する本発明
の方法を使用することによって得ることができる。詳細
には本発明の方法は、シリコン基板中に低抵抗の拡散領
域を形成する際に使用される。この方法は、 （ａ）シリコン基板に第１のイオン注入を施す段階であ
って、前記第１のイオン注入段階が、アモルファス化さ
れたＳｉの領域が前記シリコン基板中に形成されるよう
な条件下で実施される段階、 （ｂ）前記アモルファス化されたＳｉの領域を含む前記
シリコン基板に第２のイオン注入を施す段階であって、
前記第２のイオン注入段階が、前記ドーパント・イオン
の注入ピークが前記アモルファス化されたＳｉの領域内
にあるような条件下で前記シリコン基板中にドーパント
・イオンを注入することによって実施される段階、およ
び （ｃ）前記シリコン基板を、前記アモルファス化された
Ｓｉの領域が再結晶化されるような条件下でアニールす
る段階であって、これによって前記シリコン基板中に拡
散領域が形成される段階を含む。
的および利点は、予め実施した予備アモルファス化注入
段階によって作り出されたアモルファス領域内に注入の
ピーク（Ｒｐ）がくるように、高ドーズ量ドーパント
（例えばリン）注入段階のエネルギーを選択する本発明
の方法を使用することによって得ることができる。詳細
には本発明の方法は、シリコン基板中に低抵抗の拡散領
域を形成する際に使用される。この方法は、 （ａ）シリコン基板に第１のイオン注入を施す段階であ
って、前記第１のイオン注入段階が、アモルファス化さ
れたＳｉの領域が前記シリコン基板中に形成されるよう
な条件下で実施される段階、 （ｂ）前記アモルファス化されたＳｉの領域を含む前記
シリコン基板に第２のイオン注入を施す段階であって、
前記第２のイオン注入段階が、前記ドーパント・イオン
の注入ピークが前記アモルファス化されたＳｉの領域内
にあるような条件下で前記シリコン基板中にドーパント
・イオンを注入することによって実施される段階、およ
び （ｃ）前記シリコン基板を、前記アモルファス化された
Ｓｉの領域が再結晶化されるような条件下でアニールす
る段階であって、これによって前記シリコン基板中に拡
散領域が形成される段階を含む。
【００１２】本発明の方法は、以下の３つの基準を満た
す拡散領域を提供することに留意されたい。すなわち、
（ｉ）抵抗が低いこと、（ｉｉ）注入したＳｉのアニー
ル中に形成されるＳｉ欠陥が少ないこと、および（ｉｉ
ｉ）ウェーハ全面の均一性が約±５％と厚さが均一な信
頼できる酸化物領域が得られることである。従来技術の
プロセスでもこれらの特性のうちの１つまたは２つを満
たすことができるが、これらの特性を全て満たすものは
ない。
す拡散領域を提供することに留意されたい。すなわち、
（ｉ）抵抗が低いこと、（ｉｉ）注入したＳｉのアニー
ル中に形成されるＳｉ欠陥が少ないこと、および（ｉｉ
ｉ）ウェーハ全面の均一性が約±５％と厚さが均一な信
頼できる酸化物領域が得られることである。従来技術の
プロセスでもこれらの特性のうちの１つまたは２つを満
たすことができるが、これらの特性を全て満たすものは
ない。
【００１３】本発明の他の態様は、本発明の拡散領域を
その中に含むＭＯＳキャパシタを形成する方法に関す
る。詳細には本発明のこの態様は、先に述べた段階
（ａ）〜（ｃ）を実施する段階、および次いで以下の諸
段階を実施する段階を含む。 （ｄ）前記シリコン基板上に誘電体層を形成する段階 （ｅ）前記誘電体層上にドープされたポリシリコン層を
形成する段階 （ｆ）前記ドープされたポリシリコン層をアニールして
同層を活性化する段階
その中に含むＭＯＳキャパシタを形成する方法に関す
る。詳細には本発明のこの態様は、先に述べた段階
（ａ）〜（ｃ）を実施する段階、および次いで以下の諸
段階を実施する段階を含む。 （ｄ）前記シリコン基板上に誘電体層を形成する段階 （ｅ）前記誘電体層上にドープされたポリシリコン層を
形成する段階 （ｆ）前記ドープされたポリシリコン層をアニールして
同層を活性化する段階
【００１４】製造方法の提供に加え、本発明は、これら
の方法によって得られる構造も対象とする。本発明のこ
の態様によれば、拡散領域がその中に形成されたシリコ
ン基板を含むＭＯＳ構造であって、前記拡散領域の抵抗
が５０Ω／□以下であり、前記拡散領域が、前記シリコ
ン基板の表面から約５００Å以上の深さのところに形成
されるＭＯＳ構造を提供する。
の方法によって得られる構造も対象とする。本発明のこ
の態様によれば、拡散領域がその中に形成されたシリコ
ン基板を含むＭＯＳ構造であって、前記拡散領域の抵抗
が５０Ω／□以下であり、前記拡散領域が、前記シリコ
ン基板の表面から約５００Å以上の深さのところに形成
されるＭＯＳ構造を提供する。
【００１５】ＭＯＳキャパシタとして使用するときには
このＭＯＳ構造がさらに、前記シリコン基板上に形成さ
れた誘電体層および前記誘電体層上のドープされ活性化
されたポリシリコン層を含む。
このＭＯＳ構造がさらに、前記シリコン基板上に形成さ
れた誘電体層および前記誘電体層上のドープされ活性化
されたポリシリコン層を含む。
【００１６】
【発明の実施の形態】次に本出願に添付した図面を参照
して、拡散領域がその中に形成されたＭＯＳ構造を提供
する本発明をより詳細に説明する。添付図面では、同じ
または対応する構成部分あるいはその両方が同じ符号で
記述されていることに留意されたい。
して、拡散領域がその中に形成されたＭＯＳ構造を提供
する本発明をより詳細に説明する。添付図面では、同じ
または対応する構成部分あるいはその両方が同じ符号で
記述されていることに留意されたい。
【００１７】最初に、低抵抗拡散領域を製作するのに本
発明で使用する基本的なプロセス段階を示す図４〜図６
を参照する。詳細には図４は、アモルファス化されたＳ
ｉの領域１６をシリコン基板１０の表面に形成する本発
明のプロセスの第１の注入段階、すなわち予備アモルフ
ァス化段階を示す。図示のようにシリコン基板１０は、
浅いトレンチ分離（ＳＴＩ）領域１２、および浅いトレ
ンチ分離領域を覆うことなく基板１０の表面に形成され
た酸化物層１４を含む。酸化物層、例えばＳｉＯ2はさ
まざまな注入段階の間、マスクとして使用され、再結晶
化アニール段階の前または後に当技術分野で周知の従来
の除去技法を使用して構造の表面から除去される。
発明で使用する基本的なプロセス段階を示す図４〜図６
を参照する。詳細には図４は、アモルファス化されたＳ
ｉの領域１６をシリコン基板１０の表面に形成する本発
明のプロセスの第１の注入段階、すなわち予備アモルフ
ァス化段階を示す。図示のようにシリコン基板１０は、
浅いトレンチ分離（ＳＴＩ）領域１２、および浅いトレ
ンチ分離領域を覆うことなく基板１０の表面に形成され
た酸化物層１４を含む。酸化物層、例えばＳｉＯ2はさ
まざまな注入段階の間、マスクとして使用され、再結晶
化アニール段階の前または後に当技術分野で周知の従来
の除去技法を使用して構造の表面から除去される。
【００１８】シリコン基板１０は、半導体製造に使用す
ることができる一切の基板を含む。基板１０は、Ｓｉウ
ェーハ、Ｓｉチップ、シリコン・オン・インシュレータ
（ＳＯＩ）構造またはその他の同等の構造とすることが
でき、その中にさまざまな分離領域およびアクティブ・
デバイス領域を含むことができる。図面には浅いトレン
チ分離領域だけを示したが、本発明は、従来の分離／ア
クティブ領域を含むその他のシリコン基板をも含む。
ることができる一切の基板を含む。基板１０は、Ｓｉウ
ェーハ、Ｓｉチップ、シリコン・オン・インシュレータ
（ＳＯＩ）構造またはその他の同等の構造とすることが
でき、その中にさまざまな分離領域およびアクティブ・
デバイス領域を含むことができる。図面には浅いトレン
チ分離領域だけを示したが、本発明は、従来の分離／ア
クティブ領域を含むその他のシリコン基板をも含む。
【００１９】図４に示した構造は、当業者に周知の従来
のプロセスを使用して製作する。例えばＳＴＩ領域１２
は、シリコン基板１０の表面に浅いトレンチ領域を与え
るリソグラフィおよびドライ・エッチングを使用して製
作する。浅いトレンチ領域は、テトラメチルオルトシリ
ケート（ＴＥＯＳ）などの誘電材料で充てんし、高密度
化する。ＴＥＯＳをトレンチに充てんする前に任意選択
でトレンチの中にライナ（liner）材料を形成してもよ
い。リソグラフィ段階で使用したレジストを除去し、そ
の後、反応性イオン・エッチング（ＲＩＥ）、化学機械
研磨（ＣＭＰ）、研削（grinding）などの従来の平坦化
プロセスを使用して構造を平坦化する。
のプロセスを使用して製作する。例えばＳＴＩ領域１２
は、シリコン基板１０の表面に浅いトレンチ領域を与え
るリソグラフィおよびドライ・エッチングを使用して製
作する。浅いトレンチ領域は、テトラメチルオルトシリ
ケート（ＴＥＯＳ）などの誘電材料で充てんし、高密度
化する。ＴＥＯＳをトレンチに充てんする前に任意選択
でトレンチの中にライナ（liner）材料を形成してもよ
い。リソグラフィ段階で使用したレジストを除去し、そ
の後、反応性イオン・エッチング（ＲＩＥ）、化学機械
研磨（ＣＭＰ）、研削（grinding）などの従来の平坦化
プロセスを使用して構造を平坦化する。
【００２０】酸化物層１４は基板１０の表面に、基板の
表面に薄い酸化物層を成長させることができる熱酸化プ
ロセスを使用して形成する。本発明によればこの酸化物
は、後続の注入プロセスにおいて注入マスクとして使用
される。あるいは、適当なレジストを用いて構造にパタ
ーン形成し、次いで、化学気相成長（ＣＶＤ）、プラズ
マＣＶＤ、スパッタリング、その他の同等の付着プロセ
スなどの従来の付着技法を使用してＳｉＯ2などの酸化
物を含む材料を基板１０の露出した表面に付着させるこ
とによって、スクリーン酸化物層を形成することができ
る。
表面に薄い酸化物層を成長させることができる熱酸化プ
ロセスを使用して形成する。本発明によればこの酸化物
は、後続の注入プロセスにおいて注入マスクとして使用
される。あるいは、適当なレジストを用いて構造にパタ
ーン形成し、次いで、化学気相成長（ＣＶＤ）、プラズ
マＣＶＤ、スパッタリング、その他の同等の付着プロセ
スなどの従来の付着技法を使用してＳｉＯ2などの酸化
物を含む材料を基板１０の露出した表面に付着させるこ
とによって、スクリーン酸化物層を形成することができ
る。
【００２１】酸化物層の形成にどの技法を使用するかに
関わらず、酸化物層１４の最終的な厚さは約２０〜約２
００Åとする。酸化物層の最終的な厚さが約６０〜約１
００Åであることがより好ましい。
関わらず、酸化物層１４の最終的な厚さは約２０〜約２
００Åとする。酸化物層の最終的な厚さが約６０〜約１
００Åであることがより好ましい。
【００２２】図４に示すように構造を、Ｇｅ、Ｓｂ、Ｉ
ｎ、Ａｓ、その他のドーパントなどの重い原子（重原
子）を使用してシリコン基板に予備アモルファス化領域
１６を作成する第１のイオン注入段階にかける。詳細に
は第１のイオン注入段階が、Ｓｉ基板の表面の下方の一
領域の結晶構造を破壊する役目を果たし、アモルファス
化されたＳｉを含む深いアモルファス注入領域を作り出
す。第１のイオン注入段階は、約１×１０14〜約５×１
０14原子／ｃｍ2のイオン・ドーズ量を使用し、第１の
イオン注入段階のエネルギーは５０ＫｅＶ以上、好まし
くは約１００〜約５００ＫｅＶとする。これらの条件を
使用すると予備アモルファス化領域が、シリコン基板の
表面の約８０〜約１５０ｎｍの深さに作り出される。重
原子は、アモルファス・シリコン領域の上面が酸化物層
から離れる十分な深さに注入しなければならないことに
留意されたい。
ｎ、Ａｓ、その他のドーパントなどの重い原子（重原
子）を使用してシリコン基板に予備アモルファス化領域
１６を作成する第１のイオン注入段階にかける。詳細に
は第１のイオン注入段階が、Ｓｉ基板の表面の下方の一
領域の結晶構造を破壊する役目を果たし、アモルファス
化されたＳｉを含む深いアモルファス注入領域を作り出
す。第１のイオン注入段階は、約１×１０14〜約５×１
０14原子／ｃｍ2のイオン・ドーズ量を使用し、第１の
イオン注入段階のエネルギーは５０ＫｅＶ以上、好まし
くは約１００〜約５００ＫｅＶとする。これらの条件を
使用すると予備アモルファス化領域が、シリコン基板の
表面の約８０〜約１５０ｎｍの深さに作り出される。重
原子は、アモルファス・シリコン領域の上面が酸化物層
から離れる十分な深さに注入しなければならないことに
留意されたい。
【００２３】第１の注入段階で使用する好ましい重原子
はＳｂであり、好ましい条件は、Ｓｂイオン・ドーズ量
１〜５×１０14、注入エネルギー２００ＫｅＶ以上であ
る。これらの条件を使用するとＳｂは、シリコン基板の
表面の約９０ｎｍから深いところに注入される。
はＳｂであり、好ましい条件は、Ｓｂイオン・ドーズ量
１〜５×１０14、注入エネルギー２００ＫｅＶ以上であ
る。これらの条件を使用するとＳｂは、シリコン基板の
表面の約９０ｎｍから深いところに注入される。
【００２４】次に図５に示すように、図４に示した構造
上に第２のイオン注入段階を実施する。詳細には第２の
イオン注入段階では、Ｐ、Ａｓ、その他のドーパントな
どのドーパント原子を高いドーズ量を使用して注入す
る。注入するドーパントのエネルギーは、範囲Ｒｐとも
呼ぶピーク注入が第１のイオン注入段階によって生み出
されたアモルファス領域内にくるように選択する。本発
明のこの段階で使用するドーパント原子は、アモルファ
ス領域を生み出すのに使用した重原子とは異なる。第２
のイオン注入段階は、約１×１０15〜約８×１０15原子
／ｃｍ2のドーパント・ドーズ量、約５０〜約１５０Ｋ
ｅＶの注入エネルギーを使用して実施する。第２のイオ
ン注入段階で使用するこれらの条件は、第１のイオン注
入段階によって作り出されたアモルファス化領域内、す
なわちシリコン基板の表面から約８０〜約１５０ｎｍの
深さの範囲にドーパント原子を注入するのに十分である
ことを再び強調しておく。図５で１６'は、ドーパント
原子が予備アモルファス化領域に注入された新しい領域
を表す。第１のイオン注入段階によって作り出されたア
モルファス領域内にドーパント・イオンを注入すること
によって、望ましくない欠陥の形成が回避される。
上に第２のイオン注入段階を実施する。詳細には第２の
イオン注入段階では、Ｐ、Ａｓ、その他のドーパントな
どのドーパント原子を高いドーズ量を使用して注入す
る。注入するドーパントのエネルギーは、範囲Ｒｐとも
呼ぶピーク注入が第１のイオン注入段階によって生み出
されたアモルファス領域内にくるように選択する。本発
明のこの段階で使用するドーパント原子は、アモルファ
ス領域を生み出すのに使用した重原子とは異なる。第２
のイオン注入段階は、約１×１０15〜約８×１０15原子
／ｃｍ2のドーパント・ドーズ量、約５０〜約１５０Ｋ
ｅＶの注入エネルギーを使用して実施する。第２のイオ
ン注入段階で使用するこれらの条件は、第１のイオン注
入段階によって作り出されたアモルファス化領域内、す
なわちシリコン基板の表面から約８０〜約１５０ｎｍの
深さの範囲にドーパント原子を注入するのに十分である
ことを再び強調しておく。図５で１６'は、ドーパント
原子が予備アモルファス化領域に注入された新しい領域
を表す。第１のイオン注入段階によって作り出されたア
モルファス領域内にドーパント・イオンを注入すること
によって、望ましくない欠陥の形成が回避される。
【００２５】本発明で使用する好ましいドーパントはＰ
であり、好ましい条件は、Ｐドーズ量が４×１０15原子
／ｃｍ2、注入エネルギーが７０ＫｅＶである。本発明
の方法では、第１および第２の注入段階に対して従来の
任意のイオン注入装置を使用することができることに留
意されたい。
であり、好ましい条件は、Ｐドーズ量が４×１０15原子
／ｃｍ2、注入エネルギーが７０ＫｅＶである。本発明
の方法では、第１および第２の注入段階に対して従来の
任意のイオン注入装置を使用することができることに留
意されたい。
【００２６】アモルファス化領域中にドーパント・イオ
ンを注入した後、アモルファスＳｉを再結晶化するのに
十分な条件下で構造をアニールし、これによって拡散領
域１８を形成する。アニール後の構造を図６に示す。ア
ニールは、炉アニールまたは短時間アニール（ＲＴＡ）
を使用して実施することができる。これらのアニール技
法はともに当業者に周知である。このアニール段階は一
般に不活性ガス、例えばＨｅ、Ａｒ、Ｎ2雰囲気中で実
施する。不活性ガスに約３％未満の酸素を混合すること
ができる。不活性ガス雰囲気の代わりに酸化性雰囲気を
アニール中に使用することもできる。
ンを注入した後、アモルファスＳｉを再結晶化するのに
十分な条件下で構造をアニールし、これによって拡散領
域１８を形成する。アニール後の構造を図６に示す。ア
ニールは、炉アニールまたは短時間アニール（ＲＴＡ）
を使用して実施することができる。これらのアニール技
法はともに当業者に周知である。このアニール段階は一
般に不活性ガス、例えばＨｅ、Ａｒ、Ｎ2雰囲気中で実
施する。不活性ガスに約３％未満の酸素を混合すること
ができる。不活性ガス雰囲気の代わりに酸化性雰囲気を
アニール中に使用することもできる。
【００２７】アニールの正確な温度および時間は、使用
するアニール技法ならびにシリコン基板中に見られるド
ーパントの種類によって異なる。アモルファスＳｉを再
結晶化しドーパントを活性化できるものである限り、正
確な温度および時間は本発明にとってそれほど重要では
ない。
するアニール技法ならびにシリコン基板中に見られるド
ーパントの種類によって異なる。アモルファスＳｉを再
結晶化しドーパントを活性化できるものである限り、正
確な温度および時間は本発明にとってそれほど重要では
ない。
【００２８】次に図７に示すように誘電体層２０を、シ
リコン基板の表面の部分にＳＴＩ領域の一部を覆って形
成する。ただしＳＴＩ領域全体は覆わない。誘電体層
は、当技術分野で周知の従来の熱酸化条件を使用して熱
的に成長させるか、またはＣＶＤ、プラズマＣＶＤ、ス
パッタリング、スピンオン・コーティング、その他の同
等の付着技法など、従来の技法によって付着させること
ができる。本発明に使用することができる適当な誘電材
料は、酸化物、窒化物、ダイヤモンド、ダイヤモンド様
炭素、パラリエン・ポリマー、シリコン・ポリマーおよ
びその他の同等の材料を含む一般的な絶縁材料である。
ただしこれらに限定されるわけではない。本発明の好ま
しい実施形態では誘電体層は、熱成長させた酸化物層で
ある。誘電体層２０の厚さは一般に約３０〜約２００Å
である。より好ましくは誘電体層２０の厚さが約５０〜
約１００Åである。
リコン基板の表面の部分にＳＴＩ領域の一部を覆って形
成する。ただしＳＴＩ領域全体は覆わない。誘電体層
は、当技術分野で周知の従来の熱酸化条件を使用して熱
的に成長させるか、またはＣＶＤ、プラズマＣＶＤ、ス
パッタリング、スピンオン・コーティング、その他の同
等の付着技法など、従来の技法によって付着させること
ができる。本発明に使用することができる適当な誘電材
料は、酸化物、窒化物、ダイヤモンド、ダイヤモンド様
炭素、パラリエン・ポリマー、シリコン・ポリマーおよ
びその他の同等の材料を含む一般的な絶縁材料である。
ただしこれらに限定されるわけではない。本発明の好ま
しい実施形態では誘電体層は、熱成長させた酸化物層で
ある。誘電体層２０の厚さは一般に約３０〜約２００Å
である。より好ましくは誘電体層２０の厚さが約５０〜
約１００Åである。
【００２９】次いで、ドープしたまたは無ドープのポリ
シリコンの層２２を図７に示した構造全体上に形成し、
ポリシリコン層および誘電体層をパターン形成して図８
に示す構造を形成する。ポリシリコン層は、当業者に周
知の従来の付着技法を使用して形成する。例えば化学気
相成長、プラズマ化学気相成長、またはスパッタリング
を使用して誘電体層１２の表面にポリシリコン層を形成
することができる。ポリシリコン層を付着させる非常に
好ましい手段は、６００℃〜７５０℃などの低温でのシ
ランの熱分解である。ポリシリコン層の厚さは本発明に
とってそれほど重要ではないが、一般に約５００〜約３
０００Åである。パターン形成は、従来のリソグラフィ
および反応性イオン・エッチングを使用して実施するこ
とができる。
シリコンの層２２を図７に示した構造全体上に形成し、
ポリシリコン層および誘電体層をパターン形成して図８
に示す構造を形成する。ポリシリコン層は、当業者に周
知の従来の付着技法を使用して形成する。例えば化学気
相成長、プラズマ化学気相成長、またはスパッタリング
を使用して誘電体層１２の表面にポリシリコン層を形成
することができる。ポリシリコン層を付着させる非常に
好ましい手段は、６００℃〜７５０℃などの低温でのシ
ランの熱分解である。ポリシリコン層の厚さは本発明に
とってそれほど重要ではないが、一般に約５００〜約３
０００Åである。パターン形成は、従来のリソグラフィ
および反応性イオン・エッチングを使用して実施するこ
とができる。
【００３０】先に述べたとおりポリシリコンのドーピン
グは、付着プロセス中またはポリシリコン層を形成した
後に実行することができる。付着プロセス中にドーピン
グを実施するときには付着ガスがｎ型またはｐ型ドーパ
ント、すなわちジボランを含む。ポリシリコン層の形成
後にドーピングを実施するときには、ドーパント原子を
従来のイオン注入によって導入する。どの技法を使用す
るかに関わらずドープ後のポリシリコン層は、濃度約１
×１０14〜約１×１０21原子／ｃｍ2のドーパントを含
む。ドープされたポリシリコン層の形成後に、ポリシリ
コン層全体を通してドーパント原子の分布を均質化し、
シリコン結晶粒中のドーパント原子濃度を溶解度の限界
にまでまたは限界の近くにまで高め、シリコン薄膜を再
結晶化して、ポリシリコン層中に結晶粒界を形成させる
のに十分な従来のアニールを実施することができる。こ
のアニール段階は、従来の炉アニールまたは短時間アニ
ールを使用して実施する。やはりここでも正確な温度お
よび時間は、ポリシリコン層中に取り込ませるドーパン
ト原子の種類ならびに選択したアニール・プロセスの種
類によって異なる。
グは、付着プロセス中またはポリシリコン層を形成した
後に実行することができる。付着プロセス中にドーピン
グを実施するときには付着ガスがｎ型またはｐ型ドーパ
ント、すなわちジボランを含む。ポリシリコン層の形成
後にドーピングを実施するときには、ドーパント原子を
従来のイオン注入によって導入する。どの技法を使用す
るかに関わらずドープ後のポリシリコン層は、濃度約１
×１０14〜約１×１０21原子／ｃｍ2のドーパントを含
む。ドープされたポリシリコン層の形成後に、ポリシリ
コン層全体を通してドーパント原子の分布を均質化し、
シリコン結晶粒中のドーパント原子濃度を溶解度の限界
にまでまたは限界の近くにまで高め、シリコン薄膜を再
結晶化して、ポリシリコン層中に結晶粒界を形成させる
のに十分な従来のアニールを実施することができる。こ
のアニール段階は、従来の炉アニールまたは短時間アニ
ールを使用して実施する。やはりここでも正確な温度お
よび時間は、ポリシリコン層中に取り込ませるドーパン
ト原子の種類ならびに選択したアニール・プロセスの種
類によって異なる。
【００３１】次に、注入の深さ（ｘ軸）に対するドーパ
ント・イオン濃度（ｙ軸）のグラフである図９に注目す
る。このグラフは、従来技術のプロセスＣＥ１およびＣ
Ｅ２ならびに本発明の方法を使用した最終的な拡散ドー
パント・プロファイルの比較を示す。なお、ＣＥ１は従
来技術の図１および図２に示した方法を表し、ＣＥ２は
従来技術の図３に示した方法を表す。
ント・イオン濃度（ｙ軸）のグラフである図９に注目す
る。このグラフは、従来技術のプロセスＣＥ１およびＣ
Ｅ２ならびに本発明の方法を使用した最終的な拡散ドー
パント・プロファイルの比較を示す。なお、ＣＥ１は従
来技術の図１および図２に示した方法を表し、ＣＥ２は
従来技術の図３に示した方法を表す。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）シリコン基板中に拡散領域が形成さ
れているＭＯＳ構造の製造方法であって、（ａ）シリコ
ン基板に第１のイオン注入を施す段階であって、前記第
１のイオン注入段階が、アモルファス化されたＳｉの領
域が前記シリコン基板中に形成されるような条件下で実
施される段階と、（ｂ）前記アモルファス化されたＳｉ
の領域を含む前記シリコン基板に第２のイオン注入を施
す段階であって、前記第２のイオン注入段階が、前記ド
ーパント・イオンの注入ピークが前記アモルファス化さ
れたＳｉの領域内にあるような条件下で前記シリコン基
板中にドーパント・イオンを注入することによって実施
される段階と、（ｃ）前記シリコン基板を、前記アモル
ファス化されたＳｉの領域が再結晶化されるような条件
下でアニールする段階であって、これによって前記シリ
コン基板中に拡散領域が形成される段階を含む方法。 （２）前記シリコン基板がさらに、前記シリコン基板中
に埋め込まれた浅いトレンチ分離領域および前記シリコ
ン基板上に形成された酸化物層を含み、前記酸化物層
が、前記浅いトレンチ分離領域全体は覆わない、上記
（１）に記載の方法。 （３）前記第１のイオン注入段階が、Ｇｅ、Ｓｂ、Ｉ
ｎ、Ａｓおよび前記アモルファス化されたＳｉの領域を
形成する能力を有するその他のドーパントから成るグル
ープから選択された重原子を使用する、上記（１）に記
載の方法。 （４）前記重原子がＳｂである、上記（３）に記載の方
法。 （５）前記第１のイオン注入段階が、約１×１０14〜約
５×１０14原子／ｃｍ2のイオン・ドーズ量および５０
ＫｅＶ以上のエネルギーを使用する、上記（１）に記載
の方法。 （６）前記アモルファス化されたＳｉの領域が、前記シ
リコン基板の表面の下方約８０〜約１５０ｎｍの深さに
形成される、上記（１）に記載の方法。 （７）前記第１のイオン注入段階でＳｂが約１〜５×１
０14原子／ｃｍ2のドーズ量で使用され、前記Ｓｂ注入
が２００ＫｅＶ以上のエネルギーで実施される、上記
（１）に記載の方法。 （８）前記第２のイオン注入段階が、Ｐ、Ａｓおよびそ
の他のドーパントから成るグループから選択されたドー
パント原子を使用する、上記（１）に記載の方法。 （９）前記ドーパント原子がＰである、上記（８）に記
載の方法。 （１０）前記第２のイオン注入段階が、約１×１０15〜
約８×１０15原子／ｃｍ 2のドーパント・ドーズ量およ
び約５０〜約１５０ＫｅＶのエネルギーを使用する、上
記（１）に記載の方法。 （１１）前記第２のイオン注入段階でＰが４×１０15原
子／ｃｍ2のドーズ量で使用され、前記第２のイオン注
入段階が７０ＫｅＶのエネルギーで実施される、上記
（１）に記載の方法。 （１２）前記アニール段階が不活性ガス雰囲気中で実施
される、上記（１）に記載の方法。 （１３）前記酸化物層を除去する段階をさらに含む、上
記（２）に記載の方法。 （１４）（ｄ）前記シリコン基板上に誘電体層を形成す
る段階と、（ｅ）前記誘電体層上にドープされたポリシ
リコン層を形成する段階と、（ｆ）前記ドープされたポ
リシリコン層をアニールして同層を活性化する段階をさ
らに含む、上記（１）に記載の方法。 （１５）拡散領域がその中に形成されたシリコン基板を
含むＭＯＳ構造であって、前記拡散領域の抵抗が５０Ω
／□以下であり、前記拡散領域が、前記シリコン基板の
表面から５００Å以上の深さのところに形成されたＭＯ
Ｓ構造。 （１６）前記シリコン基板上に形成された誘電体層、お
よび前記誘電体層上に形成されたドープされ活性化され
たポリシリコンの層をさらに含む、上記（１５）に記載
のＭＯＳ構造。 （１７）前記誘電体層が、酸化物、窒化物、ダイヤモン
ド、ダイヤモンド様炭素、パラリエン・ポリマーおよび
シリコン・ポリマーから成るグループから選択された誘
電材料である、上記（１５）に記載のＭＯＳ構造。
れているＭＯＳ構造の製造方法であって、（ａ）シリコ
ン基板に第１のイオン注入を施す段階であって、前記第
１のイオン注入段階が、アモルファス化されたＳｉの領
域が前記シリコン基板中に形成されるような条件下で実
施される段階と、（ｂ）前記アモルファス化されたＳｉ
の領域を含む前記シリコン基板に第２のイオン注入を施
す段階であって、前記第２のイオン注入段階が、前記ド
ーパント・イオンの注入ピークが前記アモルファス化さ
れたＳｉの領域内にあるような条件下で前記シリコン基
板中にドーパント・イオンを注入することによって実施
される段階と、（ｃ）前記シリコン基板を、前記アモル
ファス化されたＳｉの領域が再結晶化されるような条件
下でアニールする段階であって、これによって前記シリ
コン基板中に拡散領域が形成される段階を含む方法。 （２）前記シリコン基板がさらに、前記シリコン基板中
に埋め込まれた浅いトレンチ分離領域および前記シリコ
ン基板上に形成された酸化物層を含み、前記酸化物層
が、前記浅いトレンチ分離領域全体は覆わない、上記
（１）に記載の方法。 （３）前記第１のイオン注入段階が、Ｇｅ、Ｓｂ、Ｉ
ｎ、Ａｓおよび前記アモルファス化されたＳｉの領域を
形成する能力を有するその他のドーパントから成るグル
ープから選択された重原子を使用する、上記（１）に記
載の方法。 （４）前記重原子がＳｂである、上記（３）に記載の方
法。 （５）前記第１のイオン注入段階が、約１×１０14〜約
５×１０14原子／ｃｍ2のイオン・ドーズ量および５０
ＫｅＶ以上のエネルギーを使用する、上記（１）に記載
の方法。 （６）前記アモルファス化されたＳｉの領域が、前記シ
リコン基板の表面の下方約８０〜約１５０ｎｍの深さに
形成される、上記（１）に記載の方法。 （７）前記第１のイオン注入段階でＳｂが約１〜５×１
０14原子／ｃｍ2のドーズ量で使用され、前記Ｓｂ注入
が２００ＫｅＶ以上のエネルギーで実施される、上記
（１）に記載の方法。 （８）前記第２のイオン注入段階が、Ｐ、Ａｓおよびそ
の他のドーパントから成るグループから選択されたドー
パント原子を使用する、上記（１）に記載の方法。 （９）前記ドーパント原子がＰである、上記（８）に記
載の方法。 （１０）前記第２のイオン注入段階が、約１×１０15〜
約８×１０15原子／ｃｍ 2のドーパント・ドーズ量およ
び約５０〜約１５０ＫｅＶのエネルギーを使用する、上
記（１）に記載の方法。 （１１）前記第２のイオン注入段階でＰが４×１０15原
子／ｃｍ2のドーズ量で使用され、前記第２のイオン注
入段階が７０ＫｅＶのエネルギーで実施される、上記
（１）に記載の方法。 （１２）前記アニール段階が不活性ガス雰囲気中で実施
される、上記（１）に記載の方法。 （１３）前記酸化物層を除去する段階をさらに含む、上
記（２）に記載の方法。 （１４）（ｄ）前記シリコン基板上に誘電体層を形成す
る段階と、（ｅ）前記誘電体層上にドープされたポリシ
リコン層を形成する段階と、（ｆ）前記ドープされたポ
リシリコン層をアニールして同層を活性化する段階をさ
らに含む、上記（１）に記載の方法。 （１５）拡散領域がその中に形成されたシリコン基板を
含むＭＯＳ構造であって、前記拡散領域の抵抗が５０Ω
／□以下であり、前記拡散領域が、前記シリコン基板の
表面から５００Å以上の深さのところに形成されたＭＯ
Ｓ構造。 （１６）前記シリコン基板上に形成された誘電体層、お
よび前記誘電体層上に形成されたドープされ活性化され
たポリシリコンの層をさらに含む、上記（１５）に記載
のＭＯＳ構造。 （１７）前記誘電体層が、酸化物、窒化物、ダイヤモン
ド、ダイヤモンド様炭素、パラリエン・ポリマーおよび
シリコン・ポリマーから成るグループから選択された誘
電材料である、上記（１５）に記載のＭＯＳ構造。
【図１】シリコン基板中に拡散領域を製作する従来技術
方法のＳｂ注入を示す断面図である。
方法のＳｂ注入を示す断面図である。
【図２】シリコン基板中に拡散領域を製作する従来技術
方法のリン注入を示す断面図である。
方法のリン注入を示す断面図である。
【図３】リン注入だけを使用してシリコン基板中に拡散
領域を製作する従来技術の方法を示す断面図である。
領域を製作する従来技術の方法を示す断面図である。
【図４】本発明の拡散領域形成に使用するプロセスのＳ
ｂ注入を示す断面図である。
ｂ注入を示す断面図である。
【図５】本発明の拡散領域形成に使用するプロセスのリ
ン注入を示す断面図であって、リン注入のピークが予備
アモルファス化帯の内部にある断面図である。
ン注入を示す断面図であって、リン注入のピークが予備
アモルファス化帯の内部にある断面図である。
【図６】本発明の拡散領域形成に使用するプロセスのア
ニール後を示す断面図である。
ニール後を示す断面図である。
【図７】本発明のＭＯＳキャパシタの形成に使用するプ
ロセス段階のうちシリコン基板上に誘電体層を形成する
段階を示す断面図である。
ロセス段階のうちシリコン基板上に誘電体層を形成する
段階を示す断面図である。
【図８】本発明のＭＯＳキャパシタの形成に使用するプ
ロセス段階のうちキャパシタの端子を形成する段階を示
す断面図である。
ロセス段階のうちキャパシタの端子を形成する段階を示
す断面図である。
【図９】従来技術のプロセスを使用して形成した拡散領
域と本発明によって作成した拡散領域を含む注入プロフ
ァイルのグラフである。
域と本発明によって作成した拡散領域を含む注入プロフ
ァイルのグラフである。
１０ シリコン基板 １２ 浅いトレンチ分離（ＳＴＩ）領域 １４ 酸化物層 １６ アモルファス化されたＳｉ領域 １８ 拡散領域 ２０ 誘電体層 ２２ ポリシリコン層
フロントページの続き (72)発明者 ダグラス・ディー・クールバーグ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション セイジ・サーク ル 21 (72)発明者 デビッド・エル・ハラメ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ジストル・レー ン ９
Claims (17)
- 【請求項１】シリコン基板中に拡散領域が形成されてい
るＭＯＳ構造の製造方法であって、 （ａ）シリコン基板に第１のイオン注入を施す段階であ
って、前記第１のイオン注入段階が、アモルファス化さ
れたＳｉの領域が前記シリコン基板中に形成されるよう
な条件下で実施される段階と、 （ｂ）前記アモルファス化されたＳｉの領域を含む前記
シリコン基板に第２のイオン注入を施す段階であって、
前記第２のイオン注入段階が、前記ドーパント・イオン
の注入ピークが前記アモルファス化されたＳｉの領域内
にあるような条件下で前記シリコン基板中にドーパント
・イオンを注入することによって実施される段階と、 （ｃ）前記シリコン基板を、前記アモルファス化された
Ｓｉの領域が再結晶化されるような条件下でアニールす
る段階であって、これによって前記シリコン基板中に拡
散領域が形成される段階を含む方法。 - 【請求項２】前記シリコン基板がさらに、前記シリコン
基板中に埋め込まれた浅いトレンチ分離領域および前記
シリコン基板上に形成された酸化物層を含み、前記酸化
物層が、前記浅いトレンチ分離領域全体は覆わない、請
求項１に記載の方法。 - 【請求項３】前記第１のイオン注入段階が、Ｇｅ、Ｓ
ｂ、Ｉｎ、Ａｓおよび前記アモルファス化されたＳｉの
領域を形成する能力を有するその他のドーパントから成
るグループから選択された重原子を使用する、請求項１
に記載の方法。 - 【請求項４】前記重原子がＳｂである、請求項３に記載
の方法。 - 【請求項５】前記第１のイオン注入段階が、約１×１０
14〜約５×１０14原子／ｃｍ2のイオン・ドーズ量およ
び５０ＫｅＶ以上のエネルギーを使用する、請求項１に
記載の方法。 - 【請求項６】前記アモルファス化されたＳｉの領域が、
前記シリコン基板の表面の下方約８０〜約１５０ｎｍの
深さに形成される、請求項１に記載の方法。 - 【請求項７】前記第１のイオン注入段階でＳｂが約１〜
５×１０14原子／ｃｍ2のドーズ量で使用され、前記Ｓ
ｂ注入が２００ＫｅＶ以上のエネルギーで実施される、
請求項１に記載の方法。 - 【請求項８】前記第２のイオン注入段階が、Ｐ、Ａｓお
よびその他のドーパントから成るグループから選択され
たドーパント原子を使用する、請求項１に記載の方法。 - 【請求項９】前記ドーパント原子がＰである、請求項８
に記載の方法。 - 【請求項１０】前記第２のイオン注入段階が、約１×１
０15〜約８×１０15原子／ｃｍ2のドーパント・ドーズ
量および約５０〜約１５０ＫｅＶのエネルギーを使用す
る、請求項１に記載の方法。 - 【請求項１１】前記第２のイオン注入段階でＰが４×１
０15原子／ｃｍ2のドーズ量で使用され、前記第２のイ
オン注入段階が７０ＫｅＶのエネルギーで実施される、
請求項１に記載の方法。 - 【請求項１２】前記アニール段階が不活性ガス雰囲気中
で実施される、請求項１に記載の方法。 - 【請求項１３】前記酸化物層を除去する段階をさらに含
む、請求項２に記載の方法。 - 【請求項１４】（ｄ）前記シリコン基板上に誘電体層を
形成する段階と、 （ｅ）前記誘電体層上にドープされたポリシリコン層を
形成する段階と、 （ｆ）前記ドープされたポリシリコン層をアニールして
同層を活性化する段階をさらに含む、請求項１に記載の
方法。 - 【請求項１５】拡散領域がその中に形成されたシリコン
基板を含むＭＯＳ構造であって、前記拡散領域の抵抗が
５０Ω／□以下であり、前記拡散領域が、前記シリコン
基板の表面から５００Å以上の深さのところに形成され
たＭＯＳ構造。 - 【請求項１６】前記シリコン基板上に形成された誘電体
層、および前記誘電体層上に形成されたドープされ活性
化されたポリシリコンの層をさらに含む、請求項１５に
記載のＭＯＳ構造。 - 【請求項１７】前記誘電体層が、酸化物、窒化物、ダイ
ヤモンド、ダイヤモンド様炭素、パラリエン・ポリマー
およびシリコン・ポリマーから成るグループから選択さ
れた誘電材料である、請求項１５に記載のＭＯＳ構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/400676 | 1999-09-21 | ||
| US09/400,676 US6399458B1 (en) | 1999-09-21 | 1999-09-21 | Optimized reachthrough implant for simultaneously forming an MOS capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001111064A true JP2001111064A (ja) | 2001-04-20 |
Family
ID=23584555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000280234A Pending JP2001111064A (ja) | 1999-09-21 | 2000-09-14 | Ｍｏｓ構造およびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6399458B1 (ja) |
| JP (1) | JP2001111064A (ja) |
| KR (1) | KR100377048B1 (ja) |
| CN (2) | CN1153263C (ja) |
| MY (1) | MY125505A (ja) |
| SG (1) | SG99316A1 (ja) |
| TW (1) | TW543154B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3970682B2 (ja) * | 2002-05-17 | 2007-09-05 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| CN100389489C (zh) * | 2003-12-30 | 2008-05-21 | 中芯国际集成电路制造(上海)有限公司 | 利用注入晶片的注入机的低能量剂量监测 |
| US7285473B2 (en) * | 2005-01-07 | 2007-10-23 | International Business Machines Corporation | Method for fabricating low-defect-density changed orientation Si |
| US7695564B1 (en) * | 2005-02-03 | 2010-04-13 | Hrl Laboratories, Llc | Thermal management substrate |
| JP4493536B2 (ja) * | 2005-03-30 | 2010-06-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US20090050824A1 (en) * | 2007-06-25 | 2009-02-26 | The University Of Melbourne | Method of fabricating a structure from diamond material or diamond-like carbon material |
| CN102760652A (zh) * | 2011-04-25 | 2012-10-31 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN102303844B (zh) * | 2011-08-15 | 2014-07-09 | 上海先进半导体制造股份有限公司 | Mems器件及其形成方法 |
| CN104517846B (zh) * | 2013-09-27 | 2018-06-08 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| US20150214339A1 (en) * | 2014-01-24 | 2015-07-30 | Varian Semiconductor Equipment Associates, Inc. | Techniques for ion implantation of narrow semiconductor structures |
| CN110491944B (zh) * | 2019-08-05 | 2023-08-11 | 上海华力集成电路制造有限公司 | P型mosfet及其制造方法 |
| CN114823345B (zh) * | 2022-06-29 | 2022-09-09 | 广州粤芯半导体技术有限公司 | 一种ldmos晶体管及其制作方法 |
| CN116525614B (zh) * | 2023-06-26 | 2023-10-13 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制作方法 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0054303B1 (en) | 1980-12-17 | 1986-06-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| DD220812A1 (de) * | 1984-02-01 | 1985-04-10 | Univ Berlin Humboldt | Verfahren zur herstellung von dotierungsprofilen mit steilem konzentrationsgradienten |
| DD220814A1 (de) * | 1984-02-01 | 1985-04-10 | Univ Berlin Humboldt | Verfahren zur halbleiterdotierung durch ionenimplantation |
| US5218228A (en) | 1987-08-07 | 1993-06-08 | Siliconix Inc. | High voltage MOS transistors with reduced parasitic current gain |
| US4939099A (en) | 1988-06-21 | 1990-07-03 | Texas Instruments Incorporated | Process for fabricating isolated vertical bipolar and JFET transistors |
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| JPH02170528A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体装置の製造方法 |
| DE4035842A1 (de) * | 1990-11-10 | 1992-05-14 | Telefunken Electronic Gmbh | Verfahren zur rekristallisierung voramorphisierter halbleiteroberflaechenzonen |
| JP3186099B2 (ja) | 1991-08-07 | 2001-07-11 | 日本電気株式会社 | バイポーラ論理回路 |
| KR940018967A (ko) | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| JP3326267B2 (ja) | 1994-03-01 | 2002-09-17 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2586407B2 (ja) * | 1994-10-28 | 1997-02-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH08172139A (ja) | 1994-12-19 | 1996-07-02 | Sony Corp | 半導体装置製造方法 |
| JP2586844B2 (ja) * | 1994-12-28 | 1997-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
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| US6019260A (en) * | 1997-08-08 | 2000-02-01 | Spotless Plastics Pty. Ltd. | Side indicator hangers and method and apparatus for removing indicators from hangers |
| US6037640A (en) * | 1997-11-12 | 2000-03-14 | International Business Machines Corporation | Ultra-shallow semiconductor junction formation |
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| KR100328455B1 (ko) * | 1997-12-30 | 2002-08-08 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
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-
1999
- 1999-09-21 US US09/400,676 patent/US6399458B1/en not_active Expired - Lifetime
-
2000
- 2000-03-30 TW TW089105985A patent/TW543154B/zh not_active IP Right Cessation
- 2000-08-22 SG SG200004756A patent/SG99316A1/en unknown
- 2000-09-13 MY MYPI20004257A patent/MY125505A/en unknown
- 2000-09-14 JP JP2000280234A patent/JP2001111064A/ja active Pending
- 2000-09-15 KR KR10-2000-0054219A patent/KR100377048B1/ko not_active IP Right Cessation
- 2000-09-20 CN CNB001287753A patent/CN1153263C/zh not_active Expired - Fee Related
- 2000-09-20 CN CNB2003101164759A patent/CN1265468C/zh not_active Expired - Fee Related
-
2002
- 2002-03-08 US US10/093,932 patent/US6528821B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020093039A1 (en) | 2002-07-18 |
| CN1501512A (zh) | 2004-06-02 |
| KR100377048B1 (ko) | 2003-03-26 |
| US6528821B2 (en) | 2003-03-04 |
| US6399458B1 (en) | 2002-06-04 |
| KR20010039888A (ko) | 2001-05-15 |
| CN1265468C (zh) | 2006-07-19 |
| MY125505A (en) | 2006-08-30 |
| SG99316A1 (en) | 2003-10-27 |
| CN1289142A (zh) | 2001-03-28 |
| CN1153263C (zh) | 2004-06-09 |
| TW543154B (en) | 2003-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031203 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20031212 |
|
| A521 | Request for written amendment filed |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040301 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050729 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051124 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060131 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060407 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070813 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070816 |
|
| RD14 | Notification of resignation of power of sub attorney |
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