JPH08236610A - 集積回路中の分離領域形成プロセス及び形成された構造体 - Google Patents
集積回路中の分離領域形成プロセス及び形成された構造体Info
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- JPH08236610A JPH08236610A JP7311473A JP31147395A JPH08236610A JP H08236610 A JPH08236610 A JP H08236610A JP 7311473 A JP7311473 A JP 7311473A JP 31147395 A JP31147395 A JP 31147395A JP H08236610 A JPH08236610 A JP H08236610A
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は集積回路中の分離領域形成プロセス
及び形成された構造体を提供する。 【解決手段】 シリコン基板上に分離された能動デバイ
ス領域を形成するプロセスは、相互に分離された少くと
も２つの能動デバイス領域を、基板上に形成するため、
シリコン基板中に少くとも１つの溝を形成する工程、材
料で溝を満すため、電気的に絶縁性の材料を、基板上に
堆積させる工程、基板の表面を平坦化する工程、基板上
に少くとも１つの能動領域を露出するため、マスク及び
エッチング操作を行う工程、露出された能動デバイス領
域上に、シリコンの第１のエピタキシャル層を、選択的
に成長させる工程、基板上に少くとも１つの他の能動デ
バイス領域を露出したままにするため、基板をマスクす
る工程、露出された他の能動デバイス領域上に、シリコ
ンの第２のエピタキシャル層を選択的に成長させる工程
を含み、第１のエピタキシャル層及び第２のエピタキシ
ャル層は、同じ又は異なるドーパント濃度に、ドーパン
ト原子をドープし、シリコン基板上に少くとも２つの分
離された能動デバイス領域を形成する。
及び形成された構造体を提供する。 【解決手段】 シリコン基板上に分離された能動デバイ
ス領域を形成するプロセスは、相互に分離された少くと
も２つの能動デバイス領域を、基板上に形成するため、
シリコン基板中に少くとも１つの溝を形成する工程、材
料で溝を満すため、電気的に絶縁性の材料を、基板上に
堆積させる工程、基板の表面を平坦化する工程、基板上
に少くとも１つの能動領域を露出するため、マスク及び
エッチング操作を行う工程、露出された能動デバイス領
域上に、シリコンの第１のエピタキシャル層を、選択的
に成長させる工程、基板上に少くとも１つの他の能動デ
バイス領域を露出したままにするため、基板をマスクす
る工程、露出された他の能動デバイス領域上に、シリコ
ンの第２のエピタキシャル層を選択的に成長させる工程
を含み、第１のエピタキシャル層及び第２のエピタキシ
ャル層は、同じ又は異なるドーパント濃度に、ドーパン
ト原子をドープし、シリコン基板上に少くとも２つの分
離された能動デバイス領域を形成する。
Description
【０００１】
【技術分野】本発明は半導体集積回路、より具体的には
そのような回路中に、電気的に分離されたデバイスを作
製する方法に係る。
そのような回路中に、電気的に分離されたデバイスを作
製する方法に係る。
【０００２】
【本発明の背景】たとえば、金属−酸化物−半導体（Ｍ
ＯＳ）及びバイポーラトランジスタといった各種の微細
電子デバイスが、中に形成できるシリコンウエハ上に、
分離領域を形成するために、集積回路作製プロセスで
は、さまざまな技術が用いられてきた。シリコンウエハ
上に分離された領域を形成することによって得られる基
本的な利得は、デバイスがウエハに寄生容量により結合
されることが減少し、ウエハの異なる領域に形成された
デバイス相互の優れた分離ができることである。
ＯＳ）及びバイポーラトランジスタといった各種の微細
電子デバイスが、中に形成できるシリコンウエハ上に、
分離領域を形成するために、集積回路作製プロセスで
は、さまざまな技術が用いられてきた。シリコンウエハ
上に分離された領域を形成することによって得られる基
本的な利得は、デバイスがウエハに寄生容量により結合
されることが減少し、ウエハの異なる領域に形成された
デバイス相互の優れた分離ができることである。
【０００３】半導電性シリコン基板の主表面において、
集積回路中にＭＯＳトランジスタ及びバイポーラトラン
ジスタを作製するために、一般的に用いられている方法
には、隣接したトランジスタを電気的に分離するため
に、シリコンを局所的に酸化する（ＬＯＣＯＳ）プロセ
スが含まれる。そのプロセスにおいて、シリコン基板の
主表面は、窓領域とそれらの窓領域内が酸化されるよう
に露出されたシリコンを有する二酸化シリコン又はシリ
コン窒化物で、マスクされる。しかし、マスク下のシリ
コンが横方向に酸化される結果、ＬＯＣＯＳプロセスで
は隣接したトランジスタ間に必要な距離が、好ましくな
いほど増加し、トランジスタの充填密度が好ましくない
ほど低下する。
集積回路中にＭＯＳトランジスタ及びバイポーラトラン
ジスタを作製するために、一般的に用いられている方法
には、隣接したトランジスタを電気的に分離するため
に、シリコンを局所的に酸化する（ＬＯＣＯＳ）プロセ
スが含まれる。そのプロセスにおいて、シリコン基板の
主表面は、窓領域とそれらの窓領域内が酸化されるよう
に露出されたシリコンを有する二酸化シリコン又はシリ
コン窒化物で、マスクされる。しかし、マスク下のシリ
コンが横方向に酸化される結果、ＬＯＣＯＳプロセスで
は隣接したトランジスタ間に必要な距離が、好ましくな
いほど増加し、トランジスタの充填密度が好ましくない
ほど低下する。
【０００４】ＬＯＣＯＳプロセスの上述の欠点を避ける
ため、シリコンの選択エピタキシャル成長（ＳＥＧ）
が、別の方法として提案された。ＳＥＧにおいて、半導
電性単結晶シリコンのエピタキシャル層を、半導電性シ
リコン基体の選択された領域上に成長させる。これらの
選択された領域は、シリコン基体上に配置される絶縁層
により形成される窓の底部に配置される。同時に、シリ
コンは絶縁層上には堆積せず、従ってＳＥＧ中の“選
択”という用語が用いられる。
ため、シリコンの選択エピタキシャル成長（ＳＥＧ）
が、別の方法として提案された。ＳＥＧにおいて、半導
電性単結晶シリコンのエピタキシャル層を、半導電性シ
リコン基体の選択された領域上に成長させる。これらの
選択された領域は、シリコン基体上に配置される絶縁層
により形成される窓の底部に配置される。同時に、シリ
コンは絶縁層上には堆積せず、従ってＳＥＧ中の“選
択”という用語が用いられる。
【０００５】単一のチップ又はウエハ上に、より多くの
デバイスが作製できるよう、回路の微細化に努力が向け
られている。このことは、ＣＭＯＳ回路のようなＭＯＳ
形回路とともに、バイポーラにも、あてはまる。事実、
ＭＯＳ及びバイポーラ回路が同じチップ上で用いられる
多くの用途がある。
デバイスが作製できるよう、回路の微細化に努力が向け
られている。このことは、ＣＭＯＳ回路のようなＭＯＳ
形回路とともに、バイポーラにも、あてはまる。事実、
ＭＯＳ及びバイポーラ回路が同じチップ上で用いられる
多くの用途がある。
【０００６】しかし、ＭＯＳ及びバイポーラ回路は一般
に、単一の固定されたドーパント濃度に、均一にドープ
された単一のエピタキシャル・シリコン層上に、作製さ
れる。従って、単一のエピタキシャル・シリコン層上
に、ＭＯＳ及びバイポーラの両方のデバイスを作製する
間制御できる多くの変数は、エピタキシャル・シリコン
中の固定された濃度により、制限される。
に、単一の固定されたドーパント濃度に、均一にドープ
された単一のエピタキシャル・シリコン層上に、作製さ
れる。従って、単一のエピタキシャル・シリコン層上
に、ＭＯＳ及びバイポーラの両方のデバイスを作製する
間制御できる多くの変数は、エピタキシャル・シリコン
中の固定された濃度により、制限される。
【０００７】
【本発明の要約】本発明に従うと、シリコン基板上に分
離された能動領域を形成するためのプロセスが、実現さ
れる。本発明のプロセスは、相互に電気的に分離された
基板上の少くとも２つの能動デバイス領域を規定するた
め、シリコン基板中に、少くとも１つの溝を形成するこ
と、溝を電気的に絶縁性の材料で満すこと、基板上の少
くとも１つの能動デバイス領域を露出するため、マスク
及びエッチング操作を行うこと、露出された能動デバイ
ス領域上に、シリコンの第１のエピタキシャル層を、選
択的に成長させること、基板上の少くとも１つの他の能
動デバイス領域を露出するため、マスク及びエッチング
操作を行うこと、基板上の他の露出された能動デバイス
領域上に、シリコンの第２のエピタキシャル層を、選択
的に成長させることを含み、第１及び第２のエピタキシ
ャル層は、シリコン基板上に少くとも２つの分離された
能動デバイス領域を形成するため、同じ又は異なるドー
ピング濃度に、不純物イオンをドーピングする。
離された能動領域を形成するためのプロセスが、実現さ
れる。本発明のプロセスは、相互に電気的に分離された
基板上の少くとも２つの能動デバイス領域を規定するた
め、シリコン基板中に、少くとも１つの溝を形成するこ
と、溝を電気的に絶縁性の材料で満すこと、基板上の少
くとも１つの能動デバイス領域を露出するため、マスク
及びエッチング操作を行うこと、露出された能動デバイ
ス領域上に、シリコンの第１のエピタキシャル層を、選
択的に成長させること、基板上の少くとも１つの他の能
動デバイス領域を露出するため、マスク及びエッチング
操作を行うこと、基板上の他の露出された能動デバイス
領域上に、シリコンの第２のエピタキシャル層を、選択
的に成長させることを含み、第１及び第２のエピタキシ
ャル層は、シリコン基板上に少くとも２つの分離された
能動デバイス領域を形成するため、同じ又は異なるドー
ピング濃度に、不純物イオンをドーピングする。
【０００８】更に、本発明に従うと、集積回路を形成す
るために、シリコン基板上の分離された能動デバイス領
域に、各種のデバイスが形成される。能動デバイス領域
はその後それらの領域に形成されるデバイスに対し、具
体的に調整されるドーピング濃度にドーピングされる。
従って、本発明の基本的な利点は、異なるドーピング分
布を有する特性の最適化されたデバイス、たとえばＣＭ
ＯＳ及びバイポーラデバイス、特に垂直バイポーラデバ
イスが、同じチップ上に、同時にかつ相互に独立に、形
成できることである。本発明のプロセスは、最少の操作
で行え、作製操作に経費のかかる変更を加える必要性を
避ける。
るために、シリコン基板上の分離された能動デバイス領
域に、各種のデバイスが形成される。能動デバイス領域
はその後それらの領域に形成されるデバイスに対し、具
体的に調整されるドーピング濃度にドーピングされる。
従って、本発明の基本的な利点は、異なるドーピング分
布を有する特性の最適化されたデバイス、たとえばＣＭ
ＯＳ及びバイポーラデバイス、特に垂直バイポーラデバ
イスが、同じチップ上に、同時にかつ相互に独立に、形
成できることである。本発明のプロセスは、最少の操作
で行え、作製操作に経費のかかる変更を加える必要性を
避ける。
【０００９】ここで用いられる“特性の最適化”という
言葉は、電流又は電圧利得が最大になったデバイスをさ
すと、理解されたい。
言葉は、電流又は電圧利得が最大になったデバイスをさ
すと、理解されたい。
【００１０】
【好ましい実施例の詳細な記述】図１−７はシリコン基
板上の能動デバイス領域間に、電気的分離が得られるプ
ロセスを示したもので、例を示すことだけが目的であ
る。以下で詳細に述べる本発明の各原理及び概念は、本
発明の視野及び精神を離れることなく、各種の方式に修
正できることを、認識する必要がある。
板上の能動デバイス領域間に、電気的分離が得られるプ
ロセスを示したもので、例を示すことだけが目的であ
る。以下で詳細に述べる本発明の各原理及び概念は、本
発明の視野及び精神を離れることなく、各種の方式に修
正できることを、認識する必要がある。
【００１１】図１を参照すると、シリコン基板１０中
に、溝分離構造１２が形成されている。溝１２はシリコ
ン基板１０上に、能動デバイス領域１４及び能動デバイ
ス領域１６を、規定する。シリコン基板１０は周知のチ
ョクラルスキ法により形成されたシリコンウエハで、１
００、１１０又は１１１といった当業者にはよく知られ
た所望の任意の面方位をもつことができる。溝１２は典
型的な場合、シリコン基板１０中に、約０．２５ないし
約５μｍの範囲の深さ及び約０．２５ないし約５μｍの
範囲の幅に、エッチされる。溝１２はたとえば、この目
的には適当であることが知られている反応性プラズマエ
ッチングといった任意の適当な技術を用いて、形成でき
る。シリコン基板１０はホウ素、リン又はアンチモンと
いった不純物を、高濃度又は低濃度にドープできる。不
純物は約７００ないし約１２００℃の範囲のドライブ−
イン温度に、１ないし約６時間の範囲のドライブ−イン
時間、基板を加熱することにより、基板１０中に、拡散
できる。当業者には、基板１０内の異なるドーパント及
び異なる深さに適した温度及び時間は、周知である。
に、溝分離構造１２が形成されている。溝１２はシリコ
ン基板１０上に、能動デバイス領域１４及び能動デバイ
ス領域１６を、規定する。シリコン基板１０は周知のチ
ョクラルスキ法により形成されたシリコンウエハで、１
００、１１０又は１１１といった当業者にはよく知られ
た所望の任意の面方位をもつことができる。溝１２は典
型的な場合、シリコン基板１０中に、約０．２５ないし
約５μｍの範囲の深さ及び約０．２５ないし約５μｍの
範囲の幅に、エッチされる。溝１２はたとえば、この目
的には適当であることが知られている反応性プラズマエ
ッチングといった任意の適当な技術を用いて、形成でき
る。シリコン基板１０はホウ素、リン又はアンチモンと
いった不純物を、高濃度又は低濃度にドープできる。不
純物は約７００ないし約１２００℃の範囲のドライブ−
イン温度に、１ないし約６時間の範囲のドライブ−イン
時間、基板を加熱することにより、基板１０中に、拡散
できる。当業者には、基板１０内の異なるドーパント及
び異なる深さに適した温度及び時間は、周知である。
【００１２】図２に描かれるように、溝１２の形成後、
溝１２を満すため、二酸化シリコン、シリコン窒化物、
テトラエトキシシラン又はそれらの組合せといった電気
的に絶縁性の材料１８を、基板上に堆積できる。好まし
い実施例において、エス・エム・シー（Ｓ．Ｍ．Ｓze）
ＶＬＳＩ技術、２編、マグローヒル出版（１９８８）の
第６章に述べられているような従来の化学気相堆積技術
により、二酸化シリコンを溝１２中に堆積させる。その
後、基板１０の表面は、図２に示されるような本質的に
均一な平坦表面が形成されるよう、周知の化学的又は機
械的方法で、平坦化される。
溝１２を満すため、二酸化シリコン、シリコン窒化物、
テトラエトキシシラン又はそれらの組合せといった電気
的に絶縁性の材料１８を、基板上に堆積できる。好まし
い実施例において、エス・エム・シー（Ｓ．Ｍ．Ｓze）
ＶＬＳＩ技術、２編、マグローヒル出版（１９８８）の
第６章に述べられているような従来の化学気相堆積技術
により、二酸化シリコンを溝１２中に堆積させる。その
後、基板１０の表面は、図２に示されるような本質的に
均一な平坦表面が形成されるよう、周知の化学的又は機
械的方法で、平坦化される。
【００１３】図３に示されるように、基板１０の表面が
平坦化された後、酸化物（ＳｉＯ2）又は窒化物（Ｓｉ
3 Ｎ4 ）又は他の適当な材料から成るマスク層２０を、
基板１０の表面上に形成し、その後当業者には周知の方
法を用いて、選択的にエッチし、基板１０上に能動デバ
イス領域１６を露出する窓２２を形成する。同時に、層
２０は能動デバイス領域１４及び溝１２をマスクする。
露出された能動デバイス領域１６は必要に応じて、窓２
２を開けている間生じる可能性のあるすべての残留表面
損傷を、除去するため、エッチできる。そのようなエッ
チは、ＨＦ、Ｈ2 Ｏ及びＨＮＯ3 の希釈混合物で、ウエ
ハを処理することにより行うのが好ましい。
平坦化された後、酸化物（ＳｉＯ2）又は窒化物（Ｓｉ
3 Ｎ4 ）又は他の適当な材料から成るマスク層２０を、
基板１０の表面上に形成し、その後当業者には周知の方
法を用いて、選択的にエッチし、基板１０上に能動デバ
イス領域１６を露出する窓２２を形成する。同時に、層
２０は能動デバイス領域１４及び溝１２をマスクする。
露出された能動デバイス領域１６は必要に応じて、窓２
２を開けている間生じる可能性のあるすべての残留表面
損傷を、除去するため、エッチできる。そのようなエッ
チは、ＨＦ、Ｈ2 Ｏ及びＨＮＯ3 の希釈混合物で、ウエ
ハを処理することにより行うのが好ましい。
【００１４】次に、図４を参照すると、シリコンの第１
のエピタキシャル層３０を、気相エピタキシー、すなわ
ち化学気相堆積又は分子線エピタキシーといった従来の
エピタキシャル堆積技術により、露出された能動デバイ
ス領域１６上に、選択的に成長させる。シリコンの第１
のエピタキシャル層３０の厚さは、約０．５ないし約５
０ミクロンと、広い範囲にできる。好ましくは、用いら
れる成長プロセスはタイプＩの成長プロセスで、その場
合エピタキシャル層は基板１０の露出された表面上にの
み成長し、マスク層２０上には成長しない。シリコンの
第１のエピタキシャル層３０は基板１０上に成長する
間、不純物をドープでき、あるいは第１のエピタキシャ
ル層３０が成長した後、イオン注入及びアニールによ
り、ドープすることができる。シリコンの第１のエピタ
キシャル層３０は、ホウ素、リン、ヒ素及び同様の不純
物を、約１×１０11ないし約１×１０17イオン／cm2 、
好ましくは約１×１０12ないし約１×１０13イオン／cm
2 の範囲のドーパント濃度にドープできる。第１のエピ
タキシャル層３０には、各種のデバイスを、その後形成
できる。たとえば、周知のプロセスに従って、第１のエ
ピタキシャル層には、特性を最適化したＭＯＳ形デバイ
スが、形成できる。
のエピタキシャル層３０を、気相エピタキシー、すなわ
ち化学気相堆積又は分子線エピタキシーといった従来の
エピタキシャル堆積技術により、露出された能動デバイ
ス領域１６上に、選択的に成長させる。シリコンの第１
のエピタキシャル層３０の厚さは、約０．５ないし約５
０ミクロンと、広い範囲にできる。好ましくは、用いら
れる成長プロセスはタイプＩの成長プロセスで、その場
合エピタキシャル層は基板１０の露出された表面上にの
み成長し、マスク層２０上には成長しない。シリコンの
第１のエピタキシャル層３０は基板１０上に成長する
間、不純物をドープでき、あるいは第１のエピタキシャ
ル層３０が成長した後、イオン注入及びアニールによ
り、ドープすることができる。シリコンの第１のエピタ
キシャル層３０は、ホウ素、リン、ヒ素及び同様の不純
物を、約１×１０11ないし約１×１０17イオン／cm2 、
好ましくは約１×１０12ないし約１×１０13イオン／cm
2 の範囲のドーパント濃度にドープできる。第１のエピ
タキシャル層３０には、各種のデバイスを、その後形成
できる。たとえば、周知のプロセスに従って、第１のエ
ピタキシャル層には、特性を最適化したＭＯＳ形デバイ
スが、形成できる。
【００１５】シリコンの第１のエピタキシャル層３０を
基板１０上に成長させた後、たとえば湿式又は乾式エッ
チにより、酸化物又は窒化物層２０を除去し、図５に示
されるように、基板１０の表面上に、酸化物又は窒化物
マスク層４０を形成する。周知の技術に従い、溝１２及
び第１のエピタキシャル層３０をマスクし、基板１０上
に能動デバイス領域を露出する窓４２を形成するため、
マスク層４０を、選択的にエッチする。露出された能動
デバイス領域１４は、窓４２を開ける間生じる可能性の
ある残留表面損傷を除去するため、エッチできる。その
ようなエッチは、ＨＦ、Ｈ2 Ｏ及びＨＮＯ3 の希釈混合
物で、ウエハを処理することにより行うのが、好まし
い。
基板１０上に成長させた後、たとえば湿式又は乾式エッ
チにより、酸化物又は窒化物層２０を除去し、図５に示
されるように、基板１０の表面上に、酸化物又は窒化物
マスク層４０を形成する。周知の技術に従い、溝１２及
び第１のエピタキシャル層３０をマスクし、基板１０上
に能動デバイス領域を露出する窓４２を形成するため、
マスク層４０を、選択的にエッチする。露出された能動
デバイス領域１４は、窓４２を開ける間生じる可能性の
ある残留表面損傷を除去するため、エッチできる。その
ようなエッチは、ＨＦ、Ｈ2 Ｏ及びＨＮＯ3 の希釈混合
物で、ウエハを処理することにより行うのが、好まし
い。
【００１６】図６に示されるように、気相上エピタキシ
ー及び分子線エピタキシーのような従来のエピタキシャ
ル成長技術により、シリコンの第２のエピタキシャル層
５０を、能動デバイス領域１４上に、選択的に成長させ
る。同様に、タイプＩの成長プロセスを用いるのが好ま
しい。シリコンの第２のエピタキシャル層の厚さは、約
０．５ないし約５０ミクロンと広範囲にできる。第２の
エピタキシャル層５０は、基板１０上に成長している間
又は成長後、イオン注入及びアニールにより、不純物を
ドープできる。ホウ素、リン、ヒ素等の不純物を、約１
×１０11ないし約１×１０17イオン／cm2 、好ましくは
約１×１０12ないし約１×１０13イオン／cm2 の範囲の
ドーパント濃度に、第２のエピタキシャル層５０中に、
拡散又は注入できる。シリコンの第２のエピタキシャル
層のドーパント濃度は、シリコンの第１のエピタキシャ
ル層のドーパント濃度と同じにも、あるいは異なるよう
にもできる。従って、本発明に従うと、特性が最適化さ
れたバイポーラデバイスが、周知のプロセスに従い、そ
の後第２のエピタキシャル層５０に、形成できる。
ー及び分子線エピタキシーのような従来のエピタキシャ
ル成長技術により、シリコンの第２のエピタキシャル層
５０を、能動デバイス領域１４上に、選択的に成長させ
る。同様に、タイプＩの成長プロセスを用いるのが好ま
しい。シリコンの第２のエピタキシャル層の厚さは、約
０．５ないし約５０ミクロンと広範囲にできる。第２の
エピタキシャル層５０は、基板１０上に成長している間
又は成長後、イオン注入及びアニールにより、不純物を
ドープできる。ホウ素、リン、ヒ素等の不純物を、約１
×１０11ないし約１×１０17イオン／cm2 、好ましくは
約１×１０12ないし約１×１０13イオン／cm2 の範囲の
ドーパント濃度に、第２のエピタキシャル層５０中に、
拡散又は注入できる。シリコンの第２のエピタキシャル
層のドーパント濃度は、シリコンの第１のエピタキシャ
ル層のドーパント濃度と同じにも、あるいは異なるよう
にもできる。従って、本発明に従うと、特性が最適化さ
れたバイポーラデバイスが、周知のプロセスに従い、そ
の後第２のエピタキシャル層５０に、形成できる。
【００１７】図７に示されるように、シリコンの第２の
エピタキシャル層５０を、基板１０に成長させた後、た
とえば湿式又は乾式エッチにより、酸化物又は窒化物マ
スク層４０を除去する。必要に応じて、二酸化シリコ
ン、シリコン窒化物、テトラエトキシシラン又は同様の
ものといった電気的に絶縁性の材料を、基板１０上に堆
積させ、その後図７に示されるように、本質的に平坦な
表面を形成するために、平坦化することができる。
エピタキシャル層５０を、基板１０に成長させた後、た
とえば湿式又は乾式エッチにより、酸化物又は窒化物マ
スク層４０を除去する。必要に応じて、二酸化シリコ
ン、シリコン窒化物、テトラエトキシシラン又は同様の
ものといった電気的に絶縁性の材料を、基板１０上に堆
積させ、その後図７に示されるように、本質的に平坦な
表面を形成するために、平坦化することができる。
【００１８】エピタキシャル層３０及び５０は同じ又は
異なるドーパント濃度をもつから、別々に特性を最適化
されたＭＯＳ及びバイポーラデバイスの両方を、同時に
エピタキシャル層３０及び５０上に、形成することがで
きる。本発明に従い、エピタキシャル層３０及び５０上
に同時に形成できる特性が最適化されたデバイスには、
ｎ−ＭＯＳ、ｐ−ＭＯＳ及びＣＭＯＳデバイスのような
ＭＯＳデバイス、バイポーラデバイス、容量、抵抗、薄
膜トランジスタ、ヘテロ接合デバイス等々が含まれる。
好ましい実施例において、ＣＭＯＳ及びたとえば垂直バ
イポーラトランジスタのようなバイポーラデバイスが、
エピタキシャル層３０及び５０上に、同時にかつ独立に
形成される。これらのデバイスの電流利得は、本発明に
従い、各デバイスの具体的な用途に基き、最適化でき
る。
異なるドーパント濃度をもつから、別々に特性を最適化
されたＭＯＳ及びバイポーラデバイスの両方を、同時に
エピタキシャル層３０及び５０上に、形成することがで
きる。本発明に従い、エピタキシャル層３０及び５０上
に同時に形成できる特性が最適化されたデバイスには、
ｎ−ＭＯＳ、ｐ−ＭＯＳ及びＣＭＯＳデバイスのような
ＭＯＳデバイス、バイポーラデバイス、容量、抵抗、薄
膜トランジスタ、ヘテロ接合デバイス等々が含まれる。
好ましい実施例において、ＣＭＯＳ及びたとえば垂直バ
イポーラトランジスタのようなバイポーラデバイスが、
エピタキシャル層３０及び５０上に、同時にかつ独立に
形成される。これらのデバイスの電流利得は、本発明に
従い、各デバイスの具体的な用途に基き、最適化でき
る。
【００１９】従って、本発明に従うと、別々に特性が最
適化された少くとも２つの異なるデバイスを有する集積
回路が、実現される。また、本発明の範囲内で考えられ
ることは、シリコンの少くとも２つの電気的に分離され
たエピタキシャル層を、選択的に堆積させることで、そ
れは同じ又は異なるドーパント濃度にドープされること
に加え、異なる厚さをもつ。本発明は、結晶成長技術を
用いて成長させる多結晶シリコン、シリコン−ゲルマニ
ウム及び他の半導体層の形成にも、適用できる。また、
ここの第１のエピタキシャル層及び第２のエピタキシャ
ル層には、異なるドーパント原子をドープできることも
考えられる。本発明について、各種の具体例を示し、述
べてきたが、当業者には、特許請求の範囲で述べる本発
明の精神及び視野から離れることなく、本発明の修正及
び変更ができることが、認識されるであろう。
適化された少くとも２つの異なるデバイスを有する集積
回路が、実現される。また、本発明の範囲内で考えられ
ることは、シリコンの少くとも２つの電気的に分離され
たエピタキシャル層を、選択的に堆積させることで、そ
れは同じ又は異なるドーパント濃度にドープされること
に加え、異なる厚さをもつ。本発明は、結晶成長技術を
用いて成長させる多結晶シリコン、シリコン−ゲルマニ
ウム及び他の半導体層の形成にも、適用できる。また、
ここの第１のエピタキシャル層及び第２のエピタキシャ
ル層には、異なるドーパント原子をドープできることも
考えられる。本発明について、各種の具体例を示し、述
べてきたが、当業者には、特許請求の範囲で述べる本発
明の精神及び視野から離れることなく、本発明の修正及
び変更ができることが、認識されるであろう。
【図１】２つの分離された能動デバイス領域を有するシ
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
【図２】２つの分離された能動デバイス領域を有するシ
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
【図３】２つの分離された能動デバイス領域を有するシ
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
【図４】２つの分離された能動デバイス領域を有するシ
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
【図５】２つの分離された能動デバイス領域を有するシ
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
【図６】２つの分離された能動デバイス領域を有するシ
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
【図７】２つの分離された能動デバイス領域を有するシ
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
リコン基板のプロセスの一連の段階を、概略断面図で示
す図である。
１０ シリコン基板、基板 １２ 溝、溝分離構造 １４、１６ 能動デバイス領域 １８ 材料 ２０ マスク層、層 ２２ 窓 ３０ エピタキシャル層 ４０ 窒化物マスク層 ４２ 窓 ５０ エピタキシャル層 ６０ （本文中では使われていない）
Claims (17)
- 【請求項１】 ａ） 相互に分離された第１及び第２の
能動デバイス領域を、基板上に規定するため、シリコン
基板中に少くとも１つの溝を形成すること； ｂ） 材料で溝を満すため、基板上に電気的に絶縁性の
材料を堆積させること； ｃ） 基板の表面を平坦化すること； ｄ） 第１の能動デバイス領域上に、シリコンの第１の
エピタキシャル層を、選択的に成長させること； ｅ） 第２の能動デバイス領域上に、シリコンの第２の
エピタキシャル層を選択的に成長させ、第１のエピタキ
シャル層及び第２のエピタキシャル層は同じ又は異なる
ドーパント濃度に、ドーパント原子をドープし、シリコ
ン基板上に少くとも２つの分離された能動デバイス領域
を形成すること を含むシリコン基板上への分離された能動デバイス領域
の形成プロセス。 - 【請求項２】 シリコン基板はドープされたシリコンウ
エハである請求項１記載のプロセス。 - 【請求項３】 溝は基板中に、約０．２５ないし約５μ
ｍの範囲の深さ、約０．２５ないし約５μｍの範囲の幅
にエッチされる請求項１記載のプロセス。 - 【請求項４】 絶縁性材料は二酸化シリコン、シリコン
窒化物、テトラエトキシシラン及びそれらの組合せであ
る請求項１記載のプロセス。 - 【請求項５】 ドーパント原子はホウ素、リン及びヒ素
から成る類から選択される請求項１記載のプロセス。 - 【請求項６】 第１のエピタキシャル層は、約１×１０
11ないし約１×１０17イオン／cm2 の範囲のドーパント
濃度にドープされる請求項１記載のプロセス。 - 【請求項７】 第１のエピタキシャル層は、約１×１０
12ないし約１×１０13イオン／cm2 の範囲のドーパント
濃度にドープされる請求項１記載のプロセス。 - 【請求項８】 第２のエピタキシャル層は、約１×１０
11ないし約１×１０17イオン／cm2 の範囲のドーパント
濃度にドープされる請求項１記載のプロセス。 - 【請求項９】 第２のエピタキシャル層は、約１×１０
12ないし約１×１０13イオン／cm2 の範囲のドーパント
濃度にドープされる請求項１記載のプロセス。 - 【請求項１０】 第１のエピタキシャル層のドーパント
濃度は、第２のエピタキシャル層のドーパント濃度とは
異なる請求項１記載のプロセス。 - 【請求項１１】 半導体集積回路を形成するため、第１
及び第２のエピタキシャル層に、特性が最適化されたデ
バイスを作製することが、更に含まれる請求項１記載の
プロセス。 - 【請求項１２】 デバイスはＭＯＳ、バイポーラ、容
量、抵抗、薄膜及びヘテロ接合デバイスから成る類から
選択される請求項１１記載のプロセス。 - 【請求項１３】 特性が最適化されたＣＭＯデバイス
が、第１のエピタキシャル層に作製され、特性が最適化
されたバイポーラデバイスが、第２のエピタキシャル層
に作製される請求項１１記載のプロセス。 - 【請求項１４】 第１のエピタキシャル層は第２のエピ
タキシャル層とは異なる厚さを有する請求項１記載のプ
ロセス。 - 【請求項１５】 請求項１１記載のプロセスにより作製
された半導体集積回路。 - 【請求項１６】 請求項１３記載のプロセスにより作製
された半導体集積回路。 - 【請求項１７】 第１のエピタキシャル層及び第２のエ
ピタキシャル層は、異なるドーパント原子をドープする
請求項１記載のプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/347527 | 1994-11-30 | ||
| US08/347,527 US6445043B1 (en) | 1994-11-30 | 1994-11-30 | Isolated regions in an integrated circuit |
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|---|---|
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| JP3396571B2 JP3396571B2 (ja) | 2003-04-14 |
Family
ID=23364086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31147395A Expired - Lifetime JP3396571B2 (ja) | 1994-11-30 | 1995-11-30 | 集積回路中の分離領域形成プロセス及び形成された構造体 |
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| Country | Link |
|---|---|
| US (2) | US6445043B1 (ja) |
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| JP4397491B2 (ja) * | 1999-11-30 | 2010-01-13 | 財団法人国際科学振興財団 | １１１面方位を表面に有するシリコンを用いた半導体装置およびその形成方法 |
| US6319772B1 (en) | 2000-10-30 | 2001-11-20 | Chartered Semiconductor Manufacturing Ltd. | Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer |
| US7662689B2 (en) | 2003-12-23 | 2010-02-16 | Intel Corporation | Strained transistor integration for CMOS |
| US7141478B2 (en) * | 2004-01-26 | 2006-11-28 | Legerity Inc. | Multi-stage EPI process for forming semiconductor devices, and resulting device |
| US20060105533A1 (en) * | 2004-11-16 | 2006-05-18 | Chong Yung F | Method for engineering hybrid orientation/material semiconductor substrate |
| US7547605B2 (en) * | 2004-11-22 | 2009-06-16 | Taiwan Semiconductor Manufacturing Company | Microelectronic device and a method for its manufacture |
| KR100683401B1 (ko) * | 2005-08-11 | 2007-02-15 | 동부일렉트로닉스 주식회사 | 에피층을 이용한 반도체 장치 및 그 제조방법 |
| US10622262B2 (en) * | 2017-10-06 | 2020-04-14 | Newport Fab Llc | High performance SiGe heterojunction bipolar transistors built on thin film silicon-on-insulator substrates for radio frequency applications |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0134504B1 (en) * | 1983-07-15 | 1989-05-10 | Kabushiki Kaisha Toshiba | A c-mos device and process for manufacturing the same |
| JPS6021560A (ja) * | 1983-07-15 | 1985-02-02 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| US4619033A (en) * | 1985-05-10 | 1986-10-28 | Rca Corporation | Fabricating of a CMOS FET with reduced latchup susceptibility |
| JPS62132342A (ja) * | 1985-12-05 | 1987-06-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| US4808598A (en) * | 1986-06-30 | 1989-02-28 | The United States Of America As Represented By The Secretary Of The Army | Method for inducing protection in an animal against cyanide poisoning using 8-aminoquinolines |
| US4929570A (en) * | 1986-10-06 | 1990-05-29 | National Semiconductor Corporation | Selective epitaxy BiCMOS process |
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| KR930008899B1 (ko) | 1987-12-31 | 1993-09-16 | 금성일렉트론 주식회사 | 트랜칭(trenching)에 의한 바이-씨모스(Bi-CMOS)제조방법 |
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| US5306939A (en) | 1990-04-05 | 1994-04-26 | Seh America | Epitaxial silicon wafers for CMOS integrated circuits |
| JP2524863B2 (ja) | 1990-05-02 | 1996-08-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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1994
- 1994-11-30 US US08/347,527 patent/US6445043B1/en not_active Expired - Lifetime
-
1995
- 1995-11-30 JP JP31147395A patent/JP3396571B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-22 US US08/620,964 patent/US5763314A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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