JPS63502390A - 部分的誘電体分離半導体装置 - Google Patents

部分的誘電体分離半導体装置

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 部分的誘電体分離半導体装置 発明の背景 反豊分夏 本発明は一般的には半導体装置（ｄｅｖｉｃｅ）の構造およびその製造方法に関 し、特に部分的誘電体分離（ｄｉｅｌｅｃｔｒｉ−ｃａｌｌｙ　１ｓｏｌａｔｅ ｄ）セルフ／アライン半導体装置の構造およびその製造方法に関する。
五旦挟恩 半導体装置が小型になり、かつより密集して共通基板上にパック（ｐａｃｋ）さ れるにつれて、接合分離領域に関連した奇生漏れ電流および奇生容量が装置およ び回路性能にますます悪影響を及ぼすことになった。したがって、誘電体分離装 置に対する大きな要求がある。
従来技術においては、誘電体分離（ＤＩＧ＞装置は、まず単結晶半導体基板の上 面にメツシュ形パターンの溝をエツチング（ｅｔｃｈｉｎｏ）　Ｌ／てその溝の 間に単結晶材料のアイランド（ｉｓｌａｎｄ）を残し、その溝および露出アイラ ンドを誘電体層で被覆し、その誘電体層を厚い多結晶層で被覆し、さらに単結晶 基板を研摩して単結晶材料のアイランドを露出することによって製造された。こ れによって、各単結晶アイランドが多結晶マトリックスに埋込まれた誘電体領域 に囲まれた構造が提供された。そして、個々の装置は個々の単結晶半導体アイラ ンド内に製造できた。この配置は低密度集積回路、特にラジエーション・ハード ニングされた（ｒａｄｉａｔｉｏｎ　ｈａｒｄｅｎｅｄ）集積回路を製造する上 では満足できるものであるが、高密度大規模集積回路には適していないことがわ かった。
より最近では、誘電体分離回路は、単結晶基板を取り、基板表面のずっと下にイ ンブラントされた酸素分布のピークを置くのに十分なエネルギで非常に高い線！ 　（ｄｏｓｅ）の酸素を一面に覆うように（ｂｌａｎｋｅｔ）インブラント（ｉ ｍｐｌａｎｔ）することによって準備された。インブラントされた酸素は薄い埋 込み誘電体層を形成する。インブラントされた基板は、その表面とインブラント 誘電体層の間の単結晶半導体領域内の構造的損傷をできるだけ遠くにアニール（ ａｎｎｅａｌ）するように加熱される。
この方法によって高密度回路が製造できるようになったが、いくつかの重大な欠 点が生じた。たとえば、埋込み絶縁性層（ｉｎｓｕｌａｔｉｎｇｌａｙｅｒ）を 形成するために必要な非常に高いインブラント線量のために上にある単結晶領域 にかなりの結晶欠陥が生じる。アニールの後でも、転位密度はかなり高い。これ らの転位によって、装置、回路性能を低下させる４ましくない奇生漏れ電流が生 じる。また、ＭＯ３装置が埋込み誘電体領域上の単結晶層内に形成される場合は 、従来の埋込み誘電体領域はコンタクトの下だけでなくゲート、チャンネル領域 の下にも延びるから、個々の装置にバックゲート・バイアス・コンタクトを備え るのが極めて困難である。これによって、装置性能を変えるためにボディ効果を 用いることが困難または不可能となる。
こうして、誘電体分離装置を製造する改良された手段、方法に対する要求が増大 している。したがって本発明の目的は、誘電体分離領域が装置の端子またはコン タクト部には延びるが能動領域の下には延びない誘電体分離装置の改良された構 造およびそれを製造する方法を提供することである。
本発明の別の目的は、インブラントされた誘電体分離領域はソースおよびドレイ ン領域の下には延びるがチャンネル領域の下には延びない誘電体分離ＭＯ８装置 の改良された構造、およびそれを製造する方法を提供することである。
本発明の他の目的は、ゲート領域下のインブラント損傷を避けながら、セルファ ラインのソース、ドレインおよびゲート領域を与える誘電体弁ｗＩＩ装置の改良 された構造およびそれを製造する方法を提供することである。
本発明のさらに他の目的は、共通のボディ・コンタクトが導電性基板を介してＭ ＯＳチャンネル領域に維持できる誘電体層１１ＭＯ３装置の改良された構造およ びそれを製造する方法を提供することである。
本発明のさらに他の目的は、ゲート誘電体および／またはチャンネル領域が埋込 み誘電体分離層の形成中に直接インブラント損傷から保護される誘電体分離ＭＯ ３装置の改良された構造およびそれを製造する方法を提供することである。
発明の概要 前記および他の目的ならびに利点は、第１表面を有する単結晶半導体基板、その 第１表面の一部上の第１絶縁誘電体領域（たとえばゲート絶縁体）、第１誘電体 領域上の導電体（たとえば、ゲート電極）、基板内で第１表面の下で第１の所定 距離だけ延び第１の誘電体領域の両側にある第１、第２の単結晶半導体領域（た とえば、ソース、ドレイン領域）、基板内で第１、第２の単結晶半導体領域の下 にありかつ第１誘電体領域の下にはほとんど延びない第２の絶縁誘電体領域（た とえば、埋込み絶縁分離領域）、および基板内で第１表面から第２の誘電体領域 へ延び、第１の誘電体領域から第１、第２の単結晶半導体領域によって横方向に 分離された第３の誘電体領域（たとえば、横方向分離壁）を備えた本発明によっ て達成される。
また、本発明によって、第１表面を有する単結晶半導体基板を用意すること、第 １表面上またはその上方に、第１２領域を覆わないゲート導電体を形成すること 、および基板の第２領域の第１区域に酸素または窒素を約１×１０１８イオン／ ｃＩｉ、望ましくは１．７Ｘ１０１８イオン／ｄを越える線量までインブラント して第２の領域に埋込み誘電体層を形成することを含み、そのインブラントエネ ルギはイオンが基板に第２の所定深さまで貫通するがゲート導電体を通って基板 の第１領域に貫通しない程度のものである、半導体装置（たとえば、電界効果ト ランジスタ）の製造方法が提供される。第１の表面から埋込み誘電体層へ延びる 横方向絶縁分離壁を形成する工程を含ませることが望ましい。
これらの横方向絶縁分離壁は埋込み誘電体層の形成の前か後に形成できる。
本発明の詳細は以下の図面および説明により完全に記載されている。
図面の簡単な説明 第１図から第４図、第４Ａ図および第５図から第１１図は、本発明による半導体 装置の一部の、異なった製造段階、および異なった実施例の簡単化された概略断 面図を示す。
図面の簡単な説明 説明の目的で、ここでの装置構造および方法は、シリコン酸化物、窒化シリコン 誘電体層およびポリシリコン層を用いたシリコンを基本とした半導体装置の場合 について説明する。しかし、当業者は、説明する構造、方法は他の半導体基板、 他の誘電体材料および他の多結晶半導体層に適用できること、説明する例は理解 を助けるために提供されたにすぎないのであって、それに限定する趣旨ではない こと、さらに他の材料も利用できることが理解できるであろう。
第１図から第１１図において、特に断らなければ、誘電体層、領域はハツチング で示され、多結晶半導体領域は点描され、単結晶領域、金属層およびマスク層は 無地で示されている。矢印は、たとえば、反応性イオン・エツチングのに用いら れる。マスキング、エツチングおよびドーピングは技術的に周知の他の手段で実 施できることが当業者に理解できるであろう。
第１図から第４図、第４Ａ図および第５図から第１１図は、異なった製造段階の 、異なった実施例による本発明の半導体装置の一部を簡単化された概略断面図で 示す。本発明の装置および方法は順に図面を参照することによって最もよく理解 されるだろう。
第１図において、装置部９はたとえば単結晶シリコンの基板１０からなり、その 上には、誘電体層１１および１２が備えられている。ＭＥ体層１１は、シリコン 基板に対しては、二酸化シリコンでできているのがよい。層１１の厚さは０．０ １〜０．０８μの範囲が有用である。しかし、それより大きいか小さい厚さのも のを用いることもできる。
層１２は０．０５〜０．３μの範囲の厚さの窒化シリコンでできているのが望ま しい。層１２は後の工程で基板１０の酸化を局所的に制御するのに用いられるか ら、酸素マイグレーション（移動）を妨害することが重要である。層１２はこの 酸化マスキング機能を与えるが基板１０を汚染しないものならどんな材料でもよ い。
層１２は任意の好都合な材料のマスク層１３（第２図）でカバーされる。ホトレ ジストが典型的な例である。層１３は、穴１５が層１２．１１に連続的にそこを 通してエッチされる第２図に示された開口を与え、基板１０の表面の部分（ｐｏ ｒｔ　１ｏｎ）を局所的に露出するようパターン形成される。層１２．１１をエ ッチする手段は技術的に公知のものである。次に、たとえば、矢印１４によって 示された反応性イオン・エツチングによって溝１５がエッチされる。
次に、溝１５は第３図に示されるように、誘電体領域１６で充満される。各誘電 体領域１６は横方向分離壁として働く。これは基板１０の酸化によって好都合に 達成できるが、技術的に周知の他の手段を用いてもよい。分離壁１６が酸化によ って形成される場合は、層１２は酸化マスクとして働き基板１０の全体的な酸化 を防止する（第３図参照）。
誘電体分離壁１６の表面が誘電体層１１の表面とほぼ同じレベル、になるように 溝が充満されるのが望ましいが、これは不可欠なものではない。
次に、分離壁１６および誘電体層１１は、第４図で示されるような厚さ６０の導 電体層１７で被覆される。層１７はたとえば多結晶シリコンでできているのが望 ましいが、他の導電材料を用いてもよい。次に説明するように、装置部９の領域 １１ａはＭＯＳＦＥＴのゲート誘電体として好都合に動く。誘電体層１１の厚さ ８はゲート絶縁体に対して所望の厚さとなるように選択されるが、これは不可欠 なものではない。
第４Ａ図に示した別の実施例に示されるように、縁（ｅｄｇｅ）１　ｌ　ｂの間 の層１１の中央部を層１７を被着する前に基板１０からはぎ取り、分離壁１６の 間の中央領域１１ｂ−１１ｂに任意の所望の厚ざ７の新しい誘電体層１１Ｇを形 成してもよい。誘電体層部１１Ｃは基板１０の酸化または任意の他の都合のよい 方法によって形成でき、任意の所望の材料でできていてよい。誘電体層１１の中 央部をはぎ取り、新しい誘電体層１１Ｇを形成する手段は技術的に周知のもので あり慣用的なものである。また、第１図から第４図の層１１は省略して層１２を 直接基板上に配置してもよい。Ｍｌｌと類似した酸化物または他の誘電体層が他 の目的で基板１０上に必要な場合は、層１１ｃと同時に形成できる。しかし、誘 電体層１１Ｇは不可欠なものではなく、省略できる。ＪＦＥＴ、ＭＥＳＦＥＴ、 およびバイポーラ・トランジスタが誘電体層［１１ｃのような絶縁体を必要とし ない装置の例である。第５図から第１１図に関するプロセスの説明の残りのため に、第４図に示された構造を用いるものとする。当業者は他の構造も同様に用い ることができることが理解できるであろう。
マスク層（図示せず）を層１７上に形成して、露出された部分１７ａａを残しな がら部分１７ａを被覆または保護する。次に、部分１７ａａは除去され、部分１ ７ａはほとんど侵害されないで残される、（第５図）。部分１７ａを侵害しない まま部分１７ａａを除くマスク、エッチ法は技術的に周知のものであり慣用的な ものである。部分１７ａ上にほぼ垂直な側壁を与えるマスク、エツチング法を用 いるのが望ましい。反応性イオン・エツチングおよびイオン・ミリングはほぼ垂 直な側壁を形成する方法の例であるが、他の方法を用いてもよい。
部分１７ａａの除去に続けて、残りの部分１７ａおよび基板１０上の誘電体層１ １の露出表面３０は、たとえば、酸素、窒素またはその混合物のイオン１８で、 埋込み誘電体層または領域１９を形成するに十分な線量までインブラントされる 。インブラント・エネルギは、基板１０の表面１０ｆ下の深さ４０で埋込み誘電 体層１９を配置するのに十分な程度でなければならない。約１Ｘ１０１８イオン ／ｄを越える酸素、窒素またはその化合物の線量が埋込み誘電体領域１９を形成 するのに必要である。１．７〜２．２×１０１８イオン／ｄの範囲の線量が望ま しい。また、約８０ＫｅＶを越えるエネルギが有用であり、通常は１５０Ｋｅｙ が有用である。もっと高いエネルギを用いてもよい。誘電体層１１を通して酸素 ／窒素インブラントを実施するのがよい。
その線量およびエネルギは、周知の手段を用いて、厚さ４０を有する基板１０の 部分１０ｂからＣが埋込み誘電体層１９と基板１０の表面１０ｆの間に位置する ように選択される。表面酸化物１１を通してシリコン基板１０にインブラントさ れた酸素（０’）に対して、インブラント領域または層１９の中心までの範囲４ １は１５０ＫｅＶで約０．３７μである。この距離は酸化物１１をカバーする約 ０．０２５μの厚さ５０を含む。線量が上述したレベルを越えて増加すると埋込 み誘電体層１９の厚さ５１が増加する。インブラント・エネルギが増加すると、 露出表面３０からインブラント誘電体層１９の中心までの距離４１が増加する。
インブラント埋込み誘電体層１９およびその上にある単結晶領ｖｊ、１０ｂから ＩＯＣの質は酸素または窒素インプランテーションの後、構造体をアニールする ことによって改善される。アニールすると、酸素または窒素インブラントの結果 として埋込み誘電体層１９上の単結晶領域１０ｂからＣに生じたインブラント損 傷のいくらかは除かれ、また埋込み誘電体層１９が高密度にされる。一般に、い くらかのインブラント損傷または転位が常に領域１０ｂからＣに残る。
約１０００℃を越える温度でのアニールが望ましく、特に１１００℃を越える温 度が望ましく、さらに約１１５０℃を越える温度がより望ましい。アニール時間 は温度に反比例し、温度が高くなれば、所定のアニール効果を得るのに必要な時 間は短くてよい。たとえば、１１５０℃では１〜４時間のアニール時間がよい。
しかし、当業者は、これより長いまたは短い時間をこれより低いまたは高い温度 とともに用いることが理解できるであろう。たとえば、約１４００℃で２〜３分 のアニールは１１００〜１１５０’Ｃでの１〜２時間のアニールとほぼ同じ効果 をもつ。しかし、高温度長時間のアニールでは、インブラント酸素または窒素は 表面に拡散しやすく、埋込み誘電体層は薄くなることがある。したがって、約３ ０〜６０分以上の時間に対する約１４００℃の温度は望ましくない。酸素／窒素 インブラントのアニールは不活性環境下、たとえばアルゴン下、で実施するのが よい。小量の酸素を加えて、酸素／窒素インブラントの間の分散によって腐食さ れた層１１の任意の部分の再成長を簡単に促進できる。
局部導電度が変化するドーパントを基板１０にインブラントする前に上記アニー ル工程を実施するのが望ましい。
ドーピングの前に酸素／窒素インブラント損傷をアニールすると、酸素／窒素ア ニール工程でのドーパントの再分布が避けられる。しかし、これは不可欠なもの ではない。
イオン１８に対しては一面に覆うインブラントを用いるのが望ましい。−面に覆 うインブラントが用いられるときは、埋込み誘電体層１９が基板１０内に形成さ れると同時に埋込み誘電体ゾーン１７ｃが領域１７ａに形成される（第５図参照 ）。本発明の目的は、誘電体部１１ａの下の領域１０ｅおよび導電体部分１７ａ 内のインブラント損傷を避けることであるから、導電体領域１７ａの厚さ６１は 導電体１７の材料のインブラント深ざ４２より大きくなければならない。第５図 に示されるように、導電体部分１７ａ内にインブラント・イオン１８によって形 成された誘電体ゾーン１７Ｇは高感度の誘電体領域１１ａから距離４３だけ離れ た位置にある。領域１７ａの上部区域１７ｂはかなりのインブラント損傷を受け るけれども、下部区域１７ｄは下にある領１０．１１　ａおよび１０ｅをそれら がほとんど直接のインブラント損傷を受けないように保護する。
基板１０では、領域１０ｂからＣは埋込み誘電体層１９の形成の間にかなりのイ ンブラント損傷を受ける。しかし、基板１０の領域１０ｅはイオン１８からのイ ンブラント損傷をほとんど受けないだろう。これは、領域１０ｅが酸素／窒素イ ンブラントの間に導電体区域１７ａによって保護されるからである。誘電体領域 １９ｃおよびインブラント損傷を受けた領域１０Ｇの境界１０ｄは、第５図から 第１１図に図示されるように、部分１７ａの縁部の下に幾分延びることがある。
これは一部は散乱効果による。しかし、このわずかな侵入は、領域１９Ｇの端部 が部分１７ａの下で実際上の装置寸法に合致する程度ではなく、領域１０ｅは酸 素／窒素インブラント損傷を受けないままで、また下にある基板１０ａに直接結 合されたままで残る。
次に、領域１７ａの部分１７ｂは除去するのがよい。部分１７ｂは直接エツチン グ、すなわち部分１７ｂに直接作用するエツチング装置を用いたエツチングによ って除去でき、また、領域１７Ｃに作用するエツチング装置を用いたリフト−オ フ法によっても除去できる。ディップ（ｄｉｐ）　・エツチングが望ましい。酸 素／窒素インブラント領１ｉＩＪ、１７Ｃをアニールする前は、領域１７Ｇは多 孔性で、たとえ同じ材料、たとえば二酸化シリコン、でできていても誘電体層１ １よりは速くエッチされる。こうして、リフト−オフ・エツチングはマスク工程 なしに、また必要ならばマスクを用いてよいけれども、実施できる。
１０上の層１１に塗布される。たとえば、矢印２２によつの部分１１ｄが除去さ れる。誘電体領域１７ｃが適当な位置に残っている場合はそれも同時に除去され る。これによって、導電体領域１７ａの部分１７ｄおよびその部分１７ｄの両側 の基板１０の部分１０Ｇの表面１０ｆが露出される。
次に、部分１０ｃおよび１７ｄは、たとえば、矢印２３によって示されるイオン ・インプランテーションによって丁度よい具合にドープされる（第７図）。その 基板は残りのドーパント・インブラント損傷を７ニールしそのドーパントを活性 化するために加熱される。これによって、通常、領域１０ｃ内のドーパントの横 方向移動が生じるので、基板１０の材料とドーパント・イオンによって形成され るＰＮ接合は、導電体領域１７ａの残りの部分１７ｄの下の位置１０ｇに位置す る（第７図）。誘電体層１１の部分１１ｄはイオン２３による領域１０Ｃのイン ブラント・ドーピングの間に適所に残してもよい。
第７図に示された装置は好都合にＭＯＳトランジスタの型式を有している。領域 １０Ｃはソース、ドレインを形成し、部分１７ｄはゲート誘電体として働く部分 １１ａをもったゲートを形成する。第７図から、ソース−ドレイン領域１０ｃは 基板１０から誘電体領域１９ｃによって隔離され、横方向誘電体分離壁１６によ って部分１０ｂから隔離される。基板１０の部分１０ｂは同様に、埋込み誘電体 層１９の誘電体部分１９ｂによって基板１０の共通領［１０ａから隔離される。
ＭＯ３装置のチャンネルは領域１０ｅの接合１０ｇの間に置かれる。したがって 、基板１０の部分１０ａはチャンネルに対するボディまたはバックゲートの接触 を形成する。
当業者には容易に理解できるように、ソース−ドレイン領域１０ｃの下に誘電体 分離領域１９Ｇおよび領域１０ｃの両側に横方向に向いている誘電体分離壁１６ を備えることによって、ＭＯ８装置に関連した奇生漏れ電流および奇生容量が大 きく減少される。これによって、改善された装置および回路性能が得られる。ソ ース−ドレイン領域１０Ｇは、別のマスクまたはアラインメントの工程がなくと もゲート領域１７ｄと自動的にセルファラインすることは明らかであろう。また 、部分１７ｄおよび領域１０Ｇは、その間にアラインメントを形成する必要がな いから、最小の解像可能寸法を用いることができる。これによって、非常に高い バック密度および大きく改良された回路性能が得られる。
第８図から第１１図は本発明の装置構造および製造方法の別の実施例を示す。特 に断りがな・ければ、第８図から第１０図は第５図から第７図と同様のもので、 同じ参照番号は同じ領域または部分を示すものとする。第８図は、開口２４ａを 有する厚いマスク層２４がイオン１８をインブラントする前に基板１０上の層１ １上に配置されている点において第５図と異なっている。マスク２４はイオン１ ８が基板１０に到達するのを防ぐに十分な厚さでなければならない。開口２４ａ −２４８を有するマスク２４は、誘電体分離壁１６の横方向の限度内の任意の位 置に配置できるから、ウェーハ上に事前に存在する像と正確に整列（アライン） する必要はない。マスク２４の目的は、イオン１８が誘電体分離壁１６の横方向 の外側に埋込み誘電体領域１９ｂを形成するのを防ぐことである（第５図参照） 。これはまた基板１０の任意の他の部分をイオン１８から保護するのに用いられ る。マスク２４は、酸化物、窒化物、ポリシリコンまたは他の高融点材料のよう な高温度材料で都合よく形成することができる。高温度材料が望ましいのは、酸 素／窒素インブラントの間に発生した高温、たとえば３００〜８００℃、に耐え ることができるからである。
第９図は、側壁誘電体領域１７ｅが導電体領域１７ａの部分１７ｄの両側に形成 されていることを除けば第６図と同じでおる。これは酸化またはその他の技術的 に周知の手段によって都合よく達成される。側壁誘電体層［１７ｅが形成された 後、マスク層２０が塗布され、第６図および第７図に関して前述したと同じ態様 で製造過程が進行する。
第１０図は第７図と同様のもので、誘電体側壁１７ｅが部分１７ｄの側面にある ときの形状を示す。第１０図はまた、マスク２０がイオン２３による領域１０Ｇ および１７ｄのの横方向における外側の基板１０の部分１０ｂにイオン２３がド ープするのを防ぐことである。
部分１００１よび１７ｄのインブラント・ドーピングに続いて、マスク２０は除 去され、基板１０はドーパント・イオン２３を活性化し、全ての残りのドーピン グ・インブラント損傷をアニールするために加熱される。前述したように、これ によって、ドープ領域１０Ｃと基板１０の間に形成されたＰＮ接合が横方向の内 側へ位置１０Ｃ］まで移動する。第７図の装置の場合と同様に、第１０図の装置 はＭＯＳトランジスタを好都合に形成する。
第１１図はソース・コンタクト２６ａ１ドレイン・コンタクト２６ｂおよびゲー ト・コンタクト２６Ｃを有するコンタクト導電体２６が第１０図の構造に付加さ れたときの構造を示す。第１１図の構造は、部分１０Ｇがソースおよびトレイン で、部分１７ｄがゲートであるＭＯＳトランジスタを好都合に形成する。このＭ ＯＳトランジスタのチャンネル領域は基板１０の部分１０ｅにおける誘電体領域 １１ａの下に形成される。誘電体層１９の下の基板１０の部分１０ａは上述のよ うにして形成されたＭＯＳトランジスタに対する一般ボディ効果またはバックゲ ート・コンタクトを与える。第５図から第７図の装置に関して説明したのに用い られるイオン１８およびイオン２３による損傷から保護する。これは大きな利点 でおり、装置動作を大きく改善する。
発明された装置構造および方法は、酸素および／または窒素で形成された埋込み 誘電体層を用いてシリコン基板上に形成されたＭＯ８装置について説明したけれ ども、当業者は、他の材料を用いることができること、他の型式の装置をシリコ ンや他の半導体材料に形成できることを理解できるだろう。本発明の装置構造お よび製造方法は、装置の能動領域、たとえばＭＯＳＦＥＴのチャンネル領域、バ イポーラトランジスタまたはサイリスタのベースまたはコレクタのブロッキング 領域、またはダイオードの空乏領域が、装置の非能動領域を共通の基板から隔離 する埋込み誘電体層を形成するのに必要な高線量、高エネルギ・インブラントの 間に保護されることが望まれる場合に特に有用である。
装置の能動領域が共通基板に接触したままの場合でも、それに結合したコンタク ト領域の隔離によって装置の漏れ電流および奇生容量が大きく減少され、全体の 性能が改良される。従来技術の一面に覆うインブラント構造およびその製造方法 に比較した本発明の装置および方法の大きな利点は、能動装置動作が材料の欠陥 に特に敏感なＣＯＤ、ＤＲＡＭおよび他の装置に用いられた場合の安定性である 。
酸素／窒素インブラントからシールドされた装置の能動領域において、本発明の 装置構造および方法によって構造欠陥が減少され、酸素ドナー補償が減少または 除去され、移動度、小数キャリア寿命が改良され、チャンネル−オフ電流が減少 され、寄生のランチ−アップ問題が減少され、ソフト−エラー電荷混乱（ｕｐｓ ｅｔ）が減少され、薄酸化物無欠性が改良されることは当業者に明らかであろう 。従来の一面に覆う分離構造に対する大きな利点は、イオン化放射に対する高い 耐性が装置の高感度領域における欠陥の数を増大させないで達成できることであ る。ここで教示された原理は、たとえばこれに限定されないがゲルマニウムおよ び■−■化合物材料のような他の半導体材料にも適用されることを当業者は理解 できるであろう。したがって、以下の請求の範囲におけるこれらすべての変形を 含むものでおる。
＋４．ｌ↓↓↓１↓↓↓↓↓↓↓１↓１↓↓↓１↓ＦＩＧ、　２ ＩＧ−３ １８Ａ↓↓↓↓↓１↓↓１↓１１↓↓１↓１１１２２／ｉ１↓↓１↓１↓↓↓↓ ↓ＬｌｌＨ１↓↓２３Ａ　Ｉ　Ｌ↓１↓↓↓１↓↓↓↓↓↓↓１１１１１８、（ ↓↓↓↓↓１↓↓ＬＨ１ｌｌＬ↓１↓↓２２、−ｉ↓１↓↓↓１１↓↓１↓↓↓ ↓１１１↓↓２３−４１　Ｌ↓↓↓↓↓１↓↓↓↓１１↓１↓↓↓補正書の写し く翻訳文）提出書（特許法第１８４条の７第１項）昭和６２年９月２９日

Claims (10)

    【特許請求の範囲】
  1. １．第１の表面を有する単結晶半導体基板、該第１表面の一部上の第１絶縁誘電 体領域、該第１誘電体領域上の導電体、 前記基板内で前記第１表面の下で第１の所定距離だけ延び前記第１の誘電体領域 の両側にある第１、第２の単結晶半導体領域、 前記基板の中で前記第１、第２の単結晶半導体領域の下にありかつ前記第１誘電 体領域の下にはほとんど延びない第２の絶縁誘電体領域、および 前記基板内で前記第１表面から前記第２の誘電体領域へ延び、前記第１の誘電体 領域から前記第１、第２の単結晶半導体領域によって分離された第３の誘電体領 域、を具備する半導体装置構造。
  2. ２．第１の表面を有する単結晶半導体基板、該第１表面の一部上の第１絶縁誘電 体領域、該第１誘電体領域上の導電体、 前記基板内で前記第１表面の下で第１の所定距離だけ延び前記第１の誘電体領域 の両側にある第１、第２の単結晶半導体領域、 前記基板の中で前記第１、第２の単結晶半導体領域の下にあり、かつ前記第１誘 電体領域の下には来ない第２の絶縁誘電体領域、および 前記基板内で前記第１表面から前記第２の誘電体領域へ延び、前記第１の誘電体 領域から前記第１、第２の単結晶半導体領域によって分離された第３の誘電体領 域、を具備する半導体装置構造。
  3. ３．主表面を有する単結晶半導体基板、該主表面の一部にあるゲート誘電体領域 、該ゲート誘電体領域上にあるゲート電極、前記基板内において前記ゲート誘電 体領域に横方向に隣接した埋込み誘電体領域、 前記基板中において、前記ゲート誘電体領域に横方向に隣接し、前記主表面から 前記埋込み誘電体領域へ延びる単結晶半導体ソース、ドレイン領域、および前記 ゲート誘電体、前記ソース、ドレイン領域の横方向の外側にあり、前記表面から 前記埋込み誘電体領域へ延びる誘電体分離壁、 を具備するソース、ドレイン、ゲート領域を有する半導体装置構造。
  4. ４．第１表面を有する単結晶半導体基板を用意すること、前記表面において、第 １の所定の厚さを有し、前記基板の第１領域を覆うが、前記基板の第２領域を覆 わない導電体を形成すること、および 前記基板の前記第２領域の第１区域に酸素または窒素を、約１×ｌ０１８イオン ／ｃｍ２を越える線量まで、前記基板に第２の所定深さまで貫通して前記第２領 域に埋込み誘電体層を形成するが前記導電体を通って前記基板の前記第１領域へ 貫通しないようなエネルギでインプラントすること、を具備する半導体装置を製 造する方法。
  5. ５．酸素または窒素をインプラントする前記工程の後で、前記単結晶半導体基板 の前記第２領域の第２区域を導電度が変化するドーパントでドープすることをさ らに含む請求の範囲第４項に記載の方法。
  6. ６．前記ドーピング工程の前に、前記基板の前記第２領域の前記第１区域に前記 表面から前記埋込み誘電体層へ延びる誘電体分離壁を形成すること をさらに含む請求の範囲第５項に記載の方法。
  7. ７．前記酸素または窒素をインプラントする前記工程の後に、前記インプラント 基板を約１０００℃を越える温度でアニールすること をさらに含む請求の範囲第４項に記載の方法。
  8. ８．前記酸素または窒素をインプラントする前記工程の後、前記ドーピング工程 の前に、前記基板を約１０００℃を越える温度に加熱すること、 をさらに含む請求の範囲第５項に記載の方法。
  9. ９．主表面を有する単結晶半導体基板を用意すること、該表面上に酸化抵抗マス ク層を形成すること、該マスク層をパターン形成して前記基板の第１区域を露出 すること、 前記基板の前記第１区域を除去して溝を形成すること、該溝を第１の深さを有す る第１の誘電体領域で充填すること、 前記表面および前記充填溝上で、前記導電体層内の所定の酸素または窒素インプ ラント貫通深さである第２の深さを越える第１の厚さを有する導電体層を形成す ること、前記第１の誘電体領域の２つの間に配置された前記導電体層の第２の区 域の背後に残る前記導電体層の第１区域を除去すること、および、 前記基板内において前記第１の深さより小さいか同じである第３の深さまで、ま た前記導電体層の前記第２の深さまで貫通するに十分なエネルギで、前記基板中 の該第３の深さの所に第２の誘電体領域を形成するのに十分な線量まで酸素また は窒素を前記基板および前記導電体層にインプラントすること、 を具備するソース、ドレイン、ゲート領域を有する一部分離ＭＯＳトランジスタ を製造する方法。
  10. １０．前記基板および前記導電体層に酸素または窒素をインプラントする前記工 程はそれらを同時にインプラントすること、およびその後約１０００℃を越える 温度まで前記基板を加熱することを含む請求の範囲第９項に記載の方法。
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