JPH0476503B2 - - Google Patents
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- JPH0476503B2 JPH0476503B2 JP60083591A JP8359185A JPH0476503B2 JP H0476503 B2 JPH0476503 B2 JP H0476503B2 JP 60083591 A JP60083591 A JP 60083591A JP 8359185 A JP8359185 A JP 8359185A JP H0476503 B2 JPH0476503 B2 JP H0476503B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Description
発明の背景
本発明は、イオン打込みによつて半導体基板内
に埋込絶縁層を形成する方法に係る。より詳細に
は本発明は、シリコン−オン−絶縁体型のMOS
集積回路の製造分野に係る。 固体単結晶シリコン基板に集積回路の能動素子
が直接形成される標準的方法に比較して、シリコ
ン−オン−絶縁体（SOI）技術は顕著に改良され
ている。絶縁支持体の使用によつて、回路の能動
素子のソースと基板との間及びドレインと基板と
の間の漂遊容量が顕著に減少し従つて回路の動作
速度が増加する。このため、製造プロセスが極め
て簡単になる。集積密度が増加する、高電圧での
回路の性能が向上する、単結晶シリコンの小型化
による輻射感度を低減し得る、等の結果が得られ
る。また、この技術によれば、互いに分離した単
結晶シリコンアイランドを設けることができ、こ
れらアイランド上に集積回路の種々の構成素子を
形成し得る。 公知のSOI技術の１つとしてシリコン−オン−
サフイア即ちSOS技術がある。この方法では、絶
縁サフイア基板にシリコン薄膜をエピタキシヤル
成長によつて設ける。この方法にはいくつかの欠
点があり、特に、サフアイア基板のコストが高い
こと、基板でのシリコン薄膜のエピタキシヤル成
長が難しいことが挙げられる。更にシリコン薄膜
は、その形成方法に起因する多数の欠陥を有す
る。 これらの欠点の克服を目指して種々の技術の研
究が進められた。特に、シリコン酸化物の如きア
モルフアス基板にデポジツトしたアモルフアス又
は多結晶のシリコン薄膜を再結晶化する方法があ
る。アモルフアス又は多結晶シリコンの溶融に必
要な熱を供給し得るランプ、レーザー又は加熱素
子を使用してシリコンを再結晶させる。残念乍ら
この方法では、特にシリコン−絶縁体界面の品質
が良くないことに起因する欠点が見られる（即
ち、界面での寄生チヤンネル）。 また、絶縁材を後から形成する技術即ち固体単
結晶シリコンをベースとする技術も研究されてい
る。例えば、固体単結晶シリコンに高い線量で窒
素イオン又は酸素イオンを打込み、引続き基板を
高温アニールしてシリコン酸化物又はシリコン窒
化物の埋込絶縁薄膜を形成する方法がある。この
方法は、SIMOX法即ち打込み酸素による分離方
法（Separation by Implanted Oxygen）として
公知であり、特にニユークリア・インストルメン
ツ・アンド・メリツド（Nuclear Imstruments
and Methods）209／210、1983年、157−164頁
に所収のピー・エル・ヘメント（P.L.F.
Hemment）等の論文「高線量酸素打込みによる
シリコン内の埋込絶縁層の形成（Formation of
buried insulating layers in silicon by
implantation of high doses of oxygen）」に記
載されている。 しかし乍らこのSIMOX法では、窒素イオン又
は酸素イオンの通過によつて絶縁層の上方の単結
晶シリコン薄膜が多少とも損傷される。特に、集
積回路の能動素子の活性ゾーンが形成される領域
でシリコン薄膜が損傷される。このために欠陥が
生じると素子の十分な動作が得られない。 発明の要約 本発明は、特に単結晶シリコンの半導体基板に
埋込絶縁層を生成するための前記欠点が是正され
た方法に係る。即ち、本発明方法によれば、酸素
イオン又は窒素イオンによる半導体板へのイオン
打込みを用い、埋込絶縁層に単結晶半導体層が積
層した構造を得ることができ且つ集積回路の構成
素子の活性ゾーンが形成される半導体層領域に欠
陥が生じない。 より詳細には本発明は、集積回路の能動素子の
活性ゾーンが形成される半導体基板内に埋込絶縁
層を形成する方法に係る。本発明方法は、活性ゾ
ーンが形成される基板領域しマスクを設けるステ
ツプと、マスクを介して基板内に酸素又は窒素の
イオン打込みを行なつて打込まれたイオンを前記
基板内で横方向に分散及び拡散せしめて前記基板
内に酸化物又は窒化物の連続埋込絶縁層を形成す
るステツプとを含む。 集積回路の構成素子の活性ゾーンが形成される
基板領域をマスクすることによつて、イオン打込
み中の前記活性ゾーンの損傷を完全に阻止するか
ことが可能である。 「素子の活性ゾーン」なる用語は、前記素子の
チヤンネルゾーン即ち素子のゲート下方に位置す
るゾーンを意味すると理解されたい。 好ましくは、イオン打込み後に打込まれた基板
をアニールするステツプを含んでおり、前記アニ
ールによれば、打込まれたイオンの横方向拡散に
よつて酸化物又は窒化物から成る絶縁層の連続性
が強化され、また、イオン打込み中に状態変化を
生じた基板部分が活性ゾーン形成用基板領域から
再結晶化する。 本発明方法の好ましい具体例によれば、イオン
打込み中に基板を約500℃に加熱する。この加熱
は、打込まれたイオンの側方拡散を容易にする。 別の好ましい具体例によれば、イオン打込みが
高エネルギイオンビーム例えば200〜1000keVの
エネルギを有するイオンビームで行なわれる。好
ましくは前記イオン打込みを1018原子／cm2の数倍
の線量で行なう。 本発明の埋込絶縁層の形成方法は、絶縁支持体
に集積回路の能動素子を形成するために有利に使
用される。この場合、方法は、素子のゲート酸化
物を構成すべく基板上に酸化物層を形成するステ
ツプと、素子のゲート電極を形成すべくゲート酸
化物層に導電層をデポジツトするステツプと、導
電層に絶縁層をデポジツトするステツプと、絶縁
層と導電層とを順次エツチして素子のゲートを形
成するステツプと、基板内に酸素又は窒素のイオ
ン打込みを行ない打込まれたイオンを前記基板内
で横方向に分散及び拡散せしめて前記基板内に酸
化物又は窒化物の埋込連続絶縁層を形成するステ
ツプとを含んでおり、エツチ処理された導電層と
エツチ処理された絶縁層とが前記打込みの際のマ
スクとして機能する。また任意に、打込処理後の
基板をアニールするステツプを含む。このアニー
ルの結果、打込まれたイオンの側方拡散によつ
て、前記基板内の酸化物又は窒化物から成る埋込
絶縁層の連続性が強化される。 高温アニールは更に、イオン通過によつて損傷
された基板の側方再結晶化を確保する。ゲート下
方の素子の活性ゾーンが前記再結晶化の出発核と
して作用する。 前記方法の好ましい具体例によれば能動素子の
ゲート長は0.5〜5μｍである。 好ましくは半導体基板が単結晶シリコンから成
る。 本発明方法を能動素子の製造に使用する場合、
絶縁層をシリコン酸化物又はシリコン窒化物から
形成するのが有利である。 好ましい具体例の説明 以下の記載では、シリコン−オン−絶縁体型集
積回路のMOSトランジスタを製造するために単
結晶シリコン半導体基板内に埋込絶縁層を形成す
る方法についてい説明する。勿論、本発明は上記
以外にも広範な用途を有する。 第１図に示す如く、単結晶シリコン半導体基板
２に酸化物層４を先ず形成する。基板を約900℃
で熱酸化すると層４が得られる。例えば膜厚300
Åの酸化物層４は、後に形成されるMOSトラン
ジスタのゲート酸化物を構成する。 次に、酸化物層４に導電層６をデポジツトす
る。層６には後にトランジスタのゲート電極が形
成される。導電層６は例えば膜厚0.4μｍを有して
おり、ドープ多結晶シリコンから成る。層６は例
えば低圧又は非低圧の気相化学法（Vapour
Phase chemical deposition）でデポジツトされ
る。 次に、好ましくはシリコン酸化物又はシリコン
窒化物の絶縁層８を導電層６にデポジツトする。
打込みエネルギの関数たる薄厚を有する絶縁層８
は、低圧又は非低圧の気相化学法でデポジツトさ
れる。 絶縁層８の形成後、従来のマイクロリソグラフ
イプロセスで層８の上に樹脂マスク９を形成す
る。これがトランジスタのゲート寸法特にゲート
長を決定する。ゲート長は好ましくは0.5〜5μｍ
である。 次に第２図の如く、絶縁層８と導電層６とを順
次エツチしてトランジスタゲートを形成する。こ
れらのエツチ処理は、例えば反応性イオンエツチ
ングプロセスを用い、順次処理してもよく同時処
理してもよい。エツチヤントとしては例えば六フ
ツ化イオウ（SF6）を使用する。 例えば化学的エツチングにするエツチ処理及び
マスク９の除去後、半導体基板２に酸素又は窒素
イオンを打込む。エツチ処理後の絶縁層８と導電
層６とは、打込み中にトランジスタの活性ゾーン
（チヤンネルゾーン）が損傷されるのを阻止する
マスクとして機能する。このイオン打込み１０を
実施するには、20〜1000keVのエネルギーをもつ
イオンビームを1018〜３・1018原子／cm2の如く高
い線量で打込むのが好ましい。その結果、基板２
に絶縁領域１２が形成される。この絶縁領域１２
は酸素イオン打込みを用いるとシリコン酸化物か
ら成り、窒素イオン打込みを用いるとシリコン窒
化物から成る。 導電層６に形成されるトランジスタのゲート長
が比較的小さい値（〓5μｍ）なので、基板２内
で第３図の如き埋設絶縁層１４を得るには、横拡
散現象を利用する。即ち、打込まれた酸素又は窒
素のイオンを第２図の矢印Ｆで示すように基板内
で側方に分散及び拡散させる。 打込まれたイオンが基板内で拡散し易いように
するには、打込み中に基板を適宜、例えば約500
℃に加熱するのが有利である。 イオン打込みと、例えばSF6を用いた反応性イ
オンエツチングによるエツチ絶縁層８の除去とを
順次行なつた後、打込み処理した基板をアニール
し得る。これにより、打込まれた酸素又は窒素イ
オンの拡散によつて埋設絶縁層１４の連続性が強
化される。更に、このアニールは、イオン打込み
中に損傷された基板ゾーンの或る程度の再結晶化
を確保する。従つて、欠陥が修復され電気的品質
が改良される。マスク（エツチ処理後の絶縁層８
と導電層６）によつて打込みの際に保護されてい
た素子の活性ゾーンが前記再結晶化の核として作
用する。アニールを例えば1000〜1200℃の高温、
例えば1100℃で実施する。 打込まれたイオンの横拡散（第２図）とアニー
ル中の拡散とによる埋込絶縁層１４の形成は、打
込みイオンのエネルギに依存する。更に、前記絶
縁層の形成深度と層と膜厚とが前記エネルギに依
存する。 次表は、単結晶シリコン基板に打込まれた酸素
イオン及び窒素イオン最大濃度の平均深度RP（μ
ｍ）と標準偏差ΔRP（μｍ）とを、打込みに使用
されたエネルギレベルkeVの関数として示す。
に埋込絶縁層を形成する方法に係る。より詳細に
は本発明は、シリコン−オン−絶縁体型のMOS
集積回路の製造分野に係る。 固体単結晶シリコン基板に集積回路の能動素子
が直接形成される標準的方法に比較して、シリコ
ン−オン−絶縁体（SOI）技術は顕著に改良され
ている。絶縁支持体の使用によつて、回路の能動
素子のソースと基板との間及びドレインと基板と
の間の漂遊容量が顕著に減少し従つて回路の動作
速度が増加する。このため、製造プロセスが極め
て簡単になる。集積密度が増加する、高電圧での
回路の性能が向上する、単結晶シリコンの小型化
による輻射感度を低減し得る、等の結果が得られ
る。また、この技術によれば、互いに分離した単
結晶シリコンアイランドを設けることができ、こ
れらアイランド上に集積回路の種々の構成素子を
形成し得る。 公知のSOI技術の１つとしてシリコン−オン−
サフイア即ちSOS技術がある。この方法では、絶
縁サフイア基板にシリコン薄膜をエピタキシヤル
成長によつて設ける。この方法にはいくつかの欠
点があり、特に、サフアイア基板のコストが高い
こと、基板でのシリコン薄膜のエピタキシヤル成
長が難しいことが挙げられる。更にシリコン薄膜
は、その形成方法に起因する多数の欠陥を有す
る。 これらの欠点の克服を目指して種々の技術の研
究が進められた。特に、シリコン酸化物の如きア
モルフアス基板にデポジツトしたアモルフアス又
は多結晶のシリコン薄膜を再結晶化する方法があ
る。アモルフアス又は多結晶シリコンの溶融に必
要な熱を供給し得るランプ、レーザー又は加熱素
子を使用してシリコンを再結晶させる。残念乍ら
この方法では、特にシリコン−絶縁体界面の品質
が良くないことに起因する欠点が見られる（即
ち、界面での寄生チヤンネル）。 また、絶縁材を後から形成する技術即ち固体単
結晶シリコンをベースとする技術も研究されてい
る。例えば、固体単結晶シリコンに高い線量で窒
素イオン又は酸素イオンを打込み、引続き基板を
高温アニールしてシリコン酸化物又はシリコン窒
化物の埋込絶縁薄膜を形成する方法がある。この
方法は、SIMOX法即ち打込み酸素による分離方
法（Separation by Implanted Oxygen）として
公知であり、特にニユークリア・インストルメン
ツ・アンド・メリツド（Nuclear Imstruments
and Methods）209／210、1983年、157−164頁
に所収のピー・エル・ヘメント（P.L.F.
Hemment）等の論文「高線量酸素打込みによる
シリコン内の埋込絶縁層の形成（Formation of
buried insulating layers in silicon by
implantation of high doses of oxygen）」に記
載されている。 しかし乍らこのSIMOX法では、窒素イオン又
は酸素イオンの通過によつて絶縁層の上方の単結
晶シリコン薄膜が多少とも損傷される。特に、集
積回路の能動素子の活性ゾーンが形成される領域
でシリコン薄膜が損傷される。このために欠陥が
生じると素子の十分な動作が得られない。 発明の要約 本発明は、特に単結晶シリコンの半導体基板に
埋込絶縁層を生成するための前記欠点が是正され
た方法に係る。即ち、本発明方法によれば、酸素
イオン又は窒素イオンによる半導体板へのイオン
打込みを用い、埋込絶縁層に単結晶半導体層が積
層した構造を得ることができ且つ集積回路の構成
素子の活性ゾーンが形成される半導体層領域に欠
陥が生じない。 より詳細には本発明は、集積回路の能動素子の
活性ゾーンが形成される半導体基板内に埋込絶縁
層を形成する方法に係る。本発明方法は、活性ゾ
ーンが形成される基板領域しマスクを設けるステ
ツプと、マスクを介して基板内に酸素又は窒素の
イオン打込みを行なつて打込まれたイオンを前記
基板内で横方向に分散及び拡散せしめて前記基板
内に酸化物又は窒化物の連続埋込絶縁層を形成す
るステツプとを含む。 集積回路の構成素子の活性ゾーンが形成される
基板領域をマスクすることによつて、イオン打込
み中の前記活性ゾーンの損傷を完全に阻止するか
ことが可能である。 「素子の活性ゾーン」なる用語は、前記素子の
チヤンネルゾーン即ち素子のゲート下方に位置す
るゾーンを意味すると理解されたい。 好ましくは、イオン打込み後に打込まれた基板
をアニールするステツプを含んでおり、前記アニ
ールによれば、打込まれたイオンの横方向拡散に
よつて酸化物又は窒化物から成る絶縁層の連続性
が強化され、また、イオン打込み中に状態変化を
生じた基板部分が活性ゾーン形成用基板領域から
再結晶化する。 本発明方法の好ましい具体例によれば、イオン
打込み中に基板を約500℃に加熱する。この加熱
は、打込まれたイオンの側方拡散を容易にする。 別の好ましい具体例によれば、イオン打込みが
高エネルギイオンビーム例えば200〜1000keVの
エネルギを有するイオンビームで行なわれる。好
ましくは前記イオン打込みを1018原子／cm2の数倍
の線量で行なう。 本発明の埋込絶縁層の形成方法は、絶縁支持体
に集積回路の能動素子を形成するために有利に使
用される。この場合、方法は、素子のゲート酸化
物を構成すべく基板上に酸化物層を形成するステ
ツプと、素子のゲート電極を形成すべくゲート酸
化物層に導電層をデポジツトするステツプと、導
電層に絶縁層をデポジツトするステツプと、絶縁
層と導電層とを順次エツチして素子のゲートを形
成するステツプと、基板内に酸素又は窒素のイオ
ン打込みを行ない打込まれたイオンを前記基板内
で横方向に分散及び拡散せしめて前記基板内に酸
化物又は窒化物の埋込連続絶縁層を形成するステ
ツプとを含んでおり、エツチ処理された導電層と
エツチ処理された絶縁層とが前記打込みの際のマ
スクとして機能する。また任意に、打込処理後の
基板をアニールするステツプを含む。このアニー
ルの結果、打込まれたイオンの側方拡散によつ
て、前記基板内の酸化物又は窒化物から成る埋込
絶縁層の連続性が強化される。 高温アニールは更に、イオン通過によつて損傷
された基板の側方再結晶化を確保する。ゲート下
方の素子の活性ゾーンが前記再結晶化の出発核と
して作用する。 前記方法の好ましい具体例によれば能動素子の
ゲート長は0.5〜5μｍである。 好ましくは半導体基板が単結晶シリコンから成
る。 本発明方法を能動素子の製造に使用する場合、
絶縁層をシリコン酸化物又はシリコン窒化物から
形成するのが有利である。 好ましい具体例の説明 以下の記載では、シリコン−オン−絶縁体型集
積回路のMOSトランジスタを製造するために単
結晶シリコン半導体基板内に埋込絶縁層を形成す
る方法についてい説明する。勿論、本発明は上記
以外にも広範な用途を有する。 第１図に示す如く、単結晶シリコン半導体基板
２に酸化物層４を先ず形成する。基板を約900℃
で熱酸化すると層４が得られる。例えば膜厚300
Åの酸化物層４は、後に形成されるMOSトラン
ジスタのゲート酸化物を構成する。 次に、酸化物層４に導電層６をデポジツトす
る。層６には後にトランジスタのゲート電極が形
成される。導電層６は例えば膜厚0.4μｍを有して
おり、ドープ多結晶シリコンから成る。層６は例
えば低圧又は非低圧の気相化学法（Vapour
Phase chemical deposition）でデポジツトされ
る。 次に、好ましくはシリコン酸化物又はシリコン
窒化物の絶縁層８を導電層６にデポジツトする。
打込みエネルギの関数たる薄厚を有する絶縁層８
は、低圧又は非低圧の気相化学法でデポジツトさ
れる。 絶縁層８の形成後、従来のマイクロリソグラフ
イプロセスで層８の上に樹脂マスク９を形成す
る。これがトランジスタのゲート寸法特にゲート
長を決定する。ゲート長は好ましくは0.5〜5μｍ
である。 次に第２図の如く、絶縁層８と導電層６とを順
次エツチしてトランジスタゲートを形成する。こ
れらのエツチ処理は、例えば反応性イオンエツチ
ングプロセスを用い、順次処理してもよく同時処
理してもよい。エツチヤントとしては例えば六フ
ツ化イオウ（SF6）を使用する。 例えば化学的エツチングにするエツチ処理及び
マスク９の除去後、半導体基板２に酸素又は窒素
イオンを打込む。エツチ処理後の絶縁層８と導電
層６とは、打込み中にトランジスタの活性ゾーン
（チヤンネルゾーン）が損傷されるのを阻止する
マスクとして機能する。このイオン打込み１０を
実施するには、20〜1000keVのエネルギーをもつ
イオンビームを1018〜３・1018原子／cm2の如く高
い線量で打込むのが好ましい。その結果、基板２
に絶縁領域１２が形成される。この絶縁領域１２
は酸素イオン打込みを用いるとシリコン酸化物か
ら成り、窒素イオン打込みを用いるとシリコン窒
化物から成る。 導電層６に形成されるトランジスタのゲート長
が比較的小さい値（〓5μｍ）なので、基板２内
で第３図の如き埋設絶縁層１４を得るには、横拡
散現象を利用する。即ち、打込まれた酸素又は窒
素のイオンを第２図の矢印Ｆで示すように基板内
で側方に分散及び拡散させる。 打込まれたイオンが基板内で拡散し易いように
するには、打込み中に基板を適宜、例えば約500
℃に加熱するのが有利である。 イオン打込みと、例えばSF6を用いた反応性イ
オンエツチングによるエツチ絶縁層８の除去とを
順次行なつた後、打込み処理した基板をアニール
し得る。これにより、打込まれた酸素又は窒素イ
オンの拡散によつて埋設絶縁層１４の連続性が強
化される。更に、このアニールは、イオン打込み
中に損傷された基板ゾーンの或る程度の再結晶化
を確保する。従つて、欠陥が修復され電気的品質
が改良される。マスク（エツチ処理後の絶縁層８
と導電層６）によつて打込みの際に保護されてい
た素子の活性ゾーンが前記再結晶化の核として作
用する。アニールを例えば1000〜1200℃の高温、
例えば1100℃で実施する。 打込まれたイオンの横拡散（第２図）とアニー
ル中の拡散とによる埋込絶縁層１４の形成は、打
込みイオンのエネルギに依存する。更に、前記絶
縁層の形成深度と層と膜厚とが前記エネルギに依
存する。 次表は、単結晶シリコン基板に打込まれた酸素
イオン及び窒素イオン最大濃度の平均深度RP（μ
ｍ）と標準偏差ΔRP（μｍ）とを、打込みに使用
されたエネルギレベルkeVの関数として示す。
【表】
長さ約5μｍまでのゲートを使用すると、活性
ゾーンの下方で誘電的連続性が得られる。 本発明を方法で単結晶半導体基板２に埋込絶縁
層１４を形成すると、絶縁層１４の上に単結晶シ
リコン層２ａを得ることができ、このシリコン層
に於いては後にMOS構成素子を形成するための
活性ゾーンが欠陥を有していない。従つて、第４
図に示す如く、互いに分離した単結晶シリコンア
イランド１５を前記単結晶半導体層２ａに形成す
ることが可能である。これらアイランドの形成に
は、従来の方法を使用し得、特に適当なマスク１
６を用いて単結晶層２ａをエツチングするとよ
い。また、集積回路の種々の能動素子を従来の方
法で単結晶アイランドに形成し得る。
ゾーンの下方で誘電的連続性が得られる。 本発明を方法で単結晶半導体基板２に埋込絶縁
層１４を形成すると、絶縁層１４の上に単結晶シ
リコン層２ａを得ることができ、このシリコン層
に於いては後にMOS構成素子を形成するための
活性ゾーンが欠陥を有していない。従つて、第４
図に示す如く、互いに分離した単結晶シリコンア
イランド１５を前記単結晶半導体層２ａに形成す
ることが可能である。これらアイランドの形成に
は、従来の方法を使用し得、特に適当なマスク１
６を用いて単結晶層２ａをエツチングするとよ
い。また、集積回路の種々の能動素子を従来の方
法で単結晶アイランドに形成し得る。
第１図から第３図は本発明に従つて半導体基板
内に埋込絶縁層を形成する方法の種々の段階を示
す長手方向断面概略図、第４図は、本発明方法に
より得られた絶縁層上に設けられる半導体アイラ
ンドの長手方向断面概略図である。 ２……基板、４……酸化物層、６……導電層、
８……絶縁層、９……マスク、１２……絶縁領
域、１４……絶縁層、２ａ……単結晶シリコン
層、１６……マスク。
内に埋込絶縁層を形成する方法の種々の段階を示
す長手方向断面概略図、第４図は、本発明方法に
より得られた絶縁層上に設けられる半導体アイラ
ンドの長手方向断面概略図である。 ２……基板、４……酸化物層、６……導電層、
８……絶縁層、９……マスク、１２……絶縁領
域、１４……絶縁層、２ａ……単結晶シリコン
層、１６……マスク。
Claims (1)
- 【特許請求の範囲】 １ 集積回路の能動素子の活性ゾーンが形成され
る半導体基板内に埋込絶縁層を形成するために、
活性ゾーンが形成される基板領域にマスクを設け
るステツプと、マスクを介して基板内に酸素又は
窒素のイオン打込みを行なつて打込まれたイオン
を前記基板内で横方向に分散及び拡散せしめて前
記基板内に酸化物又は窒化物の連続埋込絶縁層を
形成するステツプとを含む埋込絶縁層の形成方
法。 ２ イオン打込みステツプに続いて、打込み処理
した基板をアニールするステツプを含んでおり、
前記アニールによれば、打込まれたイオンの横方
向拡散によつて酸化物又は窒化物から成る絶縁層
の連続性が強化され、また、イオン打込み中に状
態変化を生じた基板部分が活性ゾーン形成用基板
領域から再結晶化することを特徴とする特許請求
の範囲第１項に記載の方法。 ３ 打込まれたイオンの横方向拡散を容易にする
ために、打込み中に基板を加熱することを特徴と
する特許請求の範囲第１項又は第２項に記載の方
法。 ４ 200〜1000keVのエネルギをもつイオンビー
ムによつてイオン打込みを実施することを特徴と
する特許請求の範囲第１項から第３項のいずれか
に記載の方法。 ５ 1018〜３・1018原子／cm2の線量でイオン打込
みを実施することを特徴とする特許請求の範囲第
１項から第４項のいずれかに記載の方法。 ６ 絶縁支持体に集積回路の能動素子を形成する
ために、素子のゲート酸化物を構成すべく基板上
に酸化物層を形成するステツプと、素子のゲート
電極を形成すべくゲート酸化物層に導電層をデポ
ジツトするステツプと、導電層に絶縁層をデポジ
ツトするステツプと、絶縁層と導電層とを順次エ
ツチして素子のゲートを形成するステツプと、基
板内に酸素又は窒素のイオン打込みを行ない打込
まれたイオンを前記基板内で横方向に分散及び拡
散せしめて前記基板内に酸化物又は窒化物の連続
埋込絶縁層を形成するステツプとを含んでおり、
エツチ処理された導電層とエツチ処理された絶縁
層とが前記打込みの際のマスクとして機能する特
許請求の範囲第１項から第５項のいずれかに記載
の埋込絶縁層の形成方法。 ７ 基板が単結晶シリコンから成ることを特徴と
する特許請求の範囲第１項から第６項のいずれか
に記載の方法。 ８ 導電層が多結晶シリコン層であることを特徴
とする特許請求の範囲第７項に記載の方法。 ９ 絶縁層が、シリコン酸化物又はシリコン窒化
物の層であることを特徴とする特許請求の範囲第
７項又は第８項に記載の方法。 １０ ゲートが0.5〜5μｍの長さであることを特
徴とする特許請求の範囲第６項から第９項のいず
れかに記載の方法。 １１ アニールが1000〜1200℃の温度で実施され
ることを特徴とする特許請求の範囲第２項から第
１０項のいずれかに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8406232 | 1984-04-19 | ||
| FR8406232A FR2563377B1 (fr) | 1984-04-19 | 1984-04-19 | Procede de fabrication d'une couche isolante enterree dans un substrat semi-conducteur, par implantation ionique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235434A JPS60235434A (ja) | 1985-11-22 |
| JPH0476503B2 true JPH0476503B2 (ja) | 1992-12-03 |
Family
ID=9303331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083591A Granted JPS60235434A (ja) | 1984-04-19 | 1985-04-18 | 半導体基板内の埋込絶縁層の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4704302A (ja) |
| EP (1) | EP0164281B1 (ja) |
| JP (1) | JPS60235434A (ja) |
| DE (1) | DE3568107D1 (ja) |
| FR (1) | FR2563377B1 (ja) |
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