KR100380671B1 - 누설 접합부를 위해 완전히 비정질화된 소스 및 드레인 제조 방법 - Google Patents

누설 접합부를 위해 완전히 비정질화된 소스 및 드레인 제조 방법 Download PDF

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Abstract

실리콘상 절연체(SOI) 구조가 있는 반도체 장치는 매입된 절연체 상에 형성된 실리콘층으로 실리콘 또는 게르마늄 이온을 주입하여 형성되는 비정질화된 소스 영역 및 드레인 영역이 있는 전계 효과 트랜지스터를 포함한다. 완전히 비정질화된 소스 영역과 드레인 영역은 반도체 장치의 바디에 있는 전하가 방산되도록 하는 p-n 접합부 누설을 일으키는 영구적인 결정 결함을 궁극적으로 발생시킴으로써, 장치의 전체 효율 및 성능을 향상시킨다. 상기 소스 영역과 드레인 영역은 전체 두께에 걸쳐서 비정질화되므로 p-n 누설 접합부의 질을 떨어뜨릴 수 있는 어닐링 및 그외 순차적인 공정 단계중에 단결정의 재결정화가 발생하는 것을 방지한다.

Description

누설 접합부를 위해 완전히 비정질화된 소스 및 드레인 제조 방법{METHOD FOR MAKING FULLY AMORPHIZED SOURCE/DRAIN FOR LEAKY JUNCTIONS}
본 발명은 일반적으로 반도체 장치, 특히 반도체 장치의 부동체내에 있는 전하를 방산시키는 절연체상 실리콘(silicon-on-insulator) 구조가 있는 반도체 장치에 관한 것이다.
절연체상 실리콘(SOI) 구조가 있는 반도체 장치는 통상 하나 이상의 전계 효과 트랜지스터의 소스 영역 및 드레인 영역을 포함하는 얇은 실리콘층 아래에 매립되는 절연층을 구비한다. 특히, SOI 장치는 2개의 기본 구조 중 하나를 갖는 것으로 분류될 수 있다. 제1 구조는 반도체 장치의 전체 기판으로서 사용하는 두꺼운 절연층의 상부 상에 대개 0.5㎛ 이하로 얇은 실리콘층을 포함한다. 사파이어상 실리콘 장치는 이러한 유형의 SOI의 좋은 예가 된다. 제2 구조는 실리콘 기판과 위에 놓인 실리콘층 사이에 샌드위치된 절연층을 포함한다. 주입 산소에 의한 분리(SIMOX) 장치와 웨이퍼 접착에 의해 제조된 것이 이러한 유형의 좋은 예가 된다.
SOI 반도체 장치는 다양한 용도에 적합한 속성을 갖는다. 예를 들어, SOI 장치는 주로 후방 계면에 부바이어스(negative bias)를 적용하는 능력으로 인해, 벌크 실리콘 반도체 장치에 비해서 더 내방사성(radiation resistant)을 가지며 알파 입자가 덜 업셋된다. 그 결과, SOI 장치는 스페이스 및 디펜스 일렉트로닉스에 종종 사용된다. 또한, SOI 장치는 두꺼운 절연체의 사용을 통해 기생 드레인 정전 용량의 감소를 실현한다. 이로 인해, 상기 장치는 벌크 실리콘 상에 형성된 것에 비해 빠른 속도를 얻을 수 있다. 추가 장점으로는 SOI 구조를 갖는 상보형 금속 산화물 실리콘(CMOS) 장치에 래치업(latch-up) 문제가 발생하지 않아 SOI 구조가 없는 장치에 비해 높은 기록 밀도를 달성할 수 있다는 것이다. 이외의 장점으로는 향상된 절연 특성, 높은 잡음 여유 및 상대적으로 낮은 예비 전력을 포함한다.
종래의 SOI 장치에는 이러한 장점들을 위해 장치가 최상으로 수행하는 것을 방해하는 심각한 문제점이 존재하였다. 예를 들어, 종래의 SOI 구조에서는 실리콘 하부에 매립된 산소층(절연층)이 베이스, 즉 하부에 놓인 실리콘 기판으로부터 장치를 유전체 상태로 절연시킨다. 그 결과, 방산 능력이 없는 장치의 부동체내에서 전하가 종종 나타난다.
미국특허 제5,264,721호는 이러한 문제를 해결하기 위한 하나의 접근 방안을 개시하고 있다. 도 1에 도시된 바와 같이, 이러한 구조는 실리콘 기판(1) 상에 형성된 SiO2제의 절연층(2)을 포함한다. 절연층 위에는 p형 실리콘층(3)이 위치하며,그 위에는 절연층(4)과 게이트 전극(5)이 놓인다. 장치의 킹크 현상을 억제하기 위해서, 실리콘층(3)과 소스 영역 사이의 p-n 접합부에 도달하고 채널(31)에 의해 드레인 영역(7)에서 분리되는 깊이로 알루미늄 이온을 실리콘층의 소스 영역(6')내에 주입한다. 주입된 알루미늄 이온으로 인해 누설 전류는 채널(31) 아래에 배치된 실리콘층의 일부(31')와 소스 영역(6') 사이에 존재하는 소정의 전위차를 제거하는 p-n 접합부를 소스를 가로질러 형성한다. 이에 의해, 실리콘층(31')의 부동(浮動)이 방지되어 킹크(kink) 현상이 억제된다.
상기 접근 방안은 여러가지 이유로 인해 바람직스럽지 못하다. 첫째로, 상기 방안은 별개의 마스크 사용을 필요로 하며, 둘째로, 제조된 장치의 작동에 부정적으로 작용하는 특별한 종(Al)을 주입하고 있다.
다른 접근 방안은 SOI 구조에서 바디 전하를 방산하는 것을 선보였다. 이러한 접근 방안은 베이스로 전하를 누설시키도록 SOI 구조에 고의로 접합 결함을 발생시키는 방법을 포함하였다. 이러한 종래의 방법들은 얼마간의 "누설"이 있는 소스/드레인의 형성을 초래하였다. 그러나, 순차적인 공정(예를 들어, 어닐링) 중에, 상기 소스 영역과 드레인 영역은 재결정화되며, 이러한 재결정화는 접합부의 "누설"을 감소시킨다.
따라서, 그러한 장치의 바디에 형성된 전하를 시종 일관 효율적으로 방산시키는 접합 누설 통로가 영구적으로 형성되는 SOI 구조가 있는 반도체 장치의 성형 방법에 대한 요구가 존재하였다
본 발명의 목적은 종래의 SOI 장치와 비교하여 성능이 향상되도록 작동하는 SOI 구조가 있는 반도체 장치를 성형하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 장치의 작동 중 바디 전하를 시종일관 효율적으로 방산시키도록 SOI 구조의 소스 영역 및 드레인 영역에 접합 누설 통로를 형성하여 전술한 목적을 달성하는 것이다.
본 발명의 다른 목적은 SOI 장치의 소스 영역 및 드레인 영역에 비정질 종을 주입하여 전술된 영구적인 접합 누설 통로를 형성함으로써, 최종 SOI 제품을 제조하는데 필요한 순차적인 소정의 처리 단계에도 불구하고 소스 접합부와 드레인 접합부가 그들의 누설 특성을 유지할 수 있게 하는 것이다.
본 발명의 다른 목적은 바디 전하를 감소시키고, 별개의 마스크의 사용을 필요로 하지 않으며, 통상적인 종(예를 들어, Ge, Si)을 사용하여 균일하게 미리 비정질화된 층을 제조하고, 결정 결함을 확장시켜 누설을 일으키는 전술한 유형의 방법을 제공하는 것이다.
본 발명의 다른 목적은 부동체 효과에 대한 저항이 증가된 SOI 구조가 있는 반도체 장치를 제공하는 것이다.
도 1은 종래의 SOI 구조가 있는 반도체 장치의 다이어그램.
도 2는 본 발명의 방법에 포함되는 단계들을 설명하는 플로우 다이어그램.
도 3은 본 발명의 바람직한 실시예에 포함되는 단계들을 설명하는 플로우 다이어그램.
도 4는 본 발명 방법의 바람직한 실시예에 따른 SOI 구조를 형성하는 초기 단계를 도시하는 다이어그램.
도 5는 본 발명 방법의 바람직한 실시예에 따른 게이트 형성을 도시하는 다이어그램.
도 6은 본 발명에 따라 실리콘층의 상부면에 확장 임플란트의 성형을 도시하는 다이어그램.
도 7은 본 발명에 따라 게이트의 양측면 상에 스페이서의 성형을 도시하는 다이어그램.
도 8은 본 발명에 따라 소스 영역 및 드레인 영역의 전체 깊이에 걸쳐서 비정질 종의 주입을 도시하는 다이어그램.
도 9는 본 발명에 따른 SOI 구조가 있는 반도체 장치를 도시하는 다이어그램.
< 도면의 주요부분에 대한 부호의 설명 >
1, 200: 실리콘 기판 2 : 절연층
3,220 : 실리콘층 5 : 게이트 전극
7 : 드레인 영역 31 : 채널
230 : 게이트 240 : 채널 영역
260 : 스페이서 270 : 소스 영역
이러한 본 발명의 목적들 및 그외의 목적은 SOI 구조의 소스 영역 및 드레인 영역에 소정 깊이로 비정질 종(예를 들어, 게르마늄 또는 실리콘)을 주입하는 방법을 제공함으로써 달성된다. 상기 주입 깊이 및 농도는 소스 및 드레인이 완전히 비정질화되어(즉, 비정질 종이 소스 및 드레인의 전체 두께에 걸쳐서 주입되어) 장치의 수명 기간동안 바디 전하를 방산시키는 p-n 접합부가 형성되는 것을 보장하도록 선택된다. 그 결과, 청구 발명의 SOI 구조는 통상적인 제조 기술을 사용하면서도 매우 간단하게 제조된다.
다른 장점은 청구 발명에 의해 제조되는 접합부의 누설이 소위 "킹크 효과"를 감소시킨다는 것이다. SOI 장치의 부동체에 있어서, 전하는 바디내에서 발생하는 경향이 있으며, 이에 의해 한계 전압이 감소하게 되고 그 결과로서 드레인 전류가 증가하게 된다. 이러한 전류의 증가는 트랜지스터 출력 특성에서 "킹크"로서 관측된다. 본 발명은 바디에서 누설을 발생시켜 이러한 킹크 효과를 억제함으로써 작동 성능을 향상시킨다.
전술한 목적과 그외의 목적, 특성 및 장점은 도면을 참조하여 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명으로 용이하게 이해될 것이다.
도 2를 참조하면, 본 발명의 방법은 다양한 종래의 처리 기술들 중 하나의 소정 기술에 따라 절연층 상에 배치된 전계 효과 트랜지스터를 포함하는 SOI 반도체 장치를 성형하는 것으로 시작된다. 이러한 기술들은 예를 들어 SiO2로 제조된 절연층을 성형한 다음 상기 절연층 상에 실리콘층을 성형하는 단계를 포함한다(블록 100과 101). 상기 절연층은 실리콘 기판 상에 성형되거나 자체가 기판으로서 효과적으로 작용하는데 충분한 두께를 가질 수도 있다. 그 다음에 추가 마스킹 및 증착 단계를 수행하여 실리콘에 있는 채널 상부 위의 위치에 게이트 영역을 생성한다(블록 102).
일단 이러한 소자들을 성형하면, 방법은 실리콘층의 소스 영역 및 드레인 영역으로 비정질 종을 주입하는 단계로 이어진다(블록 103). 주입 농도 및 깊이는 소스 영역 및 드레인 영역이 실리콘층의 바닥까지 완전히 비정질화되는 것을 보장할 만큼 충분해야 한다. 최종적으로, 실리콘층을 마스킹하고 도핑하여 채널이 사이에 존재하는 상태로 트랜지스터의 소스 영역 및 드레인 영역을 성형한다(블록 104).
블록 103에서는, 소스 영역 및 드레인 영역의 전체 두께에 걸쳐서, 즉 실리콘층의 상부면으로부터 실리콘층 및 하부에 놓인 절연층 사이의 경계까지 비정질 종을 주입하는 것이 바람직하다. 이러한 방식으로 소스 영역 및 드레인 영역을 비정질화시키기 때문에, 순차적인 처리 단계 중에 재결정화를 위한 시드층(seed layer)을 형성하는 소정의 결정 베이스가 제거된다. 더욱이, 소정의 재결정화는 여하간에 발생한다는 점에서, SOI 구조가 바디 전하 방산용 누설 접합부를 계속 갖게 하도록 재결정화는 불규칙한 결정 영역으로 제한된다. (임의의 단계로서, 본 발명은 열 순환을 최소화시켜 바디에서 발생할 수도 있는 소정의 재성장을 방지한다.) 따라서, 본 발명은 지금까지 알려진 어떠한 종래의 접근 방안보다 우수하고 바디 전하를 효율적으로 방산하는 구조를 제공한다.
주입 조건에 대해 언급하면, 주입 깊이는 실리콘 두께에 상응하도록 이온 주입 에너지를 조정함으로써 조절될 수 있다. 또한, 소스 영역 및 드레인 영역 양쪽에 동일한 비정질 종을 주입하는 것이 바람직한데, 그 이유는 그렇게 행함으로써 추가 마스크 또는 외부 마스크가 필요하지 않다고 하는 본 발명의 장점을 보장할 수 있기 때문이다. 또한, 게이트 형성 후에 소스 영역 및 드레인 영역을 동시에 주입하는 것이 바람직하며, 이에 의해 본 발명의 방법이 자기 정렬 공정으로 된다.
비정질화를 이루기 위해, 주입 농도는 임계 선량에 상응해야 한다. 예를 들어, Ge 비정질화를 달성하기 위한 선량은 대략 5.0 ×1014/㎠이다. 또한, 1 ×1014/㎠ 내지 1 ×1015/㎠의 선량도 본 발명에 따른 비정질 영역을 생성하는데 허용될 수 있다. 이러한 범위의 농도를 사용하는 것이 시드층이 제거될 때 단결정 실리콘으로 재성장하지 않는 비정질층을 제조하는데 유리하다. (예를 들어, 수백 옹스트롬의) 초박막의 경우에는 약 30 내지 40 Kev의 에너지가 사용되고 더 두꺼운 막의 경우에는 수백 Kev의 에너지가 사용될 수도 있다. 그러나, 당업자라면 비정질화되는 Si 막의 두께와 사용되는 종에 따라 정확한 주입 조건을 산출할 수 있다.
막이 충분히 두껍다면, 에너지가 상이한 2개 이상의 임플란트가 사용되어 비정질화를 달성할 수 있다. 예를 들어, 전술된 범위내에 있는 일정 선량을 각각 50Kev, 100Kev 및 200Kev 로 주입하면 매입된 산소 아래 모든 영역에 손상층이 형성되는 것을 보장할 수 있다.
이미 강조된 바와 같이, 소스 영역 및 드레인 영역의 전체 두께에 걸쳐 비정질 종을 주입함으로써, 본 발명의 SOI 구조에 결정 결함이 영구적으로 형성되는 것이 보장된다. 이것은 어닐링과 같은 순차적인 처리 단계 중 소스 영역 및 드레인 영역에 발생하는 소정의 재결정화에 의해 제거되지 않는 영구적인 누설 p-n 접합부를 소스/드레인 영역과 채널 영역사이에 형성하는데 유리하다.
종래의 방법도 누설 소스/드레인 접합부가 있는 SOI 구조를 제조할 수 있었지만 단지 일시적이거나 기껏해야 비효율적인 것이었다. 이러한 종래의 방법에 따르면, 소스와 채널 사이 및 드레인과 채널 사이에 있는 p-n 접합부에서 결함이 발생되고, 그 결과로 누설 접합부가 형성된다. 그러나, 순차적인 처리 단계(예를 들어, 어닐링) 중에, 소스 영역과 드레인 영역은 시드로서 작용하는 단결정 베이스로부터 재결정화된다. 그 결과, 접합부의 "누설"은 전적으로 제거되지 않으면 실질적으로 감소되고, 이에 의해 전하 생성이 장치의 바디에서 일어나게 된다.
본 발명은 이러한 단점을 재현하지 않는다. 본 발명의 누설 접합부는 비정질 종이 소스 영역과 드레인 영역의 전체 두께내에 주입된 결과로서 형성된다. 이러한 방식으로 소스 영역과 드레인 영역을 비정질화시킴으로써, 소스 접합부 및 드레인 접합부를 통한 누설이 매우 커지고 어닐링과 같은 순차적인 처리 단계가 실행된 후에라도 여전히 남아 있게 된다.
본 발명은 비정질화(즉, 손상층의 범위)가 실리콘의 상부에서 바닥까지 일정한 것이 바람직하다. 대조적으로, 종래의 방법은 결함 발생층을 실리콘층의 상부와 바닥 사이에서 약간의 깊이로 배치하고 있다. 이러한 깊이의 위아래에서 손상이 상이하므로 누설도 상이하게 된다. 그러나, 본 발명은 깊이의 작용으로 인해 누설이 보다 일정하게 된다. 또한, 전체 층을 비정질화시킴으로써, 본 발명에서는 제조 공정이 간단해지는데, 그 이유는 손상층을 정확한 깊이로 배치할 필요가 없기 때문이다. 그 결과, 본 발명은 제조 중에 조절을 향상시키면서도 종래의 방법보다 공정 여유 시간이 커지게 된다.
본 발명 방법의 바람직한 실시예는 도 4 내지 9를 참조하여 설명되는 도 3의 플로우 다이어그램에 설명된 단계들을 포함한다. 방법은 실리콘 기판(200) 상에 절연 재료(예를 들어, SiO2)의 층(210)을 포함하는 SOI 구조를 성형함으로써 시작되며, 상기 층 다음에는 실리콘층(220)을 성형한다(블록 300 및 도4). 그 다음에, 채널 영역(240) 위에 놓일 위치에서 실리콘층(220) 상에 게이트(230)를 형성한다(블록 310과 도 5). 다음에, 게이트 양측에 있는 실리콘층의 상부면에 확장 임플란트(250)를 형성한다(블록 320과 도 6). 이러한 게이트의 형성으로 인해, 확장 임플란트를 성형하는 공정이 용이하게 자기 정렬될 수 있다. 그 다음, 게이트의 측면 상에 스페이서(260)를 형성하고 도핑된 얕은 확장부(265와 266) 위로 돌출시킨다(블록 330과 도 7).
이러한 기본 SOI 구조가 일단 형성되면, 장치의 소스 영역(270)과 드레인 영역(280), 즉 실리콘층의 상부면(300)에서 하부에 놓인 절연층(210)까지 통하는 모든 경로에 상응하는 실리콘층의 전체 두께에 걸쳐 비정질 종을 주입하는 단계로 방법이 계속된다(블록 340과 도 8). 최종적으로, 소스 임플란트와 드레인 임플란트를 성형한다(블록 350). 주입 농도 및 깊이는 소스 영역과 드레인 영역이 실리콘막의 상부면에서 바닥면까지 완전히 비정질화되는 것을 보장할 정도로 충분해야 한다는 점을 유념해야 한다.
비정질 종은 게르마늄 또는 실리콘과 같이 종래에 공지된 소정의 재료이거나, 보다 나은 또는 더 균일한 비정질화를 실현가능한 이들 재료의 화합물, 예를 들어 실리콘과 게르마늄을 포함한다. 추가로, 예를 들어 Sn, As 및 In 과 같은 다른 이온들, 특히 중이온이 사용될 수 있지만, Ge 및 Si가 바람직한데 그 이유는 이들이 불순물로서 작용하지 않기 때문이다.
다음에, 층(220)에 불순물을 확산시켜 채널 영역(250)이 사이에 위치하도록 소스 영역(230)과 드레인 영역(240)을 각각 성형한다. 바람직하게는, 도핑된 얕은 확장부(265과 266)를 갖도록 소스 영역과 드레인 영역을 성형한다(블록 310과 도 5). 전술된 모든 단계들은 예를 들어, 미국특허 제5,652,454호, 제5,767,549호 및 제6,010,921호에 개시된 종래 기술에 따라 수행되며, 그 내용들은 여기에 참조로서 조합된다.
도 8에 추가로 도시된 바와 같이, 스페이서는 주입 단계 동안 도핑된 얕은 확장부를 보호한다. 또한, 하드 마스크가 게이트 영역을 보호하도록 사용될 수도 있다.
본 발명의 SOI 구조는 종래의 대응 구조에 비해 향상된 성능을 실현한다. 작동시, 비정질화된 소스 영역(230)과 드레인 영역(240)으로 인해 누설 p-n 접합부(410)가 소스 영역과 채널 영역 및 드레인 영역과 채널 영역 사이에 영구적으로 형성될 수 있다. 이러한 p-n 접합부는 바디로서 공지된 장치의 일부에 축적된 전하를 방산시키는 누설 흐름 통로를 생성하며, 이러한 바디는 채널 영역의 확산 영역(430) 하부에 배치된 중립 영역에 상응한다. 이러한 전하의 방산은 종래의 SOI 구조의 성능에 나쁜 영향을 주는 부유체 효과를 감소시키거나 제거한다. 그 결과, 본 발명의 SOI 구조는 실질적으로 효과가 향상되게 작동한다.
요약하면, 본 발명의 방법은 종래의 방법과는 상이하다. 예를 들어, 반도체 공정 중에 종래의 SOI 공정은 하부에 놓인 시드층으로부터 항상 단결정 실리콘을재성장시킬 목적으로 순차적인 임플란트의 결과를 향상시키기 위해 미리 비정질화시킨다. 그러나, 본 발명은 SOI 구조에서 부유체 효과를 조절하는 방법으로 누설을 생성하여 처리하고 있다. 더욱이, 종래의 방법은 이러한 누설을 일으키기 위해 추가적인 종 또는 불순물을 주입하고 있다. 본 발명은 미리 비정질화시키지만 단결정 시드층을 하부에 두지 않음으로써 시드층이 단결정 실리콘으로 재결정화될 수 있는 상태로 전체 실리콘막을 비정질화시키는 드문 방법을 이용하고 있다. 통상적인 공정에 사용되는 어닐링으로 인해 비정질층을 결정화할 수 있지만, 종래의 방법과는 달리, 단결정층이 제조되지 않으며 그 결과로서 생긴 확장된 결정 결함이 원하는 누설을 제공한다.
본 발명에 대한 다른 변경예 및 변형예는 전술한 설명으로 인해 당업자에게 명백할 것이다. 따라서, 단지 본 발명의 소정 실시예가 여기에서 특징적으로 설명되었지만, 본 발명의 사상 및 범위에서 벗어남이 없이 많은 변경예가 이루어질 수 있음이 명백하다.

Claims (15)

  1. 절연층을 형성하는 단계와,
    소스 영역과 드레인 영역 사이에 배치된 채널 영역을 포함하는 실리콘층을 상기 절연층 상에 형성하는 단계와,
    상기 실리콘층 상에 게이트 영역을 형성하여, 상기 게이트 영역, 상기 소스 영역 및 상기 드레인 영역을 포함하는 트랜지스터를 형성하는 단계와,
    상기 트랜지스터의 소스에 대응하는 제1 영역에 상기 실리콘층의 두께 전체에 걸쳐 비정질화종을 주입함으로써, 상기 소스 영역과 상기 채널 영역 사이에 영구적인 제1 누설 접합부를 형성하는 단계와,
    상기 트랜지스터의 드레인에 대응하는 제2 영역에 상기 실리콘층의 두께 전체에 걸쳐 비정질화종을 주입함으로써, 상기 드레인 영역과 상기 채널 영역 사이에 영구적인 제2 누설 접합부를 형성하는 단계를 포함하는 SOI 구조를 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘층을 형성하는 단계는
    상기 게이트 영역의 하부에 도핑된 얕은 확장부를 갖는 소스를 형성하는 단계와,
    상기 게이트 영역의 하부에 도핑된 얕은 확장부를 갖는 드레인을 형성하는 단계를 포함하고,
    상기 방법은,
    상기 게이트의 양측에 스페이서- 스페이서는 상기 비정질화종이 상기 소오스 및 상기 드레인의 상기 도핑된 얕은 확장부들에 주입되는 것을 방지하는 것임- 를 형성하는 단계를 더 포함하는 것인 SOI 구조를 갖는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 소스 및 드레인의 상기 도핑된 얕은 확장부들은 비정질화되지 않은 것인 SOI 구조를 갖는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 영역의 전체 두께는 상기 소스의 상부 표면으로부터 상기 절연층까지 확장되며, 상기 제2 영역의 전체 두께는 상기 드레인의 상부 표면으로부터 상기 절연층까지 확장되는 것인 SOI 구조를 갖는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 비정질종은 게르마늄, 실리콘, 주석, 인 및 비소 중 하나인 것인 SOI 구조를 갖는 반도체 장치의 제조 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 이온 주입 중에 상기 게이트 영역 위에 마스크- 상기 마스크는 상기 비정질종이 상기 게이트 영역에 주입되는 것을 방지하는 것임- 를 형성하는 단계를 포함하는 것인 SOI 구조를 갖는 반도체 장치의 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 절연체상 실리콘층(SOI)을 갖는 반도체 장치의 제조 방법에 있어서,
    소스 영역 및 드레인 영역을 포함하는 상기 실리콘층상에 게이트 영역을 증착하는 단계와,
    상기 소스 영역에 상기 실리콘층 두께 전체에 걸쳐 비정질화종을 주입하는 단계와,
    상기 드레인 영역에 상기 실리콘층 두께 전체에 걸쳐 비정질화종을 주입하는 단계를 포함하는 절연체상 실리콘층을 갖는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에 배치되고,
    상기 비정질화된 소스 영역은 상기 채널 영역과 상기 소스 영역 사이에 영구적인 누설 접합부를 형성하고,
    상기 비정질화된 드레인 영역은 상기 채널 영역과 상기 드레인 영역 사이에 영구적인 누설 접합부를 형성하는 것인 절연체상에 실리콘층을 갖는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 소스 영역 및 상기 드레인 영역으로부터 확장 영역- 상기 확장 영역은 상기 비정질종이 존재하지 않는 것임- 을 형성하는 단계를 더 포함하는 것인 절연체상에 실리콘층을 갖는 반도체 장치의 제조 방법.
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