KR100825892B1 - 플래시 메모리 셀 제조 방법 - Google Patents
플래시 메모리 셀 제조 방법 Download PDFInfo
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Abstract
가파른 드레인 접합과 완만한 소스 접합이 공통 확산 단계를 이용하여 제조되며, 여기서, 공통 확산 단계는 드레인 접합 및 소스 접합 모두를 생성하는데 사용된다. 공통 확산 단계 이전에 옥사이드 스페이서가 게이트 스택위에 있는 동안에, 공통 확산 단계가 수행되어, 보다 빠른 소스 확산 및 완만한 소스 접합을 초래하게 되고, 반면에 드레인 영역에서의 보다 느린 확산은 가파른 드레인 접합을 초래하게 된다. 보다 큰 셀 밀도를 가능하게 하기 위해, 옥사이드 스페이서가 드레인 접합을 게이트 스택으로부터 보다 멀리 이동시킨다.
반도체, 트랜지스터, 플래시 메모리 셀, 소스, 드레인, 접합, 확산
Description
도1a 내지 도1f는 본 발명의 일실시예에 따른 트랜지스터 제조 과정을 도시한 도면.
본 발명은 반도체 공정 분야에 관한 것으로, 특히, 트랜지스터 장치에서의 소스 및 드레인 접합 구조를 형성 및 제어하는 효율적인 방법에 관한 것이다.
소스 접합 항복 전압을 증가시키고, 트랜지스터의 소스에 보다 높은 전압이 인가되도록 하기 위한 완만한(graded) 소스 접합을 갖는 트랜지스터 제조 공정의 일례가 본원과 함께 계류중이고 본 출원인에게 양도된 미국 특허 출원 제09/777,007호에 기재되어 있다. 이 제조 공정에서, 소스 이온주입(implant)을 위해 기판을 마스킹하는 단계, 하나의 도펀트(또는 몇몇의 도펀트)를 소스 영역에 이온주입하는 단계, 소스 마스크를 제거하는 단계, 및 써모-사이클(thermo-cycle)(즉, 확산 주기) 동안에 소스 도펀트를 활성화 및 드라이브인(drive in)(즉, 도펀트 를 확산)하는 단계에 의해, 소스 접합이 반도체 기판에 형성된다. 이들 단계 후에, 드레인 이온주입을 위해 트랜지스터를 마스킹하는 단계, 도펀트를 드레인 영역에 이온주입하는 단계, 드레인 마스크를 제거하는 단계, 및 드레인 도펀트를 활성화 및 드라이브인하는 단계에 의해, 드레인 접합이 형성된다.
확산 주기 동안에, 소스 및 드레인 접합은 트랜지스터의 게이트 영역 아래에 수평으로(및 수직으로) 확산된다. 적합한 채널 형성을 위해 어느 정도의 수평 확산이 필요로 하지만, 과도한 수평 확산은 게이트 외형 또는 게이트 길이를 얼마나 짧게 만들 수 있는지에 대한 한계를 제공한다. 높은 누설(leakage) 및 펀치-스루(punch-through), 즉, 동작 중에 소스와 드레인 공핍 영역의 병합을 피해야할 필요성으로 인해 한계에 직면하게 된다. 게이트 길이를 감소시키지 못하면 보다 작은 셀 사이즈 및 보다 큰 셀 밀도의 제조를 방해하기 때문에 바람직하지 못하다.
본 발명의 제1 양태에서는, 가파른 드레인 접합과 완만한 소스 접합이 공통 확산 단계를 이용하여 제조된다. 공통 확산 단계는 드레인 및 소스 접합을 모두 형성하는데 사용된다. 이 공통 확산 단계는 플래시 메모리의 NOR 셀에서 사용될 수 있지만, 다른 타입의 반도체 트랜지스터에서도 사용될 수 있다.
본 발명의 제2 양태에서는, 트랜지스터의 게이트 스택위에 유전체 스페이서가 형성된 후에, 공통 확산 단계가 수행된다.
본 발명의 제3 양태에서는, 통상의 방법에 따라 기판상에 게이트 구조를 형 성하는 단계로 트랜지스터 제조 공정이 시작된다. 게이트 구조가 형성된 후에, 소스 마스크에 의해 드레인 영역이 커버되고, 제1 소스 도펀트가 기판의 소스 영역에 이온주입된다. 예를 들면, 비소와 같은 낮은 확산성을 가진 선택적이고 추가적인 도펀트가 역시 이 단계 동안에 이온주입될 수 있다. 다음 단계에서, 유전체 스페이서를 형성하기 위해, 예를 들면, SiO2와 같은 유전 물질로 게이트 구조를 커버한다. 유전체 스페이서가 형성된 후에, 제1 소스 도펀트(예로, 비소)의 확산성보다 낮은 확산성을 갖는 드레인 도펀트가 기판의 드레인 영역에 이온주입된다. 마지막으로, 최종 단계에서, 기판내에 소스 및 드레인 접합을 형성하기 위해, 확산에 의해 소스 및 드레인 도펀트가 드라이브인된다.
본 발명의 제4 양태에서는, 통상의 방법에 따라 반도체 기판상에 게이트 스택을 형성하는 단계로 트랜지스터 제조 공정이 시작된다. 게이트 스택이 형성된 후에, 소스 마스크에 의해 드레인 영역이 커버되고, 소스 이온주입층을 형성하기 위해, 예를 들면, 인과 같은 제1 도펀트가 소스 마스크를 통해 이온주입된다. 예를 들면, 비소와 같은 낮은 확산성을 가진 선택적이고 추가적인 도펀트가 역시 이 단계 동안에 이온주입될 수 있다. 다음 단계에서, 게이트 스택위에 유전체 스페이서를 형성하기 위해, 유전층이 증착 및 에치-백(etch-back)된다. 유전체 스페이서가 형성된 후에, 드레인 이온주입층을 형성하기 위해, 제1 도펀트(예로, 비소)의 확산성보다 낮은 확산성을 갖는 다른 도펀트가 드레인 마스크를 통해 이온주입된다. 소스 이온주입층은 이 단계에서 커버(cover)되거나 또는 노출(uncover)될 수 있다, 마지막으로, 소스 및 드레인 접합의 형성을 완성하기 위해, 소스 및 드레인 영역이 도펀트가 확산에 의해 드라이브인된다.
본 발명의 특징 및 장점의 완전한 이해가 명세서의 나머지 부분 및 첨부된 도면을 참조하여 이루어질 것이다.
도1a 내지 도1f는 본 발명의 일실시예에 따른, 반도체 기판(12) 상에 제조된 트랜지스터(10)의 단면도를 도시하고 있다. 도1a는 그 위에 제조된 게이트 스택(14)을 가진 트랜지스터(10)를 나타낸다. 게이트 스택(14)은 통상의 기술에 따라 제조된 플래시 메모리 게이트 스택이지만, 다른 게이트 스택 또는 단일 게이트가 사용될 수도 있다는 것이 이해되어야 할 것이다. 게이트 스택(14)은 플로팅 게이트(18)로부터 제어 게이트(16)를 분리하고, 기판(12)으로부터 플로팅 게이트(18)를 분리하는 절연층(19)을 가진 제어 게이트(16) 및 플로팅 게이트(18)를 포함하도록 도시되어 있다. 도1a는 또한 소스 접합이 이후에 형성되는 소스 영역(20)과, 드레인 접합이 이후에 형성되는 드레인 영역(22)을 보여주고 있다.
도1b에 도시된 바와 같이, 드레인 영역(22)이 마스크(24)로 마스킹된 후, 도1c에 도시된 바와 같이, 소스 영역(20)이, 예를 들면, 인과 같은 n형 도펀트로 이온주입되어, N- 이온주입층(30)이 형성된다. 인이 사용된 경우, 이온주입량은, 예를 들면, 약 (1-5)x 101cm-2이 될 수 있고, 이온주입 에너지는 약 30-60KeV가 될 수 있다. 예를 들면, 비소와 같은, 제1 n형 도펀트의 확산성보다 낮은 확산성을 가진 선택적이고 추가적인 n형 도펀트가, 보다 고농도로 도핑된 N+ 영역을 형성하기 위해, 이 단계 동안에 이온주입될 수도 있다. 이 선택적인 단계에서, 이온주입량은, 예를 들면, 약 (2-4)x1015cm-2이 될 수 있고, 이온주입 에너지는 약 30-60KeV가 될 수 있다.
도1d에 도시된 바와 같이, 마스크(24)가 제거되고, 유전체 스페이서(40)가 게이트 스택(14)의 벽에 형성된다. 유전체 스페이서는, 예를 들면, 에칭 공정(예로, 반작용 이온 에칭)이 뒤따르는 화학적 증기 증착과 같은 증착 공정 등의 통상의 기술을 이용하여 형성될 수 있다. 일실시예에서, 유전체 스페이서는 약 200 - 800Å 범위의 폭(45)을 갖는 옥사이드 스페이서이다. 그러나, 그 폭은 접합 최적화 및 다른 장치 요건에 따라 이 범위를 벗어날 수 있다.
유전체 스페이서(40)가 배치되고, 도1e에 도시된 바와 같이, 고농도 도핑된 N+ 드레인 영역을 형성하기 위해, 드레인 영역(22)이 비소와 같은 임플란트(50)로 이온주입된다. 이온주입량은, 예를 들면, 약 (4-6)x1015cm-2이 될 수 있고, 이온주입 에너지는 약 30-60KeV가 될 수 있다. 소스 영역(20)은 이온주입 단계를 위해 커버되거나, 또는 마스킹되지 않은 상태로 남을 수 있다. 도1e는 드레인 마스크(55)에 의해 소스 영역(20)이 마스킹되는 장소의 선택예를 보여주고 있다. 다른 선택 방법이 이 도면에는 나타나지 않는다.
임플란트(50) 및 유전체 스페이서(40)가 제자리에 배치되고 나면, 도1f에 도 시된 바와 같이, 공통 확산 단계에 의해, 소스 접합(60) 및 드레인 접합(62)이 소스 영역(20) 및 드레인 영역(22)에 각각 드라이브인된다. 이 확산 단계는, 예를 들면, 약 850 - 900℃의 온도 및 20-30분 동안의 기간에, BPSG(borophosphosilicate glass) 증착 후의 BPSG 플로우 동안에 달성될 수 있다. 소스에 대한 도펀트가 드레인의 도펀트보다 더 높은 확산성을 가진 도펀트 성분(예로, 인)을 가지기 때문에, 소스 접합(60)에 대한 확산이 드레인 접합(62)에 대한 확산보다 더 넓게 된다. 이 확산성에서의 차이는 소스 접합을완만하게 하고, 드레인 접합은 상대적으로 가파르게 만든다.
공통 확산 공정 후에, 제조 공정을 완료하기 위해 표준 백엔드(backend) 공정, 예로, 콘택 형성, 금속화 및 패시베이션이 수행될 수 있다.
본 발명의 공정에 따르면, 스페이서(40)가 드레인 이온주입 이전에 형성된다. 스페이서(40)의 존재는 드레인 접합(62)과 오버랩되는 축소된 게이트 스택(14)을 생성한다. 게이트 스택(14)에 의해 채널의 완전한 범위를 제공하기 위해 어느 정도의 오버랩은 필요하지만, 보다 작은 오버랩을 가짐으로써, 동일한 유효 채널 길이에 대해 게이트의 드로운 치수가 더 작아질 수 있다. 결과적으로, 트랜지스터는 유효 채널 길이의 감소 및 펀치-스루의 위험성없이 보다 근접하게 간격될 수 있다. 따라서, 본 발명의 공정에 따르면, 게이트 외형 사이즈 및 전체 셀 사이즈를 보다 작게 만들 수 있다. 본 발명의 공정에 따라 제조된, 보다 작은 게이트 외형을 가진 플래시 메모리 셀의 시뮬레이션에서, 셀은 프로그래밍 및 소거 동안에 바람직한 특성을 가지도록 할 뿐만 아니라, 많은 프로그램/소거 사이클을 통해 그 특성을 유지할 수 있도록 얻어진다.
바람직한 실시예에서, 드레인 이온주입 단계 및 소스/드레인 확산 단계는, 파워(즉, 고전압) 트랜지스터, 제어 트랜지스터 및 센스 증폭기 트랜지스터와 같은, 비-셀 트랜지스터 제조시에 수행되는 단계에 포함된다. 다시 말하면, 드레인 마스크는, 모든 n-채널 트랜지스터 접합에 대해 N+ 이온주입을 수행하는데 사용되는 보다 큰 마스크가 바람직하다. 이들 단계를 결합함으로써, 전체 칩 제조 공정이 간략해진다.
본 발명의 하나의 장점은, 예를 들면, 인과 같은 보다 높은 확산성을 가진 소스 이온주입층의 존재로 인해, 소스 영역에서의 확산이 보다 빠르고, 완만한 소스 접합이 생성되며, 드레인 영역에서의 보다 느린 확산은 상대적으로 가파른 드레인 접합을 생성하게 된다는 것이다. 다른 장점은 소스 및 드레인 확산이 동시에 수행되어, 이에 따라 제조 공정에서 하나의 단계를 간략화하고 생략할 수 있다는 것이다.
또 다른 장점은 유전체 스페이서가 드레인 접합을 게이트로부터 보다 멀리 이동시킨다는 점이다. 이 장점은 셀이 완만한 소스/가파른 드레인으로 제조되는지의 여부에 상관없이 발생한다. 보다 적은 드레인-게이트 오버랩에 따라, 동일한 유효 채널 길이를 가진 셀을 보다 작은 게이트 외형 사이즈(또는 드로운(drawn) 채널 길이)로 만들 수 있고, 이에 따라, 보다 큰 셀 밀도가 가능해 진다.
상기의 설명은 제한적이 아니라 예시적인 것이다. 이 설명을 토대로, 이 기술분야의 통상의 지식을 가진 자에게는 본 발명의 많은 변형예들이 가능하다는 것이 명백할 것이다. 단지 예시적인 수단으로, 상기의 제조 기술은 NAND 셀과 같은 다른 플래시 메모리 셀에 사용될 수 있고, 또는 플래시 메모리와 관련없는 트랜지스터, 또는 다른 타입 또는 다른 메모리 셀에 사용될 수 있다. 그리고, 장치 구조 및 공정이 n-채널 트랜지스터와 관련해서 설명되었지만, 이 공정은 p-채널 장치를 제조하기 위해 쉽게 변형될 수 있다. 또한, 예시적인 도핑 농도 및 유전체 스페이서 치수가 제시되었지만, 이 변수들은 설계 필요성 및 애플리케이션에 따라 변경될 수 있다는 것이 이해되어야 한다. 따라서, 본 발명의 범위는 상기의 설명을 참조하여 결정되는 것이 아니라, 등가물의 모든 범위를 따라 첨부된 청구항을 참조하여 결정되어야 한다.
Claims (17)
- 트랜지스터를 제조하는 방법에 있어서,기판상에 게이트 구조를 형성하는 단계;상기 기판의 소스 영역에 제1 소스 도펀트를 이온주입하는 단계;유전체 스페이서를 형성하기 위해 상기 게이트 구조를 유전 물질로 커버하는(covering) 단계;상기 기판의 드레인 영역에 드레인 도펀트를 이온주입하는 단계 - 여기서, 상기 드레인 도펀트는 상기 제1 소스 도펀트의 확산성(diffusivity)보다 낮은 확산성을 가짐 -;상기 기판내에 소스 및 드레인 접합을 형성하기 위해, 확산에 의해 상기 소스 및 드레인 도펀트를 드라이브인하는 단계; 및상기 드레인 도펀트의 이온주입 단계 동안에 제2 소스 도펀트를 이온주입하는 단계를 포함하는 트랜지스터의 제조 방법.
- 트랜지스터를 제조하는 방법에 있어서,기판상에 게이트 구조를 형성하는 단계;상기 기판의 소스 영역에 제1 소스 도펀트를 이온주입하는 단계;유전체 스페이서를 형성하기 위해 상기 게이트 구조를 유전 물질로 커버하는(covering) 단계;상기 기판의 드레인 영역에 드레인 도펀트를 이온주입하는 단계 - 여기서, 상기 드레인 도펀트는 상기 제1 소스 도펀트의 확산성(diffusivity)보다 낮은 확산성을 가짐 -;상기 기판내에 소스 및 드레인 접합을 형성하기 위해, 확산에 의해 상기 소스 및 드레인 도펀트를 드라이브인하는 단계; 및상기 제1 소스 도펀트를 이온주입하는 단계 이후에, 상기 소스 영역에 제2 소스 도펀트를 이온주입하는 단계 - 여기서, 상기 제2 소스 도펀트는 상기 제1 소스 도펀트의 확산성보다 높은 확산성을 가짐 -를 포함하는 트랜지스터의 제조 방법.
- 제2항에 있어서,상기 제2 소스 도펀트를 이온주입하는 단계 이후에, 상기 드레인 도펀트의 이온주입 단계 동안에 상기 소스 영역으로의 후속의 이온주입을 방지하기 위해, 상기 소스 영역을 커버하는 단계를 더 포함하는 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 게이트 구조는 제어 게이트 및 플로팅 게이트를 가진 게이트 스택을 포함하는 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 소스 접합은, 상대적으로 더 가파른 도핑 프로파일(doping profile)을 갖는 상기 드레인 접합에 비해 선형적으로 완만한 도핑 프로파일을 갖는 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 제1 소스 도펀트를 이온주입하는 단계 이후에, 상기 소스 영역으로의 후속의 이온주입을 방지하기 위해, 상기 소스 영역을 커버하는 단계를 더 포함하는 트랜지스터의 제조 방법.
- 삭제
- 제1항에 있어서,상기 유전 물질은 옥사이드인 트랜지스터의 제조 방법.
- 플래시 메모리 셀을 제조하는 방법에 있어서,기판상에 게이트 스택을 형성하는 단계 - 여기서, 상기 게이트 스택은 제어 게이트 및 플로팅 게이트를 포함함 -;드레인 영역을 마스킹하는 단계;소스 이온주입층을 형성하기 위해 소스 영역에 제1 도펀트를 이온주입하는 단계;상기 게이트 스택위에 유전체 스페이서를 형성하는 단계;최소한 상기 드레인 영역을 노출시키는(uncovering) 단계;드레인 이온주입층을 형성하기 위해 상기 드레인 영역에 제2 도펀트를 이온주입하는 단계; 및소스 및 드레인 접합을 형성하기 위해, 확산에 의해 상기 기판으로 상기 소스 및 드레인 이온주입층을 드라이브인(drive in)하는 단계를 포함하는 플래시 메모리 셀의 제조 방법.
- 제9항에 있어서,상기 제2 도펀트를 이온주입하는 단계 이전에, 상기 소스 영역을 노출시키는 단계를 더 포함하는 플래시 메모리 셀의 제조 방법.
- 제9항에 있어서,상기 제2 도펀트를 상기 드레인 영역에 이온주입하는 단계는 또한 상기 기판에 형성되는 모든 다른 비-셀 트랜지스터에 대해 소스 및 드레인 영역을 이온주입하는 단계를 포함하는 플래시 메모리 셀의 제조 방법.
- 제9항에 있어서,상기 제1 도펀트를 이온주입하는 단계는,상기 소스 영역에 제1 소스 도펀트를 이온주입하는 단계; 및상기 소스 영역에 제2 소스 도펀트를 이온주입하는 단계 - 여기서, 상기 제1 소스 도펀트는 상기 제2 소스 도펀트의 확산성보다 큰 확산성을 가짐 -를 포함하는 플래시 메모리 셀의 제조 방법.
- 제9항에 있어서,상기 제2 도펀트를 이온주입하는 단계 이전에, 상기 소스 영역을 노출시키는 단계를 더 포함하는 플래시 메모리 셀의 제조 방법.
- 제9항에 있어서,상기 제1 도펀트는 상기 제2 도펀트의 확산성보다 높은 확산성을 갖는 플래시 메모리 셀의 제조 방법.
- 제9항에 있어서,상기 소스 접합은, 상대적으로 더 가파른 도핑 프로파일을 갖는 상기 드레인 접합에 비해 선형적으로 완만한 도핑 프로파일을 갖는 플래시 메모리 셀의 제조 방법.
- 제9항에 있어서,상기 유전 물질은 옥사이드인 플래시 메모리 셀의 제조 방법.
- 삭제
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