JP3477447B2 - 半導体デバイス及びその作成方法 - Google Patents
半導体デバイス及びその作成方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体デバイ
スに関し、詳細には、デバイスの浮動本体内部で電荷を
放散するシリコン・オン・インシュレータ構造を有する
半導体デバイスに関する。
スに関し、詳細には、デバイスの浮動本体内部で電荷を
放散するシリコン・オン・インシュレータ構造を有する
半導体デバイスに関する。
【０００２】
【従来の技術】シリコン・オン・インシュレータ（ＳＯ
Ｉ）構造を備えた半導体デバイスは、１つまたは複数の
電界効果トランジスタの一般にソース領域およびドレイ
ン領域を含む薄いシリコン層の下に埋め込まれた絶縁層
を有する。ＳＯＩデバイスは、具体的には、以下の２つ
の基本構造のうち一方を有するものとカテゴリ化するこ
とができる。第１の構造は、デバイスの全体的な基板と
して働く厚い絶縁体の上に、通常は０．５μｍ以下のシ
リコンの薄い層を含むものである。シリコン・オン・サ
ファイヤ・デバイスはこのタイプのＳＯＩの例である。
第２の構造は、シリコン基板と上にあるシリコン層の間
に挟まれた絶縁層を含むものである。ＳＩＭＯＸ（sepa
ration by implanted oxygen）デバイスおよびウェハ・
ボンディングによって作られたものがこのタイプの例で
ある。
Ｉ）構造を備えた半導体デバイスは、１つまたは複数の
電界効果トランジスタの一般にソース領域およびドレイ
ン領域を含む薄いシリコン層の下に埋め込まれた絶縁層
を有する。ＳＯＩデバイスは、具体的には、以下の２つ
の基本構造のうち一方を有するものとカテゴリ化するこ
とができる。第１の構造は、デバイスの全体的な基板と
して働く厚い絶縁体の上に、通常は０．５μｍ以下のシ
リコンの薄い層を含むものである。シリコン・オン・サ
ファイヤ・デバイスはこのタイプのＳＯＩの例である。
第２の構造は、シリコン基板と上にあるシリコン層の間
に挟まれた絶縁層を含むものである。ＳＩＭＯＸ（sepa
ration by implanted oxygen）デバイスおよびウェハ・
ボンディングによって作られたものがこのタイプの例で
ある。
【０００３】ＳＯＩ半導体デバイスは、様々な応用分野
に適した属性を有する。たとえば、ＳＯＩデバイスは、
主としてそのバック・インターフェースに負のバイアス
が印加できることから、対応するバルク・シリコン・デ
バイスよりも放射線耐性が高く、α粒子による影響を受
けにくい。その結果、ＳＯＩデバイスは宇宙および国防
用電子回路にしばしば使用される。ＳＯＩデバイスはま
た、厚い絶縁体の使用によって寄生ドレイン容量が小さ
くなっている。これによって、デバイスはバルク・シリ
コン上に形成されたものよりも速い速度を達成すること
ができる。もう１つの利点は、ＳＯＩ構造を有する相補
型金属酸化膜シリコン（ＣＭＯＳ）デバイスがラッチ・
アップの問題に悩まされず、したがって、非ＳＯＩ構造
よりも高い集積密度を達成できることである。他の利点
には、絶縁特性が改善されていること、ノイズ・マージ
ンが高いこと、待機電力が比較的低いことなどがある。
に適した属性を有する。たとえば、ＳＯＩデバイスは、
主としてそのバック・インターフェースに負のバイアス
が印加できることから、対応するバルク・シリコン・デ
バイスよりも放射線耐性が高く、α粒子による影響を受
けにくい。その結果、ＳＯＩデバイスは宇宙および国防
用電子回路にしばしば使用される。ＳＯＩデバイスはま
た、厚い絶縁体の使用によって寄生ドレイン容量が小さ
くなっている。これによって、デバイスはバルク・シリ
コン上に形成されたものよりも速い速度を達成すること
ができる。もう１つの利点は、ＳＯＩ構造を有する相補
型金属酸化膜シリコン（ＣＭＯＳ）デバイスがラッチ・
アップの問題に悩まされず、したがって、非ＳＯＩ構造
よりも高い集積密度を達成できることである。他の利点
には、絶縁特性が改善されていること、ノイズ・マージ
ンが高いこと、待機電力が比較的低いことなどがある。
【０００４】こうした利点にもかかわらず、従来のＳＯ
Ｉデバイスは重大な欠点を有し、最適に動作することが
できない。たとえば、従来のＳＯＩ構造においては、シ
リコンの下の埋め込み酸化物（絶縁体）層がベース、す
なわち下にあるシリコン基板からデバイスを誘電的に絶
縁する。その結果、放散する能力を持たないデバイスの
浮動本体内に、しばしば電荷が発生する。
Ｉデバイスは重大な欠点を有し、最適に動作することが
できない。たとえば、従来のＳＯＩ構造においては、シ
リコンの下の埋め込み酸化物（絶縁体）層がベース、す
なわち下にあるシリコン基板からデバイスを誘電的に絶
縁する。その結果、放散する能力を持たないデバイスの
浮動本体内に、しばしば電荷が発生する。
【０００５】米国特許第５２６４７２１号はこの問題を
解決する１つの手法を開示している。図１に示すよう
に、この構造はシリコン基板１上に形成されたＳｉＯ2
絶縁層２を含んでいる。絶縁層の上にｐ型シリコン層３
があり、それに続いて絶縁層４とゲート電極５がある。
デバイスにおけるキンク現象を抑えるために、アルミニ
ウム・イオンがシリコン層のソース領域６'に、シリコ
ン層３とソース領域（チャネル３１によってドレイン領
域７から分離されている）との間のｐ−ｎ接合に達する
深さまで注入される。注入されたアルミニウム・イオン
はソースｐ−ｎ接合部の両端間に漏れ電流を形成させ、
そのためソース領域６'と、チャネル３１の下にあるシ
リコン層部分３１'との間に存在し得る電位差がなくな
る。それによって、シリコン層部分３１'が浮動するの
が阻止され、キンク現象が抑えられる。
解決する１つの手法を開示している。図１に示すよう
に、この構造はシリコン基板１上に形成されたＳｉＯ2
絶縁層２を含んでいる。絶縁層の上にｐ型シリコン層３
があり、それに続いて絶縁層４とゲート電極５がある。
デバイスにおけるキンク現象を抑えるために、アルミニ
ウム・イオンがシリコン層のソース領域６'に、シリコ
ン層３とソース領域（チャネル３１によってドレイン領
域７から分離されている）との間のｐ−ｎ接合に達する
深さまで注入される。注入されたアルミニウム・イオン
はソースｐ−ｎ接合部の両端間に漏れ電流を形成させ、
そのためソース領域６'と、チャネル３１の下にあるシ
リコン層部分３１'との間に存在し得る電位差がなくな
る。それによって、シリコン層部分３１'が浮動するの
が阻止され、キンク現象が抑えられる。
【０００６】上記手法は幾つかの理由で好ましくない。
第１に、別個のマスキング・レベルを使用する必要があ
る。第２に、得られるデバイスの動作に悪影響を及ぼす
おそれのある特殊な種（Ａｌ）が注入される。
第１に、別個のマスキング・レベルを使用する必要があ
る。第２に、得られるデバイスの動作に悪影響を及ぼす
おそれのある特殊な種（Ａｌ）が注入される。
【０００７】ＳＯＩ構造における本体電荷を放散させる
他の手法も開発されている。これらの手法は、ベースへ
の電荷漏れをもたらす接合不良をＳＯＩ構造内に意図的
に作成するものである。こうした従来の方法は、幾らか
の「漏れ」を有するソース／ドレインの形成をもたら
す。しかし、後続の処理（たとえば、アニール）中にソ
ース／ドレイン領域が再結晶し、接合部の「漏れ」を低
減する。
他の手法も開発されている。これらの手法は、ベースへ
の電荷漏れをもたらす接合不良をＳＯＩ構造内に意図的
に作成するものである。こうした従来の方法は、幾らか
の「漏れ」を有するソース／ドレインの形成をもたら
す。しかし、後続の処理（たとえば、アニール）中にソ
ース／ドレイン領域が再結晶し、接合部の「漏れ」を低
減する。
【０００８】したがって、デバイスの本体内に形成され
た電荷を一貫して効率よく放散させる、恒久的に形成さ
れた接合部漏れ通路を生み出すＳＯＩ構造を備えた半導
体デバイスを形成する方法が必要である。
た電荷を一貫して効率よく放散させる、恒久的に形成さ
れた接合部漏れ通路を生み出すＳＯＩ構造を備えた半導
体デバイスを形成する方法が必要である。
【０００９】
【発明が解決しようとする課題】本発明の一目的は、従
来のＳＯＩデバイスに比較して改善されたパフォーマン
スで動作するＳＯＩ構造を有する半導体デバイスを形成
する方法を提供することである。
来のＳＯＩデバイスに比較して改善されたパフォーマン
スで動作するＳＯＩ構造を有する半導体デバイスを形成
する方法を提供することである。
【００１０】本発明の他の目的は、デバイスの動作中に
本体電荷を一貫して効率よく放散させる接合部漏れ通路
をＳＯＩ構造のソース領域およびドレイン領域に形成す
ることにより、上述の目的を達成することである。
本体電荷を一貫して効率よく放散させる接合部漏れ通路
をＳＯＩ構造のソース領域およびドレイン領域に形成す
ることにより、上述の目的を達成することである。
【００１１】本発明の他の目的は、ＳＯＩデバイスのソ
ース領域およびドレイン領域に非晶質化種を注入し、そ
れによって、完成ＳＯＩ製品を製造するのに必要な後続
の加工ステップにかかわらずソースおよびドレイン接合
部がその漏れ特性を維持できるようにすることにより、
上述の恒久的な接合部漏れ通路を形成することである。
ース領域およびドレイン領域に非晶質化種を注入し、そ
れによって、完成ＳＯＩ製品を製造するのに必要な後続
の加工ステップにかかわらずソースおよびドレイン接合
部がその漏れ特性を維持できるようにすることにより、
上述の恒久的な接合部漏れ通路を形成することである。
【００１２】本発明の他の目的は、本体電荷が低減さ
れ、別個のマスクの使用を必要とせず、均一な事前非晶
質化層を生成するために通常の種（たとえば、Ｇｅ、Ｓ
ｉ）を使用し、延長した結晶欠陥を作り出すことによっ
て漏れを引き起こす、前記のタイプの方法を提供するこ
とである。
れ、別個のマスクの使用を必要とせず、均一な事前非晶
質化層を生成するために通常の種（たとえば、Ｇｅ、Ｓ
ｉ）を使用し、延長した結晶欠陥を作り出すことによっ
て漏れを引き起こす、前記のタイプの方法を提供するこ
とである。
【００１３】本発明の他の目的は、浮動本体効果に対す
る耐性が増大したＳＯＩ構造を有する半導体デバイスを
提供することである。
る耐性が増大したＳＯＩ構造を有する半導体デバイスを
提供することである。
【００１４】
【課題を解決するための手段】本発明の上記その他の目
的は、ＳＯＩ構造のソース領域およびドレイン領域に非
晶質化種（たとえば、ゲルマニウムまたはシリコン）が
所定の深さまで注入される方法を提供することによって
達成される。注入深さおよび濃度は、ソースおよびドレ
インが完全に非晶質化され（すなわち、非晶質化種がソ
ースおよびドレインの厚さ全体にわたって注入され）
て、デバイスの寿命全体を通じて本体電荷を放散するｐ
−ｎ漏れ接合部が形成されるように選択する。その結
果、他の点では従来通りの製造技法を使用しながら、特
許請求の範囲に記載の本発明のＳＯＩ構造が非常に簡単
に製造される。
的は、ＳＯＩ構造のソース領域およびドレイン領域に非
晶質化種（たとえば、ゲルマニウムまたはシリコン）が
所定の深さまで注入される方法を提供することによって
達成される。注入深さおよび濃度は、ソースおよびドレ
インが完全に非晶質化され（すなわち、非晶質化種がソ
ースおよびドレインの厚さ全体にわたって注入され）
て、デバイスの寿命全体を通じて本体電荷を放散するｐ
−ｎ漏れ接合部が形成されるように選択する。その結
果、他の点では従来通りの製造技法を使用しながら、特
許請求の範囲に記載の本発明のＳＯＩ構造が非常に簡単
に製造される。
【００１５】他の利点は、特許請求の範囲記載の発明に
よって作り出される接合部漏れがいわゆる「キンク効
果」を低減することである。浮動本体ＳＯＩデバイスに
おいて、電荷は本体内に蓄積する傾向がある。これは閾
電圧を減少させ、したがってドレイン電流を増加させ
る。この電流の増加はトランジスタ出力特性における
「キンク」として観察される。本体内に漏れを作り出す
ことによって、本発明はこのキンク効果を抑圧し、これ
により動作パフォーマンスを改善する。
よって作り出される接合部漏れがいわゆる「キンク効
果」を低減することである。浮動本体ＳＯＩデバイスに
おいて、電荷は本体内に蓄積する傾向がある。これは閾
電圧を減少させ、したがってドレイン電流を増加させ
る。この電流の増加はトランジスタ出力特性における
「キンク」として観察される。本体内に漏れを作り出す
ことによって、本発明はこのキンク効果を抑圧し、これ
により動作パフォーマンスを改善する。
【００１６】
【発明の実施の形態】図２を参照すると、本発明の方法
は従来の様々な処理技法の何れかに従って絶縁体層上に
付着された電界効果トランジスタを含むＳＯＩ半導体デ
バイスを形成することから始まる。こうした技法は、た
とえば、ＳｉＯ2製の絶縁体層を形成すること、および
絶縁体層の上にシリコン層を形成することを含んでいる
（ブロック１００および１０１）。絶縁体層はシリコン
基板上に形成してもよく、また基板自体として効果的に
働くのに十分な厚さを有するものでもよい。次いで、追
加のマスキング・ステップおよび付着ステップを実施し
て、シリコンにおけるチャネルの上の位置にゲート領域
を作成する（ブロック１０２）。
は従来の様々な処理技法の何れかに従って絶縁体層上に
付着された電界効果トランジスタを含むＳＯＩ半導体デ
バイスを形成することから始まる。こうした技法は、た
とえば、ＳｉＯ2製の絶縁体層を形成すること、および
絶縁体層の上にシリコン層を形成することを含んでいる
（ブロック１００および１０１）。絶縁体層はシリコン
基板上に形成してもよく、また基板自体として効果的に
働くのに十分な厚さを有するものでもよい。次いで、追
加のマスキング・ステップおよび付着ステップを実施し
て、シリコンにおけるチャネルの上の位置にゲート領域
を作成する（ブロック１０２）。
【００１７】これらの要素を形成した後、続いてシリコ
ン層のソース領域とドレイン領域に非晶質化種を注入す
る（ブロック１０３）。注入の濃度と深さはソース領域
およびドレイン領域がシリコン層の底部まで完全に非晶
質化されるのに十分な値とする。最後に、シリコン層を
マスクしドープして、チャネルが間にあるトランジスタ
のソース領域とドレイン領域を形成する（ブロック１０
４）。
ン層のソース領域とドレイン領域に非晶質化種を注入す
る（ブロック１０３）。注入の濃度と深さはソース領域
およびドレイン領域がシリコン層の底部まで完全に非晶
質化されるのに十分な値とする。最後に、シリコン層を
マスクしドープして、チャネルが間にあるトランジスタ
のソース領域とドレイン領域を形成する（ブロック１０
４）。
【００１８】ブロック１０３において、非晶質化種をソ
ース領域およびドレイン領域の厚さ全体にわたって、す
なわちシリコン層の上部表面から、シリコン層と下にあ
る絶縁体層の境界まで注入することが好ましい。ソース
およびドレインがこのように非晶質化されるため、以降
の処理ステップ中に再結晶化のためのシード層を形成す
る可能性のある結晶ベースが除去される。さらに、再結
晶が起るとしても、その再結晶は不規則な結晶化領域に
限定され、本体電荷放散のための漏れ接合部を有するＳ
ＯＩ構造が依然として残ることになる。（任意選択ステ
ップとして、本発明では熱サイクルを最小限に抑えて、
本体から起こる可能性のある再成長を回避する。）した
がって本発明は、これまでに知られたあらゆる従来の手
法よりも優れた、本体電荷を効率よく放散させる構造を
提供する。
ース領域およびドレイン領域の厚さ全体にわたって、す
なわちシリコン層の上部表面から、シリコン層と下にあ
る絶縁体層の境界まで注入することが好ましい。ソース
およびドレインがこのように非晶質化されるため、以降
の処理ステップ中に再結晶化のためのシード層を形成す
る可能性のある結晶ベースが除去される。さらに、再結
晶が起るとしても、その再結晶は不規則な結晶化領域に
限定され、本体電荷放散のための漏れ接合部を有するＳ
ＯＩ構造が依然として残ることになる。（任意選択ステ
ップとして、本発明では熱サイクルを最小限に抑えて、
本体から起こる可能性のある再成長を回避する。）した
がって本発明は、これまでに知られたあらゆる従来の手
法よりも優れた、本体電荷を効率よく放散させる構造を
提供する。
【００１９】注入条件については、注入深さは、シリコ
ン厚さに対応するようにイオン注入エネルギーを調節す
ることによって制御することができる。さらに、ソース
領域とドレイン領域の両方に同一の非晶質化種を注入す
ることが好ましい。こうすると、本発明では有利なこと
に追加のまたは余分なマスキング・レベルを必要としな
いようになるからである。さらに、ゲートの形成後ソー
ス領域とドレイン領域に同時に注入を行うことが好まし
い。それによって本発明の方法は自己整合プロセスにな
る。
ン厚さに対応するようにイオン注入エネルギーを調節す
ることによって制御することができる。さらに、ソース
領域とドレイン領域の両方に同一の非晶質化種を注入す
ることが好ましい。こうすると、本発明では有利なこと
に追加のまたは余分なマスキング・レベルを必要としな
いようになるからである。さらに、ゲートの形成後ソー
ス領域とドレイン領域に同時に注入を行うことが好まし
い。それによって本発明の方法は自己整合プロセスにな
る。
【００２０】非晶質化を達成するには、注入濃度は非晶
質形成の臨界ドーズに対応しなければならない。Ｇｅ非
晶質化を達成するためのドーズは、たとえば、約５．０
×１０14／ｃｍ2である。１×１０14／ｃｍ2から約１×
１０15／ｃｍ2のドーズも、本発明に従って非晶質化領
域を引き起こすために受け入れることができる。この範
囲の濃度を使用すると、有利なことに、シード層が除去
された場合に単結晶シリコンに再成長しない非晶質化層
が生成される。また極めて薄いフィルム（たとえば、数
百オングストローム）に対する約３０〜４０Ｋｅｖから
厚いフィルムに対する数百Ｋｅｖまでのエネルギーが使
用される。しかし、厳密な注入条件は、非晶質化される
Ｓｉフィルムの厚さおよび使用する種に依存することが
当分野の技術者には判るであろう。
質形成の臨界ドーズに対応しなければならない。Ｇｅ非
晶質化を達成するためのドーズは、たとえば、約５．０
×１０14／ｃｍ2である。１×１０14／ｃｍ2から約１×
１０15／ｃｍ2のドーズも、本発明に従って非晶質化領
域を引き起こすために受け入れることができる。この範
囲の濃度を使用すると、有利なことに、シード層が除去
された場合に単結晶シリコンに再成長しない非晶質化層
が生成される。また極めて薄いフィルム（たとえば、数
百オングストローム）に対する約３０〜４０Ｋｅｖから
厚いフィルムに対する数百Ｋｅｖまでのエネルギーが使
用される。しかし、厳密な注入条件は、非晶質化される
Ｓｉフィルムの厚さおよび使用する種に依存することが
当分野の技術者には判るであろう。
【００２１】フィルムが十分に厚い場合、異なるエネル
ギーの２種以上の注入を使用して、非晶質化を達成する
ことができる。たとえば、埋め込み酸化物までのあらゆ
る場所で損傷層が形成されるようにするために、上述の
範囲内の一定のドーズで、それぞれ、５０Ｋｅｖ、１０
０Ｋｅｖ、および２００Ｋｅｖで注入を行うことができ
る。
ギーの２種以上の注入を使用して、非晶質化を達成する
ことができる。たとえば、埋め込み酸化物までのあらゆ
る場所で損傷層が形成されるようにするために、上述の
範囲内の一定のドーズで、それぞれ、５０Ｋｅｖ、１０
０Ｋｅｖ、および２００Ｋｅｖで注入を行うことができ
る。
【００２２】前に強調したように、ソース領域およびド
レイン領域の厚さ全体にわたって非晶質化種を注入する
ことにより、本発明のＳＯＩ構造は、恒久的に形成され
た結晶欠陥を確実に持つようになる。有利なことにこれ
によって、ソース／ドレイン領域とチャネル領域の間に
恒久的な漏れｐ−ｎ接合部、すなわち、アニールなど以
降の処理ステップ中にソース領域およびドレイン領域で
再結晶化が起こっても除去されない接合部ができる。こ
れは、従来方法に比べて大幅な改善である。
レイン領域の厚さ全体にわたって非晶質化種を注入する
ことにより、本発明のＳＯＩ構造は、恒久的に形成され
た結晶欠陥を確実に持つようになる。有利なことにこれ
によって、ソース／ドレイン領域とチャネル領域の間に
恒久的な漏れｐ−ｎ接合部、すなわち、アニールなど以
降の処理ステップ中にソース領域およびドレイン領域で
再結晶化が起こっても除去されない接合部ができる。こ
れは、従来方法に比べて大幅な改善である。
【００２３】従来方法では、漏れソース／ドレイン接合
部を有するが、一時的なものまたはせいぜい効率の低い
ものであるＳＯＩ構造ができる。これらの従来方法によ
ると、ソースとチャネルの間、およびドレインとチャネ
ルの間のｐ−ｎ接合部に欠陥が作り出される。その結
果、漏れ接合部が作り出される。しかし、以降の処理ス
テップ（たとえば、アニール）中に、ソース領域おおよ
びドレイン領域はシードとして働く単結晶ベースから再
結晶する。その結果、接合部の「漏れ」は完全に除去さ
れないとしてもかなり低減され、そのためデバイスの本
体に電荷の蓄積が起こることが可能になる。
部を有するが、一時的なものまたはせいぜい効率の低い
ものであるＳＯＩ構造ができる。これらの従来方法によ
ると、ソースとチャネルの間、およびドレインとチャネ
ルの間のｐ−ｎ接合部に欠陥が作り出される。その結
果、漏れ接合部が作り出される。しかし、以降の処理ス
テップ（たとえば、アニール）中に、ソース領域おおよ
びドレイン領域はシードとして働く単結晶ベースから再
結晶する。その結果、接合部の「漏れ」は完全に除去さ
れないとしてもかなり低減され、そのためデバイスの本
体に電荷の蓄積が起こることが可能になる。
【００２４】本発明はこれらの欠点をもたらさない。本
発明の漏れ接合部はソース領域およびドレイン領域の厚
さ全体に非晶質化種が注入される結果として生成する。
ソース領域およびドレイン領域をこのように非晶質化す
ることにより、ソースおよびドレイン接合部を通過する
漏れが極めて多くなり、アニールなど以降の処理ステッ
プを実施した後もそのままとなる。
発明の漏れ接合部はソース領域およびドレイン領域の厚
さ全体に非晶質化種が注入される結果として生成する。
ソース領域およびドレイン領域をこのように非晶質化す
ることにより、ソースおよびドレイン接合部を通過する
漏れが極めて多くなり、アニールなど以降の処理ステッ
プを実施した後もそのままとなる。
【００２５】本発明ではシリコンの上部から底部まで非
晶質化を（すなわち、その損傷層の範囲を）一定にする
ことが好ましい。それとは逆に、従来方法ではシリコン
層の上部と低部の間のある深さの所に欠陥を引き起こす
層を配置する。この深さの上下で、損傷は異なり、した
がって、漏れも異なる。しかし、本発明では深さが変化
しても比較的一定である。また、本発明では層全体を非
晶質化するため、損傷層を正確な深さに配置する必要が
ないので、製造プロセスが簡単になる。その結果、本発
明は従来方法よりもプロセス・ウィンドウが大きくな
り、製造時の制御が改善される。
晶質化を（すなわち、その損傷層の範囲を）一定にする
ことが好ましい。それとは逆に、従来方法ではシリコン
層の上部と低部の間のある深さの所に欠陥を引き起こす
層を配置する。この深さの上下で、損傷は異なり、した
がって、漏れも異なる。しかし、本発明では深さが変化
しても比較的一定である。また、本発明では層全体を非
晶質化するため、損傷層を正確な深さに配置する必要が
ないので、製造プロセスが簡単になる。その結果、本発
明は従来方法よりもプロセス・ウィンドウが大きくな
り、製造時の制御が改善される。
【００２６】本発明の方法の好ましい実施の形態は、図
４ないし図９を参照して説明する図３の流れ図に示す諸
ステップを含んでいる。この方法は、シリコン基板２０
０上に誘電体（たとえば、ＳｉＯ2）の層２１０を含
み、その上にシリコンの層２２０を含むＳＯＩ構造を形
成することから始まる（ブロック３００および図４）。
次いで、シリコン層２２０の上にチャネル領域２４０に
重なる位置にゲート２３０を形成する（ブロック３１０
および図５）。次に、ゲートの両側のシリコン層の上部
表面に浅い拡張注入部２５０を形成する（ブロック３２
０および図６）。有利なことにこのゲートの形成によ
り、拡張注入部を形成するプロセスを自己整合性にする
ことが可能になる。次いで、ゲートの側面上に、浅いド
ープされた拡張部２６５および２６６の上に突き出した
スペーサ２６０を形成する（ブロック３３０および図
７）。
４ないし図９を参照して説明する図３の流れ図に示す諸
ステップを含んでいる。この方法は、シリコン基板２０
０上に誘電体（たとえば、ＳｉＯ2）の層２１０を含
み、その上にシリコンの層２２０を含むＳＯＩ構造を形
成することから始まる（ブロック３００および図４）。
次いで、シリコン層２２０の上にチャネル領域２４０に
重なる位置にゲート２３０を形成する（ブロック３１０
および図５）。次に、ゲートの両側のシリコン層の上部
表面に浅い拡張注入部２５０を形成する（ブロック３２
０および図６）。有利なことにこのゲートの形成によ
り、拡張注入部を形成するプロセスを自己整合性にする
ことが可能になる。次いで、ゲートの側面上に、浅いド
ープされた拡張部２６５および２６６の上に突き出した
スペーサ２６０を形成する（ブロック３３０および図
７）。
【００２７】この基本的ＳＯＩ構造が形成された後、続
いてデバイスのソース領域２７０およびドレイン領域２
８０に対応するシリコン層の厚さ全体にわたって、すな
わちシリコン層の上部表面３００から下にある絶縁体層
２１０までずっと非晶質化種を注入する（ブロック３４
０および図８）。最後に、ソースおよびドレイン注入部
を形成する（ブロック３５０）。注入の濃度と深さが、
ソース領域およびドレイン領域がシリコン・フィルムの
上部表面から底部表面まで完全に非晶質化されるのに十
分なことに留意されたい（図９）。
いてデバイスのソース領域２７０およびドレイン領域２
８０に対応するシリコン層の厚さ全体にわたって、すな
わちシリコン層の上部表面３００から下にある絶縁体層
２１０までずっと非晶質化種を注入する（ブロック３４
０および図８）。最後に、ソースおよびドレイン注入部
を形成する（ブロック３５０）。注入の濃度と深さが、
ソース領域およびドレイン領域がシリコン・フィルムの
上部表面から底部表面まで完全に非晶質化されるのに十
分なことに留意されたい（図９）。
【００２８】非晶質化種はゲルマニウムやシリコンなど
従来から周知のどんな材料でもよく、またよりよいある
いはより均一な非晶質化を実現する可能性がある、たと
えばシリコンとゲルマニウムなどこれら材料の組み合わ
せを含んでいてもよい。さらに、たとえばスズＳｎ、Ａ
ｓ、Ｉｎなど他のイオン、特に重イオンを使用してもよ
いが、ＧｅおよびＳｉがドーパントとして働かないの
で、好ましい。
従来から周知のどんな材料でもよく、またよりよいある
いはより均一な非晶質化を実現する可能性がある、たと
えばシリコンとゲルマニウムなどこれら材料の組み合わ
せを含んでいてもよい。さらに、たとえばスズＳｎ、Ａ
ｓ、Ｉｎなど他のイオン、特に重イオンを使用してもよ
いが、ＧｅおよびＳｉがドーパントとして働かないの
で、好ましい。
【００２９】次に、層２２０内にドーパントを拡散させ
て、チャネル領域２４０が間にあるソース領域２７０お
よびドレイン領域２８０を形成する。ドープされた浅い
注入部２６５および２６６ができるようにソース領域お
よびドレイン領域を形成することが好ましい（図８）。
上述のステップはすべて、たとえば、参照によってその
内容が本明細書に組み込まれる米国特許第５６５２４５
４号、同第５７６７５４９号、および同第６０１０９２
１号で開示された従来技法に従って実施することができ
る。
て、チャネル領域２４０が間にあるソース領域２７０お
よびドレイン領域２８０を形成する。ドープされた浅い
注入部２６５および２６６ができるようにソース領域お
よびドレイン領域を形成することが好ましい（図８）。
上述のステップはすべて、たとえば、参照によってその
内容が本明細書に組み込まれる米国特許第５６５２４５
４号、同第５７６７５４９号、および同第６０１０９２
１号で開示された従来技法に従って実施することができ
る。
【００３０】図８にさらに示すように、スペーサは注入
ステップ中にドープされた浅い注入部を保護する。さら
に、ハード・マスクを使用して、ゲート領域を保護する
こともできる。
ステップ中にドープされた浅い注入部を保護する。さら
に、ハード・マスクを使用して、ゲート領域を保護する
こともできる。
【００３１】本発明のＳＯＩ構造は対応する従来の構造
に比べて改善されたパフォーマンスを実現する。動作に
おいては、非晶質化されたソース領域２７０およびドレ
イン領域２８０はソース領域とチャネル領域の間、およ
びドレイン領域とチャネル領域の間に漏れｐ−ｎ接合部
４１０を恒久的に形成させる。これらのｐ−ｎ接合部
は、チャネル領域の拡散領域４３０の下に位置する中立
領域４２０に対応する、本体として知られるデバイスの
部分に蓄積した電荷を放散させる漏れ電流通路を作り出
す。この電荷の放散により、従来のＳＯＩ構造のパフォ
ーマンスを損なう浮動本体効果が軽減または解消され
る。その結果、本発明のＳＯＩ構造はかなり改善された
効率で動作する。
に比べて改善されたパフォーマンスを実現する。動作に
おいては、非晶質化されたソース領域２７０およびドレ
イン領域２８０はソース領域とチャネル領域の間、およ
びドレイン領域とチャネル領域の間に漏れｐ−ｎ接合部
４１０を恒久的に形成させる。これらのｐ−ｎ接合部
は、チャネル領域の拡散領域４３０の下に位置する中立
領域４２０に対応する、本体として知られるデバイスの
部分に蓄積した電荷を放散させる漏れ電流通路を作り出
す。この電荷の放散により、従来のＳＯＩ構造のパフォ
ーマンスを損なう浮動本体効果が軽減または解消され
る。その結果、本発明のＳＯＩ構造はかなり改善された
効率で動作する。
【００３２】要約すると、本発明方法は従来方法とは異
なる。半導体の加工中に、たとえば、従来のＳＯＩでは
事前非晶質化によって、下にあるシード層から単結晶シ
リコンを再成長させることが常にできるようにすること
を意図して、以降の注入の結果を改善する。しかし、本
発明は漏れを作り出すことによってＳＯＩ構造における
浮動本体効果を制御する方法に関するものである。さら
に、従来方法では追加の種またはドーパントを導入し
て、この漏れを引き起こす。本発明では事前非晶質化を
適用するが、シリコン・フィルム全体を非晶質化するこ
とにより特殊な方法でこれを使用し、その層を再結晶し
て単結晶シリコンにすることのできる単結晶シード層を
下に残さない。通常の処理で使用されるアニールは非晶
質化層を結晶化させるが、従来方法とは異なり、単結晶
層は生成せず、結果として得られる延長した結晶欠陥が
所望の漏れをもたらす。
なる。半導体の加工中に、たとえば、従来のＳＯＩでは
事前非晶質化によって、下にあるシード層から単結晶シ
リコンを再成長させることが常にできるようにすること
を意図して、以降の注入の結果を改善する。しかし、本
発明は漏れを作り出すことによってＳＯＩ構造における
浮動本体効果を制御する方法に関するものである。さら
に、従来方法では追加の種またはドーパントを導入し
て、この漏れを引き起こす。本発明では事前非晶質化を
適用するが、シリコン・フィルム全体を非晶質化するこ
とにより特殊な方法でこれを使用し、その層を再結晶し
て単結晶シリコンにすることのできる単結晶シード層を
下に残さない。通常の処理で使用されるアニールは非晶
質化層を結晶化させるが、従来方法とは異なり、単結晶
層は生成せず、結果として得られる延長した結晶欠陥が
所望の漏れをもたらす。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）ＳＯＩ構造を有する半導体デバイス
を作成する方法であって、絶縁層を形成するステップ
と、前記絶縁層の上にシリコン層を形成するステップで
あって、前記シリコン層がソース領域とドレイン領域の
間に配置されたチャネル領域を含んでいるステップと、
前記シリコン層の上にゲート領域を形成するステップで
あって、前記ゲート領域、ソース領域、およびドレイン
領域が電界効果トランジスタを形成するステップと、非
晶質化種を前記シリコン層の第１領域に注入するステッ
プであって、前記第１領域が前記トランジスタのソース
に対応している第１注入ステップと、前記非晶質化種を
前記シリコン層の第２領域に注入するステップであっ
て、前記第２領域が前記トランジスタのドレインを含ん
でいる第２注入ステップとを含む方法。 （２）前記第１注入ステップが前記非晶質化種を前記第
１領域の所定の深さまで注入することを含んでおり、前
記第２注入ステップが前記非晶質化種を前記第２領域の
前記所定深さまで注入することを含んでおり、前記所定
深さが前記デバイスの後続の加工ステップを通じて前記
ソースおよびドレインが少なくも部分的に非晶質化され
たままとなるようにするのに十分な厚さに対応してい
る、上記（１）に記載の方法。 （３）前記第１注入ステップが前記第１領域の厚さ全体
にわたって前記非晶質化種を注入して、完全に非晶質化
されたソースを形成することを含んでおり、前記第２注
入ステップが前記第２領域の厚さ全体にわたって前記非
晶質化種を注入して、完全に非晶質化されたドレインを
形成することを含んでいる、上記（１）に記載の方法。 （４）前記第１領域の全深さが前記ソースの上部表面か
ら前記絶縁層まで延びており、前記第２領域の全深さが
前記ドレインの上部表面から前記絶縁層まで延びてい
る、上記（３）に記載の方法。 （５）前記非晶質化種がゲルマニウム、シリコン、ス
ズ、Ｉｎ、およびＡｓの１つである、上記（４）に記載
の方法。 （６）シリコン層を形成する前記ステップが、前記ゲー
ト領域の下のドープされた浅い延長部分を備えた前記ソ
ースを形成すること、および前記ゲート領域の下のドー
プされた浅い延長部分を備えた前記ドレインを形成する
ことを含んでおり、前記方法がさらに、前記ゲート領域
の側面にスペーサを形成することを含んでおり、前記ス
ペーサが、前記注入ステップ中に前記ソースの前記ドー
プされた浅い延長部分および前記ドレインの前記ドープ
された浅い延長部分への前記非晶質化種の注入を阻止す
る上記（１）に記載の方法。 （７）前記注入ステップ中に前記ゲート領域の上にマス
クを形成することをさらに含んでおり、前記マスクが前
記ゲート領域への前記非晶質化種の注入を阻止する上記
（１）に記載の方法。 （８）ＳＯＩ構造を有する半導体デバイスであって、絶
縁層と、前記絶縁層上のシリコン層と、前記シリコン層
内のソース領域であって、所定深さまで非晶質化された
ソース領域と、前記シリコン層内のドレイン領域であっ
て、前記所定厚さまで非晶質化されたドレイン領域と、
前記シリコン層内の前記ソース領域と前記ドレイン領域
の間にあるチャネル領域と、前記シリコン層上のゲート
領域とを含む半導体デバイス。 （９）前記所定深さが、前記ソース領域および前記ドレ
イン領域が完全に非晶質化されて恒久的な結晶損傷をも
たらすようにするのに十分な深さに対応している、上記
（８）に記載の半導体デバイス。 （１０）前記所定深さが前記シリコン層の厚さ全体に対
応している、上記（８）に記載の半導体デバイス。 （１１）前記ゲート領域の側面に配置されたスペーサを
さらに含んでいる、上記（８）に記載の半導体デバイ
ス。 （１２）前記ソース領域が、前記ゲート領域の下に突出
したドープされた浅い延長部分を有し、前記ドレイン領
域が、前記ドレイン領域の下に突出したドープされた浅
い延長部分を有する、上記（８）に記載の半導体デバイ
ス。
を作成する方法であって、絶縁層を形成するステップ
と、前記絶縁層の上にシリコン層を形成するステップで
あって、前記シリコン層がソース領域とドレイン領域の
間に配置されたチャネル領域を含んでいるステップと、
前記シリコン層の上にゲート領域を形成するステップで
あって、前記ゲート領域、ソース領域、およびドレイン
領域が電界効果トランジスタを形成するステップと、非
晶質化種を前記シリコン層の第１領域に注入するステッ
プであって、前記第１領域が前記トランジスタのソース
に対応している第１注入ステップと、前記非晶質化種を
前記シリコン層の第２領域に注入するステップであっ
て、前記第２領域が前記トランジスタのドレインを含ん
でいる第２注入ステップとを含む方法。 （２）前記第１注入ステップが前記非晶質化種を前記第
１領域の所定の深さまで注入することを含んでおり、前
記第２注入ステップが前記非晶質化種を前記第２領域の
前記所定深さまで注入することを含んでおり、前記所定
深さが前記デバイスの後続の加工ステップを通じて前記
ソースおよびドレインが少なくも部分的に非晶質化され
たままとなるようにするのに十分な厚さに対応してい
る、上記（１）に記載の方法。 （３）前記第１注入ステップが前記第１領域の厚さ全体
にわたって前記非晶質化種を注入して、完全に非晶質化
されたソースを形成することを含んでおり、前記第２注
入ステップが前記第２領域の厚さ全体にわたって前記非
晶質化種を注入して、完全に非晶質化されたドレインを
形成することを含んでいる、上記（１）に記載の方法。 （４）前記第１領域の全深さが前記ソースの上部表面か
ら前記絶縁層まで延びており、前記第２領域の全深さが
前記ドレインの上部表面から前記絶縁層まで延びてい
る、上記（３）に記載の方法。 （５）前記非晶質化種がゲルマニウム、シリコン、ス
ズ、Ｉｎ、およびＡｓの１つである、上記（４）に記載
の方法。 （６）シリコン層を形成する前記ステップが、前記ゲー
ト領域の下のドープされた浅い延長部分を備えた前記ソ
ースを形成すること、および前記ゲート領域の下のドー
プされた浅い延長部分を備えた前記ドレインを形成する
ことを含んでおり、前記方法がさらに、前記ゲート領域
の側面にスペーサを形成することを含んでおり、前記ス
ペーサが、前記注入ステップ中に前記ソースの前記ドー
プされた浅い延長部分および前記ドレインの前記ドープ
された浅い延長部分への前記非晶質化種の注入を阻止す
る上記（１）に記載の方法。 （７）前記注入ステップ中に前記ゲート領域の上にマス
クを形成することをさらに含んでおり、前記マスクが前
記ゲート領域への前記非晶質化種の注入を阻止する上記
（１）に記載の方法。 （８）ＳＯＩ構造を有する半導体デバイスであって、絶
縁層と、前記絶縁層上のシリコン層と、前記シリコン層
内のソース領域であって、所定深さまで非晶質化された
ソース領域と、前記シリコン層内のドレイン領域であっ
て、前記所定厚さまで非晶質化されたドレイン領域と、
前記シリコン層内の前記ソース領域と前記ドレイン領域
の間にあるチャネル領域と、前記シリコン層上のゲート
領域とを含む半導体デバイス。 （９）前記所定深さが、前記ソース領域および前記ドレ
イン領域が完全に非晶質化されて恒久的な結晶損傷をも
たらすようにするのに十分な深さに対応している、上記
（８）に記載の半導体デバイス。 （１０）前記所定深さが前記シリコン層の厚さ全体に対
応している、上記（８）に記載の半導体デバイス。 （１１）前記ゲート領域の側面に配置されたスペーサを
さらに含んでいる、上記（８）に記載の半導体デバイ
ス。 （１２）前記ソース領域が、前記ゲート領域の下に突出
したドープされた浅い延長部分を有し、前記ドレイン領
域が、前記ドレイン領域の下に突出したドープされた浅
い延長部分を有する、上記（８）に記載の半導体デバイ
ス。
【図１】従来のＳＯＩ構造を有する半導体デバイスの図
である。
である。
【図２】本発明の方法に含まれるステップを示す流れ図
である。
である。
【図３】本発明の方法の好ましい実施の形態に含まれる
ステップを示す流れ図である。
ステップを示す流れ図である。
【図４】本発明の方法の好ましい実施の形態に従ってＳ
ＯＩ構造を形成する最初のステップを示す図である。
ＯＩ構造を形成する最初のステップを示す図である。
【図５】本発明の方法の好ましい実施の形態によるゲー
トの形成を示す図である。
トの形成を示す図である。
【図６】本発明によるシリコン層の上面における拡張注
入部の形成を示す図である。
入部の形成を示す図である。
【図７】本発明によるゲートの何れかの側におけるスペ
ーサの形成を示す図である。
ーサの形成を示す図である。
【図８】本発明によるソース領域およびドレイン領域の
深さ全体にわたる非晶質化種の注入を示す図である。
深さ全体にわたる非晶質化種の注入を示す図である。
【図９】本発明によるＳＯＩ構造を有する半導体デバイ
スを示す図である。
スを示す図である。
２００ シリコン基板
２１０ 誘電材料層
２２０ シリコン層
２３０ ゲート
２４０ チャネル領域
２５０ 拡張注入部
２６０ スペーサ
２６５ 浅いドープ拡張部
２６６ 浅いドープ拡張部
２７０ ソース領域
２８０ ドレイン領域
３００ 上部表面
４１０ 漏れｐ−ｎ接合部
４２０ 中立領域
４３０ 拡散領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ドメニク・ジェイ・シェピス
アメリカ合衆国12590 ニューヨーク州
ワッピンガーズ・フォールズ ノース・
ヒルサイド・レイク・ロード 890
(72)発明者 メラニー・ジェイ・シェロニー
アメリカ合衆国12590 ニューヨーク州
ワッピンガーズ・フォールズ タウン・
ビュー・ドライブ 131
(56)参考文献 特開 平２−280380（ＪＰ，Ａ)
特開 平４−313242（ＪＰ，Ａ)
特開 平７−193248（ＪＰ，Ａ)
特開 平９−139434（ＪＰ，Ａ)
特開 平10−12886（ＪＰ，Ａ)
特開 平10−189959（ＪＰ，Ａ)
特開 平11−74538（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
Claims (12)
- 【請求項１】ＳＯＩ構造を有する半導体デバイスの作成
方法であって、 絶縁層上のシリコン層の上にゲート領域を形成するステ
ップと、 前記シリコン層にチャネル領域、ソース領域及びドレイ
ン領域を形成するステップと、 前記ソース領域に非晶質化種を注入することにより、前
記ソース領域を非晶質化する第 １注入ステップと、前記ドレイン領域に前記非晶質化種を注入することによ
り、前記ドレイン領域を非晶質 化する第２注入ステップ
とを含む方法。 - 【請求項２】前記第１注入ステップは、前記非晶質化種
を前記ソース領域の所定の深さまで注入し、前記第２注
入ステップは、前記非晶質化種を前記ドレイン領域の前
記所定深さまで注入する請求項１に記載の半導体デバイ
スの作成方法。 - 【請求項３】前記第１注入ステップは、前記ソース領域
の厚さ全体にわたって前記非晶質化種を注入し、前記第
２注入ステップは、前記ドレイン領域の厚さ全体にわた
って前記非晶質化種を注する請求項１に記載の半導体デ
バイスの作成方法。 - 【請求項４】前記ソース領域の全深さが前記シリコン層
の上部表面から前記絶縁層まで延びており、前記ドレイ
ン領域の全深さが前記シリコン層の上部表面から前記絶
縁層まで延びている請求項３に記載の半導体デバイスの
作成方法。 - 【請求項５】前記非晶質化種がゲルマニウム、シリコ
ン、スズ、Ｉｎ、およびＡｓの１つである、請求項１〜
４のいずれかに記載の半導体デバイスの作成方法。 - 【請求項６】前記ゲート領域の両側の前記シリコン層の
上部表面であって、前記ゲート領域の下に突出した浅い
ドープされた拡張部を形成するステップと、 前記ゲート領域の側面にスペーサを形成するステップを
含み、 前記スペーサが、前記第１及び第２注入ステップ中に前
記浅いドープされた拡張部への前記非晶質化種の注入を
阻止する請求項１に記載の半導体デバイスの作成方法。 - 【請求項７】前記ゲート領域の上にマスクを形成するス
テップをさらに含み、 前記マスクが、前記第１及び第２注入ステップ中に前記
ゲート領域への前記非晶質化種の注入を阻止する請求項
１に記載の半導体デバイスの作成方法。 - 【請求項８】ＳＯＩ構造を有する半導体デバイスであっ
て、 絶縁層と、 前記絶縁層上のシリコン層と、 前記シリコン層内のソース領域であって、所定深さまで
非晶質化されたソース領域と、 前記シリコン層内のドレイン領域であって、前記所定厚
さまで非晶質化されたドレイン領域と、 前記シリコン層内の前記ソース領域と前記ドレイン領域
の間にあるチャネル領域と、 前記シリコン層上のゲート領域とを含む半導体デバイ
ス。 - 【請求項９】前記所定深さが、前記ソース領域および前
記ドレイン領域が完全に非晶質化される深さである、請
求項８に記載の半導体デバイス。 - 【請求項１０】前記所定深さが、前記シリコン層の厚さ
全体に対応している、請求項８に記載の半導体デバイ
ス。 - 【請求項１１】前記ゲート領域の側面に配置されたスペ
ーサをさらに含んでいる、請求項８に記載の半導体デバ
イス。 - 【請求項１２】前記シリコン層の上部表面であって、前
記スペーサの下から前記ゲート領域の下に突出した浅い
ドープされた拡張部を有する、請求項１１に記載の半導
体デバイス。
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