JPH10312974A - シリコン装置にきわめて浅い接合を形成する方法 - Google Patents
シリコン装置にきわめて浅い接合を形成する方法Info
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Abstract
(57)【要約】
【課題】 通常の処理方法を使用した、好ましい性能特
性を有する極めて浅い接合（２５）を形成する。 【解決手段】 本発明は、不純物ドーパント（３８）を
実質的に純粋なゲルマニウムからなる極めて浅い領域
（３４）に限定するためにゲルマニウムとシリコンとの
間でのドーパントの差拡散係数を用い、基体上に所望の
厚さのゲルマニウムの膜層を形成するステップ（２０）
と、このゲルマニウム膜層にドーパント材料を導入する
ステップ（２２）と、このドーパント材料をゲルマニウ
ム膜層に拡散するステップ（２４）とからなり、よく制
御された厚さを有するＧｅの薄層（３４）を既知の信頼
性が高いステップを用いて形成することが可能となる。
性を有する極めて浅い接合（２５）を形成する。 【解決手段】 本発明は、不純物ドーパント（３８）を
実質的に純粋なゲルマニウムからなる極めて浅い領域
（３４）に限定するためにゲルマニウムとシリコンとの
間でのドーパントの差拡散係数を用い、基体上に所望の
厚さのゲルマニウムの膜層を形成するステップ（２０）
と、このゲルマニウム膜層にドーパント材料を導入する
ステップ（２２）と、このドーパント材料をゲルマニウ
ム膜層に拡散するステップ（２４）とからなり、よく制
御された厚さを有するＧｅの薄層（３４）を既知の信頼
性が高いステップを用いて形成することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体処理技術に関
し、より詳細には、極めて浅い接合を形成するために通
常の処理技術を使用することに関する。
し、より詳細には、極めて浅い接合を形成するために通
常の処理技術を使用することに関する。
【０００２】
【従来の技術】通常の深いサブミクロンＭＯＳＦＥＴお
よび他のシリコン装置において、チャンネル領域へのド
レイン電位の広がりは短チャンネル効果となってしま
う。ＭＯＳＦＥＴ装置に関して、理想的なＭＯＳＦＥＴ
はゼロの接合深さを有し、その結果短チャンネル挙動の
程度は最も小さい。従って、通常の深いサブミクロント
ランジスタはソース／ドレイン（Ｓ／Ｄ）接合が極めて
浅い時には理想的な性能特性に近い特性を示す。
よび他のシリコン装置において、チャンネル領域へのド
レイン電位の広がりは短チャンネル効果となってしま
う。ＭＯＳＦＥＴ装置に関して、理想的なＭＯＳＦＥＴ
はゼロの接合深さを有し、その結果短チャンネル挙動の
程度は最も小さい。従って、通常の深いサブミクロント
ランジスタはソース／ドレイン（Ｓ／Ｄ）接合が極めて
浅い時には理想的な性能特性に近い特性を示す。
【０００３】低い漏れ特性を備えた極めて浅い接合（＜
５００オングストローム）は通常の半導体処理方法でこ
れを達成することが極めて困難である。十分に浅い接合
を得るためにはプリ・アモルファス化注入、サブゲート
側壁スペーサあるいはＳ／Ｄ持ち上げ（ｅｌｅｖａｔｅ
ｄ Ｓ／Ｄ）といったより複雑な半導体処理方法を必要
とする。
５００オングストローム）は通常の半導体処理方法でこ
れを達成することが極めて困難である。十分に浅い接合
を得るためにはプリ・アモルファス化注入、サブゲート
側壁スペーサあるいはＳ／Ｄ持ち上げ（ｅｌｅｖａｔｅ
ｄ Ｓ／Ｄ）といったより複雑な半導体処理方法を必要
とする。
【０００４】半導体装置が相対比率において縮小し続け
るにつれ、接合を一層浅くする抵抗が生じている。深い
接合は好ましくない短チャンネル効果を増大させる結果
となる。また、ゲートへのＳ／Ｄの重なりは、横方向拡
散のため接合が深くなればそれだけ増加する。大きな重
なりは大きな重なり容量を生じさせてしまい、これはＭ
ＯＳ装置の固有の速度を抑制するキー寄生特性（ｋｅｙ
ｐａｒａｓｉｔｉｃｃｈａｒａｃｔｅｒｉｓｔｉｃ）
である。
るにつれ、接合を一層浅くする抵抗が生じている。深い
接合は好ましくない短チャンネル効果を増大させる結果
となる。また、ゲートへのＳ／Ｄの重なりは、横方向拡
散のため接合が深くなればそれだけ増加する。大きな重
なりは大きな重なり容量を生じさせてしまい、これはＭ
ＯＳ装置の固有の速度を抑制するキー寄生特性（ｋｅｙ
ｐａｒａｓｉｔｉｃｃｈａｒａｃｔｅｒｉｓｔｉｃ）
である。
【０００５】装置の相対比率が１つの世代から次の世代
へ変わるにつれ、大きな重なりが問題化してしまう。一
般的に、大きな重なりは固定のゲート長に対する小さな
有効長（Ｌeff ）を意味する。Ｌeff が小さい時には、
チャンネル濃度は成熟前つきぬけ（ｐｒｅ−ｍａｔｕｒ
ｅ ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）を回避するためおよ
びドレイン誘引バリア低下（ＤＩＢＬ）効果を軽減する
ために大きくされなければならない。チャンネル濃度が
大きくなるにつれ、幾つかの有害な効果が生じてしま
う。これらは、チャンネル移動度がトランジスタのゲイ
ンを劣化および低下すること、接合の容量がスイッチン
グ速度を増減すること、接合の降伏電圧が減少するこ
と、体効果が増大すること、並びにスレッショルド電圧
の温度係数が増加することを含む。これらの因子の全て
はＬeff が増大するにつれて改善し、チャンネル濃度は
一定の物理的ゲート長に対して減少する。
へ変わるにつれ、大きな重なりが問題化してしまう。一
般的に、大きな重なりは固定のゲート長に対する小さな
有効長（Ｌeff ）を意味する。Ｌeff が小さい時には、
チャンネル濃度は成熟前つきぬけ（ｐｒｅ−ｍａｔｕｒ
ｅ ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）を回避するためおよ
びドレイン誘引バリア低下（ＤＩＢＬ）効果を軽減する
ために大きくされなければならない。チャンネル濃度が
大きくなるにつれ、幾つかの有害な効果が生じてしま
う。これらは、チャンネル移動度がトランジスタのゲイ
ンを劣化および低下すること、接合の容量がスイッチン
グ速度を増減すること、接合の降伏電圧が減少するこ
と、体効果が増大すること、並びにスレッショルド電圧
の温度係数が増加することを含む。これらの因子の全て
はＬeff が増大するにつれて改善し、チャンネル濃度は
一定の物理的ゲート長に対して減少する。
【０００６】接合がより浅くなるにつれ、横方向拡散が
減少するためにＬeff は低下してしまう（これは接合の
深さに直接依存する）。従って、浅い接合が深いサブミ
クロンＭＯＳ装置に対して大きく望まれる。バイポーラ
装置のための浅いエミッタおよびベースの必要性に対し
ても同様のことをいうことができる。
減少するためにＬeff は低下してしまう（これは接合の
深さに直接依存する）。従って、浅い接合が深いサブミ
クロンＭＯＳ装置に対して大きく望まれる。バイポーラ
装置のための浅いエミッタおよびベースの必要性に対し
ても同様のことをいうことができる。
【０００７】信頼性の配慮に関し、浅い接合から生じる
低いチャンネル濃度は、また、ゲート誘引ドレイン漏れ
（ＧＩＤＬ）およびドレインでの最大電界（Ｅmax ）を
減少するようにも働く。Ｅmax を減少すると、チャンネ
ルホットキャリア（ＣＨＣ）劣化イミュニティ（ｉｍｍ
ｕｎｉｔｙ）が向上する。
低いチャンネル濃度は、また、ゲート誘引ドレイン漏れ
（ＧＩＤＬ）およびドレインでの最大電界（Ｅmax ）を
減少するようにも働く。Ｅmax を減少すると、チャンネ
ルホットキャリア（ＣＨＣ）劣化イミュニティ（ｉｍｍ
ｕｎｉｔｙ）が向上する。
【０００８】プリ・アモルファス化注入、注入マスキン
グ層並びに誘電体、金属およびケイ化物からの外部拡散
（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）と共にイオン注入を使
用する現在の技術では高い濃度の浅いＰ−Ｎ接合を形成
することは容易にはなし得ない。プリ・アモルファス化
注入はイオンチャンネル化を排除してばらつきを減少す
るが、過渡的な増強拡散および注入テールをなくするこ
とはできない。外部拡散方法は高いドーパント濃度を十
分に得ることはできず、あるいは均一ではなく、漏れ易
い接合を形成してしまう。
グ層並びに誘電体、金属およびケイ化物からの外部拡散
（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）と共にイオン注入を使
用する現在の技術では高い濃度の浅いＰ−Ｎ接合を形成
することは容易にはなし得ない。プリ・アモルファス化
注入はイオンチャンネル化を排除してばらつきを減少す
るが、過渡的な増強拡散および注入テールをなくするこ
とはできない。外部拡散方法は高いドーパント濃度を十
分に得ることはできず、あるいは均一ではなく、漏れ易
い接合を形成してしまう。
【０００９】極めて浅い接合を形成する実現可能な方法
を見い出し、付随した問題点およびそれに関連した制限
に取り組む努力に対してより大きな注意が払われてき
た。ホウ素（Ｂ）、ＢＦ2 、燐（Ｐ）および砒素（Ａ
ｓ）が十分に浅い接合を形成するためにＴｉＳｉ2 から
はドライブされ得ないことが見い出されている。厚さ
（ｘ）の非均一性およびゲート近くまで薄くなることが
「ドライブアウト」を実現不可能にする。Ｓｉへの直接
注入に対して、注入ダメージ（Ｂを除く）は約９００゜
Ｃを越えない温度では効果的には焼きなましされ得な
い。従って、シリコンに注入するものが必要で、これが
濃度についての固有の制限である。この結果、接合後ケ
イ化物化が０．５μｍ技術ノード以下では行われ得ない
ことが示された。
を見い出し、付随した問題点およびそれに関連した制限
に取り組む努力に対してより大きな注意が払われてき
た。ホウ素（Ｂ）、ＢＦ2 、燐（Ｐ）および砒素（Ａ
ｓ）が十分に浅い接合を形成するためにＴｉＳｉ2 から
はドライブされ得ないことが見い出されている。厚さ
（ｘ）の非均一性およびゲート近くまで薄くなることが
「ドライブアウト」を実現不可能にする。Ｓｉへの直接
注入に対して、注入ダメージ（Ｂを除く）は約９００゜
Ｃを越えない温度では効果的には焼きなましされ得な
い。従って、シリコンに注入するものが必要で、これが
濃度についての固有の制限である。この結果、接合後ケ
イ化物化が０．５μｍ技術ノード以下では行われ得ない
ことが示された。
【００１０】また、５５０゜Ｃで３０分の間固体相エピ
タキシ（ＳＰＥ）を行うことによってアモルファス領域
を再結晶化することができるが、より高い温度がフッ素
（Ｆ）注入サンプルのために必要である（ＦがＳＰＥを
抑制するため）ことも見い出されている。Ｆが結晶欠陥
と結合してＳＰＥおよびＢ活性化を遅らせるためにＦは
ＳＰＥを抑制する。接合厚さｘj が１．３５ＫｅＶのＢ
注入および１０５０゜Ｃで１０秒間の急速熱焼きなまし
によって活性化される時の６ＫｅＶのＢＦ2 に対しては
ほぼ０．１１μであることが見い出された。ｘj は２７
ＫｅＶのゲルマニウム（Ｇｅ）プリ・アモルファス化基
体と共に使用される時にはほぼ０．０７５μである。６
００゜Ｃ程の低い温度での急速熱焼きなましに対して完
全な活性化が２７ＫｅＶのＧｅで認められた。欠陥除去
のための温度は活性化のための温度よりも常に高い。
タキシ（ＳＰＥ）を行うことによってアモルファス領域
を再結晶化することができるが、より高い温度がフッ素
（Ｆ）注入サンプルのために必要である（ＦがＳＰＥを
抑制するため）ことも見い出されている。Ｆが結晶欠陥
と結合してＳＰＥおよびＢ活性化を遅らせるためにＦは
ＳＰＥを抑制する。接合厚さｘj が１．３５ＫｅＶのＢ
注入および１０５０゜Ｃで１０秒間の急速熱焼きなまし
によって活性化される時の６ＫｅＶのＢＦ2 に対しては
ほぼ０．１１μであることが見い出された。ｘj は２７
ＫｅＶのゲルマニウム（Ｇｅ）プリ・アモルファス化基
体と共に使用される時にはほぼ０．０７５μである。６
００゜Ｃ程の低い温度での急速熱焼きなましに対して完
全な活性化が２７ＫｅＶのＧｅで認められた。欠陥除去
のための温度は活性化のための温度よりも常に高い。
【００１１】更に、８００゜Ｃで１０秒間の急速熱焼き
なましを用いるＣｏＳｉ2 からの外部拡散が９００゜Ｃ
でのＮ+ およびＰ+ 接合に対してそれぞれ８ｎｍおよび
２３ｎｍのｘj を作り、その際に接合がＳｉ／ケイ化物
接触面と一致することが見い出された。５００゜Ｃの焼
きなましは全てのエネルギーに対して漏れを減少する。
Ｐ+ −Ｐ接合に対して、より低いエネルギーはより高い
焼きなまし温度を必要とする。ＢＦ2 からのＦは欠陥が
あればそれを不動態化するように働く。Ｎ+ −Ｐ接合に
対して、ケイ化物のアグロメレーションのために１５Ｋ
ｅＶでは漏れが１０倍となり、これは接合を妨げるよう
に働く。低いエネルギーのＡｓは焼きなましをより困難
とする（Ａｓ拡散が殆ど全体的に結晶粒界に及び、制限
されたソース濃度のために高い濃度を得ることができな
いため）ことが見い出された。更にまた、Ｆ不動態化は
存在せず、アグロメレーションがあればそれはＡｓに対
してより大きな効果を有する。
なましを用いるＣｏＳｉ2 からの外部拡散が９００゜Ｃ
でのＮ+ およびＰ+ 接合に対してそれぞれ８ｎｍおよび
２３ｎｍのｘj を作り、その際に接合がＳｉ／ケイ化物
接触面と一致することが見い出された。５００゜Ｃの焼
きなましは全てのエネルギーに対して漏れを減少する。
Ｐ+ −Ｐ接合に対して、より低いエネルギーはより高い
焼きなまし温度を必要とする。ＢＦ2 からのＦは欠陥が
あればそれを不動態化するように働く。Ｎ+ −Ｐ接合に
対して、ケイ化物のアグロメレーションのために１５Ｋ
ｅＶでは漏れが１０倍となり、これは接合を妨げるよう
に働く。低いエネルギーのＡｓは焼きなましをより困難
とする（Ａｓ拡散が殆ど全体的に結晶粒界に及び、制限
されたソース濃度のために高い濃度を得ることができな
いため）ことが見い出された。更にまた、Ｆ不動態化は
存在せず、アグロメレーションがあればそれはＡｓに対
してより大きな効果を有する。
【００１２】ＣｏＳｉ2 外部拡散から作られるＰ+ ／接
合での漏れ電流に対する活性化エネルギー（Ｅa ）は８
００゜Ｃで１０秒間の急速熱焼きなましを用いた場合に
１．０ｅｖとなるのに比較し、６００゜Ｃで１０秒間の
急速熱焼きなましを用いるとほぼ０．６４ｅｖである。
これは、漏れが生じ易い接合を回避するために最低８０
０゜ＣでＳｉの浅い接合を焼きなましする必要があるこ
とを意味する。
合での漏れ電流に対する活性化エネルギー（Ｅa ）は８
００゜Ｃで１０秒間の急速熱焼きなましを用いた場合に
１．０ｅｖとなるのに比較し、６００゜Ｃで１０秒間の
急速熱焼きなましを用いるとほぼ０．６４ｅｖである。
これは、漏れが生じ易い接合を回避するために最低８０
０゜ＣでＳｉの浅い接合を焼きなましする必要があるこ
とを意味する。
【００１３】以上は現在の技術水準で達成可能な最も浅
い接合並びに関連した問題点および制限の幾つかを記載
する。通常の処理方法を使用した、好ましい性能特性を
有する極めて浅い接合を形成する方法が従来技術には欠
如している。
い接合並びに関連した問題点および制限の幾つかを記載
する。通常の処理方法を使用した、好ましい性能特性を
有する極めて浅い接合を形成する方法が従来技術には欠
如している。
【００１４】
【発明が解決しようとする課題】従って、発明が解決し
ようとする課題は、通常の処理方法を使用した、好まし
い性能特性を有する極めて浅い接合を形成する方法を与
えることにある。
ようとする課題は、通常の処理方法を使用した、好まし
い性能特性を有する極めて浅い接合を形成する方法を与
えることにある。
【００１５】
【課題を解決するための手段】極めて浅い接合を形成す
る本発明による処理方法は、シリコンのような第１の基
体材料に比べて異なった拡散係数のゲルマニウムのよう
な不純物ドーパントを第２の材料として用い、実質的に
純粋な第２の材料から作られる極めて浅い領域にドーパ
ントを制限する。本発明の処理方法は通常の手段により
よく制御された厚さを有するゲルマニウムのようなある
材料の薄層を作る既知の信頼性あるプロセスであるとい
った長所を有する。本発明の処理方法は証明されかつよ
く確立された装置構成と通常の集積回路プロセスステッ
プとを使用する。基本的に、本発明は装置構成とは無関
係である。それは浅い接合が有利であるようなＳｉ装置
に適用可能である。更に、本発明の処理方法は比較的に
単純であり、比較的に低温で達成されることができ、こ
れは深いサブミクロン技術と共に使用するために好まし
い。
る本発明による処理方法は、シリコンのような第１の基
体材料に比べて異なった拡散係数のゲルマニウムのよう
な不純物ドーパントを第２の材料として用い、実質的に
純粋な第２の材料から作られる極めて浅い領域にドーパ
ントを制限する。本発明の処理方法は通常の手段により
よく制御された厚さを有するゲルマニウムのようなある
材料の薄層を作る既知の信頼性あるプロセスであるとい
った長所を有する。本発明の処理方法は証明されかつよ
く確立された装置構成と通常の集積回路プロセスステッ
プとを使用する。基本的に、本発明は装置構成とは無関
係である。それは浅い接合が有利であるようなＳｉ装置
に適用可能である。更に、本発明の処理方法は比較的に
単純であり、比較的に低温で達成されることができ、こ
れは深いサブミクロン技術と共に使用するために好まし
い。
【００１６】一般的に、本発明は第１の材料に所望のド
ーパント形式の浅い接合を形成する方法であり、これ
は、この第１の材料で形成された基体上に第２の材料の
膜層を形成するステップと、上記第１の材料よりも上記
第２の材料での拡散係数が大きいドーパント材料を上記
第２の材料の膜層に導入するステップと、このドーパン
ト材料を上記第２の材料の膜層に拡散するステップとを
具備する。
ーパント形式の浅い接合を形成する方法であり、これ
は、この第１の材料で形成された基体上に第２の材料の
膜層を形成するステップと、上記第１の材料よりも上記
第２の材料での拡散係数が大きいドーパント材料を上記
第２の材料の膜層に導入するステップと、このドーパン
ト材料を上記第２の材料の膜層に拡散するステップとを
具備する。
【００１７】更に、本発明は、上記第１の材料よりも上
記第２の材料での拡散係数が大きい第２のドーパント材
料を第２の材料の膜層に導入するステップと、この第２
のドーパント材料を上記第２の材料の膜層に拡散するス
テップとを更に具備した上述のような方法を含んでい
る。
記第２の材料での拡散係数が大きい第２のドーパント材
料を第２の材料の膜層に導入するステップと、この第２
のドーパント材料を上記第２の材料の膜層に拡散するス
テップとを更に具備した上述のような方法を含んでい
る。
【００１８】実質的に純粋な上記第２の材料の膜層を形
成するに当り、最初に、第２の材料が第１および第２の
材料の合金を形成するように上記第１の材料の基体に注
入される。次いで、この合金は上記第１の材料の上に上
記第２の材料の実質的に純粋な層を形成するように酸化
され、その際に上記第２の材料の層の上に酸化物層を同
時に形成する。次いで、この酸化物層は上記実質的に純
粋な第２の材料の層を露出するように除去される。
成するに当り、最初に、第２の材料が第１および第２の
材料の合金を形成するように上記第１の材料の基体に注
入される。次いで、この合金は上記第１の材料の上に上
記第２の材料の実質的に純粋な層を形成するように酸化
され、その際に上記第２の材料の層の上に酸化物層を同
時に形成する。次いで、この酸化物層は上記実質的に純
粋な第２の材料の層を露出するように除去される。
【００１９】詳細には、シリコンの基体に浅い接合を形
成する本発明の処理方法は、上記基体上に所望の厚さの
ゲルマニウムの膜層を形成するステップと、ドーパント
材料を上記ゲルマニウムの膜層に導入するステップと、
このドーパント材料を上記ゲルマニウムの膜層に拡散す
るステップとを含む。
成する本発明の処理方法は、上記基体上に所望の厚さの
ゲルマニウムの膜層を形成するステップと、ドーパント
材料を上記ゲルマニウムの膜層に導入するステップと、
このドーパント材料を上記ゲルマニウムの膜層に拡散す
るステップとを含む。
【００２０】より詳細には、ゲルマニウムの膜層を形成
する上記ステップは、シリコンおよびゲルマニウム合金
を形成するようにゲルマニウムを上記シリコンの基体に
注入するステップと、上記シリコンの基体の上に実質的
に純粋なゲルマニウム層を形成しかつ上記ゲルマニウム
層の上に酸化物層を形成するように上記シリコン・ゲル
マニウム合金を酸化するステップと、上記ゲルマニウム
層を露出するように上記酸化物層を除去するステップと
を更に含むことができる。
する上記ステップは、シリコンおよびゲルマニウム合金
を形成するようにゲルマニウムを上記シリコンの基体に
注入するステップと、上記シリコンの基体の上に実質的
に純粋なゲルマニウム層を形成しかつ上記ゲルマニウム
層の上に酸化物層を形成するように上記シリコン・ゲル
マニウム合金を酸化するステップと、上記ゲルマニウム
層を露出するように上記酸化物層を除去するステップと
を更に含むことができる。
【００２１】本発明の主たる目的は、既知の半導体処理
方法および手法を用いて浅い接合の製造法を与えること
である。
方法および手法を用いて浅い接合の製造法を与えること
である。
【００２２】本発明およびその範囲のより完全な理解は
添付図面、現在好適な実施例の以下の詳細な記載および
特許請求の範囲から得られることができる。
添付図面、現在好適な実施例の以下の詳細な記載および
特許請求の範囲から得られることができる。
【００２３】
【発明の実施の形態】最初に図１を参照すれば、そこに
は本発明の方法を含む基本的なステップが示されてい
る。これらステップには、典型的にはシリコン（Ｓｉ）
である第１の材料から作られた基体上の適切な位置に所
望の厚さの第２の材料の膜層を形成するステップ２０
と、この第２の材料の膜層２２に所望の不純物すなわち
ドーパントを導入するステップ２２と、第２の材料の膜
層を通して所望の程度までドーパントを拡散して接合を
形成するステップ２４が含まれている。この第２の材料
は、ドーパントが第１の材料よりも第２の材料でより大
きな拡散係数を有し、従って拡散時に第２の材料の層に
ドーパント材料を限定するように選択される。このよう
にして極めて浅い接合２５が形成される（図４参照）。
また、ドーパント材料は、後に説明するように第１の材
料よりも第２の材料でより大きな差活性化パーセンテー
ジを有し、そのため適切な温度の焼きなましの際に、ド
ーパントは第２の材料で活性化され、基体材料では活性
化されないようになる。１つ以上のドーパントが第２の
材料に導入され、適切に拡散あるいは活性化されること
ができる。
は本発明の方法を含む基本的なステップが示されてい
る。これらステップには、典型的にはシリコン（Ｓｉ）
である第１の材料から作られた基体上の適切な位置に所
望の厚さの第２の材料の膜層を形成するステップ２０
と、この第２の材料の膜層２２に所望の不純物すなわち
ドーパントを導入するステップ２２と、第２の材料の膜
層を通して所望の程度までドーパントを拡散して接合を
形成するステップ２４が含まれている。この第２の材料
は、ドーパントが第１の材料よりも第２の材料でより大
きな拡散係数を有し、従って拡散時に第２の材料の層に
ドーパント材料を限定するように選択される。このよう
にして極めて浅い接合２５が形成される（図４参照）。
また、ドーパント材料は、後に説明するように第１の材
料よりも第２の材料でより大きな差活性化パーセンテー
ジを有し、そのため適切な温度の焼きなましの際に、ド
ーパントは第２の材料で活性化され、基体材料では活性
化されないようになる。１つ以上のドーパントが第２の
材料に導入され、適切に拡散あるいは活性化されること
ができる。
【００２４】本発明は集積回路を製造するために使用さ
れる種々の材料で実施化され得るが、記載を容易にする
ため、以下の例で、第２の材料としてゲルマニウムが、
第１の材料としてシリコンが使用される。以下に与えら
れる例で幾つかの異なったドーパント材料が使用され
る。
れる種々の材料で実施化され得るが、記載を容易にする
ため、以下の例で、第２の材料としてゲルマニウムが、
第１の材料としてシリコンが使用される。以下に与えら
れる例で幾つかの異なったドーパント材料が使用され
る。
【００２５】より詳細には、上記のステップは、典型的
にはシリコン（Ｓｉ）である基体上の適切な位置に所望
の厚さのゲルマニウム（Ｇｅ）の膜層を形成するステッ
プと、このＧｅ膜層に所望の不純物すなわちドーパント
を導入するステップと、このＧｅ膜層を通して所望の程
度までドーパントを拡散し、接合を形成するステップと
を含む。
にはシリコン（Ｓｉ）である基体上の適切な位置に所望
の厚さのゲルマニウム（Ｇｅ）の膜層を形成するステッ
プと、このＧｅ膜層に所望の不純物すなわちドーパント
を導入するステップと、このＧｅ膜層を通して所望の程
度までドーパントを拡散し、接合を形成するステップと
を含む。
【００２６】本発明の方法の根底にある原理は、半導体
技術で使用される殆どの既知のドーパントがシリコンを
通して拡散するよりもより高速でＧｅを通して拡散する
ということである。この原理は、Ｇｅでの標準的なドー
パントの拡散特性が後に述べるように典型的には既知で
あり、かつＧｅ層の厚さが既知の集積回路処理技術によ
りしっかりと制御されることができるという事実に結び
付き、この結果所望の性能特性を有する極めて浅い接合
を形成することができるようになる。すなわち、Ｇｅお
よびシリコンでのドーパントの差拡散速度に基づいて、
ドーパントは比較的に低温でＧｅ層および基体の接触面
に拡散されることができ、その際にドーパントは境界を
通って基体へは殆ど拡散しない。それにより、電気的に
活性のドーパントはＧｅ膜だけに実質的に限定される。
従って、このプロセスは、深いサブミクロンＭＯＳある
いは他の装置を製造するために必要な比較的に低温で既
知の集積回路処理技術を用いて極めて浅くかつよく定め
られた接合を形成するために使用され得る。
技術で使用される殆どの既知のドーパントがシリコンを
通して拡散するよりもより高速でＧｅを通して拡散する
ということである。この原理は、Ｇｅでの標準的なドー
パントの拡散特性が後に述べるように典型的には既知で
あり、かつＧｅ層の厚さが既知の集積回路処理技術によ
りしっかりと制御されることができるという事実に結び
付き、この結果所望の性能特性を有する極めて浅い接合
を形成することができるようになる。すなわち、Ｇｅお
よびシリコンでのドーパントの差拡散速度に基づいて、
ドーパントは比較的に低温でＧｅ層および基体の接触面
に拡散されることができ、その際にドーパントは境界を
通って基体へは殆ど拡散しない。それにより、電気的に
活性のドーパントはＧｅ膜だけに実質的に限定される。
従って、このプロセスは、深いサブミクロンＭＯＳある
いは他の装置を製造するために必要な比較的に低温で既
知の集積回路処理技術を用いて極めて浅くかつよく定め
られた接合を形成するために使用され得る。
【００２７】基体上での所望の厚さのＧｅ層の形成に関
して、図２の図式的に示されているような好適な方法
は、Ｓｉx Ｇｅ1-x によって一般的に表される合金を形
成するように例えば５０原子パーセントのようなＳｉで
のＧｅのある割合を有する基体を準備することを必要と
する。このＳｉx Ｇｅ1-x 合金は既知の方法、例えば図
２ａに示されているようなＳｉ基体２８へのＧｅ２６の
注入、被制御エピタキシャル化学的蒸着あるいは超高真
空化学的蒸着（ＵＨＶＣＶＤ）によって得られることが
できる。阻止酸化物３０はＳｉx Ｇｅ1-x 合金の形成位
置を制御すなわちパターン化するために使用され得る。
して、図２の図式的に示されているような好適な方法
は、Ｓｉx Ｇｅ1-x によって一般的に表される合金を形
成するように例えば５０原子パーセントのようなＳｉで
のＧｅのある割合を有する基体を準備することを必要と
する。このＳｉx Ｇｅ1-x 合金は既知の方法、例えば図
２ａに示されているようなＳｉ基体２８へのＧｅ２６の
注入、被制御エピタキシャル化学的蒸着あるいは超高真
空化学的蒸着（ＵＨＶＣＶＤ）によって得られることが
できる。阻止酸化物３０はＳｉx Ｇｅ1-x 合金の形成位
置を制御すなわちパターン化するために使用され得る。
【００２８】図２ｂに示されるように、Ｓｉx Ｇｅ1-x
合金が形成された後に、所望の厚さのＧｅ層がその後Ｓ
ｉx Ｇｅ1-x 合金を酸化することによって形成され、そ
の際に図２ｃに示されるようによく制御された厚さのＧ
ｅの本質的に純粋な層３４が作られる。この酸化ステッ
プの間に、酸化物（ＳｉＯ2 ）の層３６が、下のＳｉ x
Ｇｅ1-x 合金３２内でＧｅを実質的に妨げずにＳｉx Ｇ
ｅ1-x 合金３２のＳｉを消耗することによって形成さ
れ、それによって本質的に純粋なＧｅの薄層３４が形成
される。好ましくは、この酸化ステップはほぼ１０００
゜Ｃの温度での上記酸化ステップ（急速な酸化物成長を
促進するため）である。生じたＧｅが十分に薄い限り、
それが塑性変形によって緩んでＳｉx Ｇｅ1-x とＧｅと
の間の接触面でスレッディング転位（ｔｈｒｅａｄｉｎ
ｇ ｄｉｓｌｏｃａｔｉｏｎ）を生じさせない。達成可
能なＧｅ膜の厚さはほぼ５から５０ナノメータの深さの
範囲である。
合金が形成された後に、所望の厚さのＧｅ層がその後Ｓ
ｉx Ｇｅ1-x 合金を酸化することによって形成され、そ
の際に図２ｃに示されるようによく制御された厚さのＧ
ｅの本質的に純粋な層３４が作られる。この酸化ステッ
プの間に、酸化物（ＳｉＯ2 ）の層３６が、下のＳｉ x
Ｇｅ1-x 合金３２内でＧｅを実質的に妨げずにＳｉx Ｇ
ｅ1-x 合金３２のＳｉを消耗することによって形成さ
れ、それによって本質的に純粋なＧｅの薄層３４が形成
される。好ましくは、この酸化ステップはほぼ１０００
゜Ｃの温度での上記酸化ステップ（急速な酸化物成長を
促進するため）である。生じたＧｅが十分に薄い限り、
それが塑性変形によって緩んでＳｉx Ｇｅ1-x とＧｅと
の間の接触面でスレッディング転位（ｔｈｒｅａｄｉｎ
ｇ ｄｉｓｌｏｃａｔｉｏｎ）を生じさせない。達成可
能なＧｅ膜の厚さはほぼ５から５０ナノメータの深さの
範囲である。
【００２９】Ｇｅ膜３４の生じた厚さは１０００゜Ｃで
の酸化時間および下の基体２８内のＧｅのパーセントに
比例し、これは厚さの正確な制御を可能とする。例え
ば、下の層２８での上で与えられたＧｅの５０原子パー
セントでは、蒸気酸化が１０００゜Ｃでほぼ５、１０、
２０および３０分の間行われた場合に、酸化物層３６は
それぞれほぼ２５０オングストローム、７５０オングス
トローム、１１００オングストロームおよび１６００オ
ングストロームの厚さで形成される。同時に、実質的に
純粋なＧｅの対応する層３４がそれぞれ５５オングスト
ローム、１００オングストローム、１７０オングストロ
ームおよび２３０オングストロームの厚さで酸化物層３
６の下方に形成される。Ｇｅ膜層３４の厚さは極めて高
精度で制御されることができる。典型的に、Ｇｅ層を形
成するこのプロセスはほぼ±５オングストロームまで制
御され得る。一旦所望の厚さのＧｅ層３４が形成された
ら、酸化物層３６は阻止酸化物３０と共に図２ｄに示さ
れるように新たに形成されたＧｅ層３４を露出するよう
にフッ化水素酸（ＨＦ）浴により既知の態様で除去され
る。上述の注入／Ｇｅ層形成はこの方法によりＧｅを選
択された領域に制限するのがより容易であるために好ま
しい。更に、純度および一般的なエピタキシャル品位は
より良好となり、接触面がより清浄となり、接合の深さ
は浅いレベルでより容易に制御される。
の酸化時間および下の基体２８内のＧｅのパーセントに
比例し、これは厚さの正確な制御を可能とする。例え
ば、下の層２８での上で与えられたＧｅの５０原子パー
セントでは、蒸気酸化が１０００゜Ｃでほぼ５、１０、
２０および３０分の間行われた場合に、酸化物層３６は
それぞれほぼ２５０オングストローム、７５０オングス
トローム、１１００オングストロームおよび１６００オ
ングストロームの厚さで形成される。同時に、実質的に
純粋なＧｅの対応する層３４がそれぞれ５５オングスト
ローム、１００オングストローム、１７０オングストロ
ームおよび２３０オングストロームの厚さで酸化物層３
６の下方に形成される。Ｇｅ膜層３４の厚さは極めて高
精度で制御されることができる。典型的に、Ｇｅ層を形
成するこのプロセスはほぼ±５オングストロームまで制
御され得る。一旦所望の厚さのＧｅ層３４が形成された
ら、酸化物層３６は阻止酸化物３０と共に図２ｄに示さ
れるように新たに形成されたＧｅ層３４を露出するよう
にフッ化水素酸（ＨＦ）浴により既知の態様で除去され
る。上述の注入／Ｇｅ層形成はこの方法によりＧｅを選
択された領域に制限するのがより容易であるために好ま
しい。更に、純度および一般的なエピタキシャル品位は
より良好となり、接触面がより清浄となり、接合の深さ
は浅いレベルでより容易に制御される。
【００３０】所望の厚さのこのＧｅ膜層を形成する他の
方法も本発明にとって適切である。プラズマ増強化学的
蒸着（ＰＥＣＶＤ）システムを用いて、あるいはプラズ
マ環境に関連した熱分解（ｐｙｒｏｌｙｔｉｃ ｄｅｃ
ｏｍｐｏｓｉｔｉｏｎ）によりもしくは別態様として低
圧化学的蒸着（ＬＰＣＶＤ）を用いることにより、アモ
ルファスＧｅがＳｉ基体上に形成されることができる。
これらのプロセスを用いてＳｉ基体上にＧｅを形成する
ことは当該工業分野で既知である。
方法も本発明にとって適切である。プラズマ増強化学的
蒸着（ＰＥＣＶＤ）システムを用いて、あるいはプラズ
マ環境に関連した熱分解（ｐｙｒｏｌｙｔｉｃ ｄｅｃ
ｏｍｐｏｓｉｔｉｏｎ）によりもしくは別態様として低
圧化学的蒸着（ＬＰＣＶＤ）を用いることにより、アモ
ルファスＧｅがＳｉ基体上に形成されることができる。
これらのプロセスを用いてＳｉ基体上にＧｅを形成する
ことは当該工業分野で既知である。
【００３１】生じたＧｅ膜は、これら方法のいずれかに
より形成されたならば、好ましくは、より効果的な後の
処理のためにアモルファス形態のままで残される。別態
様として、アモルファスＧｅは多結晶性Ｇｅを形成する
ために４００から１８００秒の間６００゜Ｃで既知のプ
ロセスにより焼きなましされることができる。結晶性Ｇ
ｅを用いる欠点は、ＳｉおよびＧｅ間の格子不整（約４
％）のため欠陥（転位）を受けることである。これらの
欠陥は漏れ易い接合を生じさせてしまう。それにも拘ら
ず、ある応用は単結晶基体材料を必要としない。
より形成されたならば、好ましくは、より効果的な後の
処理のためにアモルファス形態のままで残される。別態
様として、アモルファスＧｅは多結晶性Ｇｅを形成する
ために４００から１８００秒の間６００゜Ｃで既知のプ
ロセスにより焼きなましされることができる。結晶性Ｇ
ｅを用いる欠点は、ＳｉおよびＧｅ間の格子不整（約４
％）のため欠陥（転位）を受けることである。これらの
欠陥は漏れ易い接合を生じさせてしまう。それにも拘ら
ず、ある応用は単結晶基体材料を必要としない。
【００３２】一旦実質的に純粋なＧｅ膜３４が形成され
ると、イオン注入あるいは他の手段により図３に示され
るようにホウ素（Ｂ）のような不純物すなわちドーパン
ト３８が導入される。従って、選択した不純物ドーパン
ト３８は露出したＧｅ層に注入され、典型的には図３に
示されるようにＧｅ層３４の頂部部分に実質的に蓄積す
る。注入ステップの前に、あるいはエピタキシャルＳｉ
x Ｇｅ1-x の場合に対してＧｅ層が形成された後にＧｅ
層はパターン化されることができる。後者の場合に、過
剰のＧｅはＨ2 Ｏ2 あるいは他のエッチング液によりエ
ッチングして取り除かれることができる。従って、ダイ
オード領域が通常の方法によって定められ得る。阻止酸
化物４０がドーパントに対して露出されなければならな
い領域のパターン化を行わせるものとして図３および図
４に示されている。
ると、イオン注入あるいは他の手段により図３に示され
るようにホウ素（Ｂ）のような不純物すなわちドーパン
ト３８が導入される。従って、選択した不純物ドーパン
ト３８は露出したＧｅ層に注入され、典型的には図３に
示されるようにＧｅ層３４の頂部部分に実質的に蓄積す
る。注入ステップの前に、あるいはエピタキシャルＳｉ
x Ｇｅ1-x の場合に対してＧｅ層が形成された後にＧｅ
層はパターン化されることができる。後者の場合に、過
剰のＧｅはＨ2 Ｏ2 あるいは他のエッチング液によりエ
ッチングして取り除かれることができる。従って、ダイ
オード領域が通常の方法によって定められ得る。阻止酸
化物４０がドーパントに対して露出されなければならな
い領域のパターン化を行わせるものとして図３および図
４に示されている。
【００３３】ドーパントは自然位被ドープポリシリコン
あるいはポリゲルマニウム源からまたは適当な注入およ
び焼きなましステップによってドーピングされたポリシ
リコン膜から導入されることができる。ドーパントを導
入するための自然位被ドープポリゲルマニウムの使用は
低温（例えばほぼ４００゜Ｃ）の適応にとって好まし
い。しかしながら、ポリシリコンはより高温（例えば≧
６００゜Ｃ）での使用に向いている。両プロセスはドー
パントを活性化するために被注入膜のための高温フラッ
シュ焼きなまし（例えば≧９００゜Ｃ）を必要とするこ
とになろう。従って、ドーパントが被注入多結晶源から
拡散される時には極めて浅い接合が達成可能であるが、
これは低温では達成されない。ドーパント３８をＧｅ層
３４に導入する方法は本発明にとって二次的なものであ
る。ドーパントをＧｅ膜に十分なレベルで導入する任意
の既知の方法が使用可能である。
あるいはポリゲルマニウム源からまたは適当な注入およ
び焼きなましステップによってドーピングされたポリシ
リコン膜から導入されることができる。ドーパントを導
入するための自然位被ドープポリゲルマニウムの使用は
低温（例えばほぼ４００゜Ｃ）の適応にとって好まし
い。しかしながら、ポリシリコンはより高温（例えば≧
６００゜Ｃ）での使用に向いている。両プロセスはドー
パントを活性化するために被注入膜のための高温フラッ
シュ焼きなまし（例えば≧９００゜Ｃ）を必要とするこ
とになろう。従って、ドーパントが被注入多結晶源から
拡散される時には極めて浅い接合が達成可能であるが、
これは低温では達成されない。ドーパント３８をＧｅ層
３４に導入する方法は本発明にとって二次的なものであ
る。ドーパントをＧｅ膜に十分なレベルで導入する任意
の既知の方法が使用可能である。
【００３４】次に、ドーパント材料がＧｅ膜層３４内で
電気的に活性化になるようにするため、図４に示される
ようにドーパントが焼きなましステップにより活性化さ
れるかあるいは拡散される。Ｇｅ内の多くの不純物の活
性化温度がＳｉ内での同一のドーパントに対する活性化
温度に比較して極めて低いために、被ドープ基体は例え
ば５００゜Ｃのような低温で焼きなましされる。この焼
きなましステップの結果、不純物３８は実質的に純粋な
Ｇｅ膜３４内で活性化するが、下方のＳｉ―Ｇｅ基体３
２内では顕著には活性化しない。従って、電気的に活性
の領域がＧｅ膜のみに限定される。この態様で、Ｇｅ膜
層３４の厚さによって定められた接合厚さｘj を有する
Ｐ+ −Ｎ接合２５を形成することができる。
電気的に活性化になるようにするため、図４に示される
ようにドーパントが焼きなましステップにより活性化さ
れるかあるいは拡散される。Ｇｅ内の多くの不純物の活
性化温度がＳｉ内での同一のドーパントに対する活性化
温度に比較して極めて低いために、被ドープ基体は例え
ば５００゜Ｃのような低温で焼きなましされる。この焼
きなましステップの結果、不純物３８は実質的に純粋な
Ｇｅ膜３４内で活性化するが、下方のＳｉ―Ｇｅ基体３
２内では顕著には活性化しない。従って、電気的に活性
の領域がＧｅ膜のみに限定される。この態様で、Ｇｅ膜
層３４の厚さによって定められた接合厚さｘj を有する
Ｐ+ −Ｎ接合２５を形成することができる。
【００３５】Ｅ．Ｇｕｅｒｒｅｒｏ等著「電気化学学会
誌（Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉ
ｅｔｙ）１２９，１８２６（１９８２年）」で、シリコ
ン内での砒素（Ａｓ）の近似的最大濃度（固体溶解度）
が次式で表されることが確立された。
誌（Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉ
ｅｔｙ）１２９，１８２６（１９８２年）」で、シリコ
ン内での砒素（Ａｓ）の近似的最大濃度（固体溶解度）
が次式で表されることが確立された。
【００３６】
【数１】
【００３７】これは７００〜１０００゜Ｃで実験的に立
証された。より低い温度で有効となるようなモデルを想
定すると、５００゜ＣでのＣmax はほぼ２Ｅ１９ｃｍ-3
となり、４００゜Ｃではほぼ７．８Ｅ１８ｃｍ-3とな
る。
証された。より低い温度で有効となるようなモデルを想
定すると、５００゜ＣでのＣmax はほぼ２Ｅ１９ｃｍ-3
となり、４００゜Ｃではほぼ７．８Ｅ１８ｃｍ-3とな
る。
【００３８】Ｈ．Ｒｙｓｓｅｌ等著「応用物理（Ａｐｐ
ｌ． Ｐｈｙｓ．）」２２，３５（１９８０年）では、
Ｓｉ内でのホウ素（Ｂ）に対するＣmax を測定すること
が示されているが、明かにあるモデルを開発することは
行われていない。７００゜ＣでＳｉ内でのホウ素に対す
るＣmax がほぼ４から１０Ｅ１８ｃｍ-3となることが見
い出された。
ｌ． Ｐｈｙｓ．）」２２，３５（１９８０年）では、
Ｓｉ内でのホウ素（Ｂ）に対するＣmax を測定すること
が示されているが、明かにあるモデルを開発することは
行われていない。７００゜ＣでＳｉ内でのホウ素に対す
るＣmax がほぼ４から１０Ｅ１８ｃｍ-3となることが見
い出された。
【００３９】Ｒ．Ｂ．Ｆａｉｒ著「シリコン内での被拡
散ドーパントの濃度プロフィル」Ｆ．Ｆ．Ｙ．Ｗａｎｇ
（ノース・ホーランド、ＮＹ）刊、１９８１年の第７章
には、Ｓｉ内の燐（Ｐ）に対して、全濃度ＣT はほぼ９
００〜１０５０゜Ｃ間の温度につきほぼｎ＋２．４×１
０-41 ｎ3 （ここで、ｎは電子濃度である）に等しいこ
とが示されている。例えば、ｎ≦１Ｅ２０ｃｍ-3の時に
は、ｎはＣT にほぼ等しい。
散ドーパントの濃度プロフィル」Ｆ．Ｆ．Ｙ．Ｗａｎｇ
（ノース・ホーランド、ＮＹ）刊、１９８１年の第７章
には、Ｓｉ内の燐（Ｐ）に対して、全濃度ＣT はほぼ９
００〜１０５０゜Ｃ間の温度につきほぼｎ＋２．４×１
０-41 ｎ3 （ここで、ｎは電子濃度である）に等しいこ
とが示されている。例えば、ｎ≦１Ｅ２０ｃｍ-3の時に
は、ｎはＣT にほぼ等しい。
【００４０】Ｓ．Ｍ．Ｓｚｅ著「ＶＬＳＩ技術（ＶＬＳ
Ｉ Ｔｅｃｈｎｏｌｏｇｙ）」ＭｃＧｒａｗ−Ｈｉｌｌ
（ＮＹ）刊、１９８３年の第６章といった他のソースに
よれば、電気的に活性のドーパント原子のパーセンテー
ジ（パーセント活性化）は幾分ドーズに依存するようで
ある。例えば、パーセント活性化は４００゜Ｃで２Ｅ１
５ｃｍ-2に対しほぼ０．０２に等しく、６００゜Ｃでは
０．０５に等しい。しかしながら、２．５Ｅ１４ｃｍ-2
の注入ドーズに対しては、パーセント活性化は４００゜
Ｃでは０．０６に等しく、６００゜Ｃでは約１．５に等
しい。従って、この時に、８×１０12ｃｍ-2に対して、
パーセント活性化は４００゜Ｃでほぼ０．５に、６００
゜Ｃでは０．６に等しい。
Ｉ Ｔｅｃｈｎｏｌｏｇｙ）」ＭｃＧｒａｗ−Ｈｉｌｌ
（ＮＹ）刊、１９８３年の第６章といった他のソースに
よれば、電気的に活性のドーパント原子のパーセンテー
ジ（パーセント活性化）は幾分ドーズに依存するようで
ある。例えば、パーセント活性化は４００゜Ｃで２Ｅ１
５ｃｍ-2に対しほぼ０．０２に等しく、６００゜Ｃでは
０．０５に等しい。しかしながら、２．５Ｅ１４ｃｍ-2
の注入ドーズに対しては、パーセント活性化は４００゜
Ｃでは０．０６に等しく、６００゜Ｃでは約１．５に等
しい。従って、この時に、８×１０12ｃｍ-2に対して、
パーセント活性化は４００゜Ｃでほぼ０．５に、６００
゜Ｃでは０．６に等しい。
【００４１】従って、ホウ素および燐に対しては、パー
セント活性化が最適な基体温度で注入される時に０．０
０２に等しい状態で、最悪の場合の活性化はほぼ４００
゜Ｃでの時となる。これらの活性化特性は、チャンネル
あるいはウエル領域でのドーパントの背景濃度ＮB がほ
ぼ１Ｅ１８ｃｍ-3より大きいかあるいはそれに等しくな
るまで本発明のプロセス（特に、注入および焼きなまし
に引続いたＧｅ層の形成）における差活性化温度につい
ての信頼性が十分には働かないであろうことを指示す
る。従って、ＳｉのＭＯＳＦＥＴチャンネル並びにバイ
ポーラコレクタおよびベースに浅い接合を形成するため
に差活性化に頼ることは今日のトランジスタに対しては
実際的ではないが、極めて深いサブミクロンＭＯＳＦＥ
Ｔに対して並びに今日のツェナーダイオードおよびサイ
リスタに対しては有効となろう。好ましくは、活性化特
性に関連して上述のことに照らして、Ｓｉと比べた場合
のＧｅ内での種々のドーパントの低温差拡散速度は接合
深さを制限するようにドーパントをＧｅ膜に限定するた
めに頼りにされることができる。ドーパントはＳｉ内で
よりもＧｅ内での方がより一層急速に拡散するために、
低温焼きなましプロセスがＧｅ層を通してドーパントを
拡散するために使用されることができ、この結果よく定
められた接合接触面が図４に示されるように好ましくな
い横方向拡散を最少にして得られる。ドーパント源はポ
リシリコンからあるいはＳｉＯ2 のような誘電体からの
ものとなろうが、これは当該技術分野で既知である。
セント活性化が最適な基体温度で注入される時に０．０
０２に等しい状態で、最悪の場合の活性化はほぼ４００
゜Ｃでの時となる。これらの活性化特性は、チャンネル
あるいはウエル領域でのドーパントの背景濃度ＮB がほ
ぼ１Ｅ１８ｃｍ-3より大きいかあるいはそれに等しくな
るまで本発明のプロセス（特に、注入および焼きなまし
に引続いたＧｅ層の形成）における差活性化温度につい
ての信頼性が十分には働かないであろうことを指示す
る。従って、ＳｉのＭＯＳＦＥＴチャンネル並びにバイ
ポーラコレクタおよびベースに浅い接合を形成するため
に差活性化に頼ることは今日のトランジスタに対しては
実際的ではないが、極めて深いサブミクロンＭＯＳＦＥ
Ｔに対して並びに今日のツェナーダイオードおよびサイ
リスタに対しては有効となろう。好ましくは、活性化特
性に関連して上述のことに照らして、Ｓｉと比べた場合
のＧｅ内での種々のドーパントの低温差拡散速度は接合
深さを制限するようにドーパントをＧｅ膜に限定するた
めに頼りにされることができる。ドーパントはＳｉ内で
よりもＧｅ内での方がより一層急速に拡散するために、
低温焼きなましプロセスがＧｅ層を通してドーパントを
拡散するために使用されることができ、この結果よく定
められた接合接触面が図４に示されるように好ましくな
い横方向拡散を最少にして得られる。ドーパント源はポ
リシリコンからあるいはＳｉＯ2 のような誘電体からの
ものとなろうが、これは当該技術分野で既知である。
【００４２】次表は種々のドーパント材料に対するＧｅ
およびＳｉ間の近似的な差拡散速度を示す共通に知られ
ているデータを表す。
およびＳｉ間の近似的な差拡散速度を示す共通に知られ
ているデータを表す。
【００４３】
【表１】
【００４４】温度が減少するにつれて、ホウ素に対する
差拡散速度は減少し、他方燐および砒素に対する差拡散
速度は増大することを特記しなければならない。ＤGeは
Ｇｅに対する拡散速度である。ＤSiはＳｉに対する拡散
速度である。この表のデータは、Ｒ．Ｒ．Ｈａｂｅｒｅ
ｃｈｔおよびＥ．Ｌ．Ｋｅｒｎ編「半導体シリコン、電
気化学学会（ＮＹ）」のＤ．Ｌ．Ｋｅｎｄａｌｌおよび
Ｄ．Ｂ．ＤｅＶｒｉｅｓ著「シリコン内での拡散（Ｄｉ
ｆｆｕｓｉｏｎ ｉｎ Ｓｉｌｉｃｏｎ）」１９６９
年、第３５８頁と、Ｒ．Ｍ．ＢｕｒｇｅｒおよびＲ．
Ｐ．Ｓｏｎａｖａｎ編「シリコン集積装置技術の基礎
（Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｓｉｌｉｃｏｎ
Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌ
ｏｇｙ」第１巻、Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ（エンジ
ェルウッド・クリフス、Ｎ．Ｊ．）、１９６７年とから
得られる。
差拡散速度は減少し、他方燐および砒素に対する差拡散
速度は増大することを特記しなければならない。ＤGeは
Ｇｅに対する拡散速度である。ＤSiはＳｉに対する拡散
速度である。この表のデータは、Ｒ．Ｒ．Ｈａｂｅｒｅ
ｃｈｔおよびＥ．Ｌ．Ｋｅｒｎ編「半導体シリコン、電
気化学学会（ＮＹ）」のＤ．Ｌ．Ｋｅｎｄａｌｌおよび
Ｄ．Ｂ．ＤｅＶｒｉｅｓ著「シリコン内での拡散（Ｄｉ
ｆｆｕｓｉｏｎ ｉｎ Ｓｉｌｉｃｏｎ）」１９６９
年、第３５８頁と、Ｒ．Ｍ．ＢｕｒｇｅｒおよびＲ．
Ｐ．Ｓｏｎａｖａｎ編「シリコン集積装置技術の基礎
（Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｓｉｌｉｃｏｎ
Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌ
ｏｇｙ」第１巻、Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ（エンジ
ェルウッド・クリフス、Ｎ．Ｊ．）、１９６７年とから
得られる。
【００４５】アンチモン（Ｓｂ）に対する差拡散速度は
Ａｓのものと類似している。
Ａｓのものと類似している。
【００４６】拡散が表面に供給される制限されたドーパ
ント源から進行する場合には、時間ｔで与えられるある
深さｘでのドーパントの濃度は次式によって与えられ
る。
ント源から進行する場合には、時間ｔで与えられるある
深さｘでのドーパントの濃度は次式によって与えられ
る。
【００４７】
【数２】
【００４８】ここで、ＱT は源の全濃度であり、Ｄは拡
散係数である。この式は標準の理論に基づいている。
散係数である。この式は標準の理論に基づいている。
【００４９】所定の厚さのＧｅ層を通りかつ所定の時間
の間で所定の温度での焼きなましの間でのドーパントの
拡散の例が以下に与えられる。１０００゜Ｃで３秒の急
速熱焼きなまし状態でのＧｅの２００オングストローム
の薄層に対しては、Ｃ（２００Ａ，３ｓ）＝０．９９２
となる。これは、ホウ素ドーパント材料がＧｅの２００
オングストローム厚さの層の底部に向かってＳｉ−Ｇｅ
接触面まで拡散（移動）して接触面では表面濃度の９
９．２％になることを意味する。これに対して、３秒後
のＳｉ内でのホウ素の拡散長（ｓｑｒｔ（Ｄｔ））はた
かだか２３オングストロームに過ぎない。これは、多量
のホウ素がＧｅ層とＳｉ基体の間の接触面にある間に、
極めて少量のホウ素だけがその接触面を渡って移動し、
もしそうであった場合にホウ素のドーパントはＳｉ基板
に深くは拡散されなかったことを意味する。この特性は
本発明のプロセスのための基本であり、この結果よく定
められた浅い接合が得られる。
の間で所定の温度での焼きなましの間でのドーパントの
拡散の例が以下に与えられる。１０００゜Ｃで３秒の急
速熱焼きなまし状態でのＧｅの２００オングストローム
の薄層に対しては、Ｃ（２００Ａ，３ｓ）＝０．９９２
となる。これは、ホウ素ドーパント材料がＧｅの２００
オングストローム厚さの層の底部に向かってＳｉ−Ｇｅ
接触面まで拡散（移動）して接触面では表面濃度の９
９．２％になることを意味する。これに対して、３秒後
のＳｉ内でのホウ素の拡散長（ｓｑｒｔ（Ｄｔ））はた
かだか２３オングストロームに過ぎない。これは、多量
のホウ素がＧｅ層とＳｉ基体の間の接触面にある間に、
極めて少量のホウ素だけがその接触面を渡って移動し、
もしそうであった場合にホウ素のドーパントはＳｉ基板
に深くは拡散されなかったことを意味する。この特性は
本発明のプロセスのための基本であり、この結果よく定
められた浅い接合が得られる。
【００５０】同一条件が与えられ、７００゜Ｃで３秒後
には、２００オングストロームのＧｅ層とＳｉとの接触
面にはホウ素が殆ど存在しなくなる。８００゜Ｃでは、
３秒後には、接触面ではホウ素の表面濃度の５５％とな
る。これに対して、８００゜ＣでＳｉ内のホウ素の拡散
長はほぼ１オングストロームに過ぎない。砒素（Ａｓ）
の場合には、２００オングストロームのＧｅ層への１０
００゜Ｃでの３秒の焼きなましに対して、９９．９７％
のＡｓが存在し、その際にＳｉ内でのＡｓの拡散長はほ
ぼ６オングストロームである。従って、ＡｓはＧｅ層に
極めて効果的に限定される。７００゜Ｃでは、ほぼ５１
％のＡｓが３秒後に接触面に存在し、その際にＳｉの拡
散長はほぼ０．０２オングストロームに過ぎない。これ
らのデータは、ＧｅおよびＳｉ間の差拡散速度がドーパ
ントをＧｅ層内に効果的に限定して接合の深さがＧｅ層
の厚さと同じになるように定めるために使用され得るこ
とを示しており、この際にＳｉ基体内へのドーパントの
有害な移動（垂直方向および横方向）は最少となる。
には、２００オングストロームのＧｅ層とＳｉとの接触
面にはホウ素が殆ど存在しなくなる。８００゜Ｃでは、
３秒後には、接触面ではホウ素の表面濃度の５５％とな
る。これに対して、８００゜ＣでＳｉ内のホウ素の拡散
長はほぼ１オングストロームに過ぎない。砒素（Ａｓ）
の場合には、２００オングストロームのＧｅ層への１０
００゜Ｃでの３秒の焼きなましに対して、９９．９７％
のＡｓが存在し、その際にＳｉ内でのＡｓの拡散長はほ
ぼ６オングストロームである。従って、ＡｓはＧｅ層に
極めて効果的に限定される。７００゜Ｃでは、ほぼ５１
％のＡｓが３秒後に接触面に存在し、その際にＳｉの拡
散長はほぼ０．０２オングストロームに過ぎない。これ
らのデータは、ＧｅおよびＳｉ間の差拡散速度がドーパ
ントをＧｅ層内に効果的に限定して接合の深さがＧｅ層
の厚さと同じになるように定めるために使用され得るこ
とを示しており、この際にＳｉ基体内へのドーパントの
有害な移動（垂直方向および横方向）は最少となる。
【００５１】６００゜Ｃよりも高いプロセスを用いてゲ
ルマニウム層にドーパントを導入する方法に対しては、
ドーパントは恐らく既にＧｅを満たしていたであろう
が、差拡散速度に基づいて、シリコンには最少量だけが
入り込むに過ぎない。ドーパント導入プロセス温度がほ
ぼ８５０゜Ｃを越えるにつれて、ドーピングの間の照射
時間は周囲のＳｉへ余り多くの拡散を行なわせずにＧｅ
内のドーパントの適切な充満を得るために制限されなけ
ればならないであろう。ほぼ４００゜Ｃのプロセスを用
いるドーパント導入方法に対しては、上述した例の通り
にＧｅ膜全体にわたって不純物を拡散するために以後の
焼きなましが必要となる。
ルマニウム層にドーパントを導入する方法に対しては、
ドーパントは恐らく既にＧｅを満たしていたであろう
が、差拡散速度に基づいて、シリコンには最少量だけが
入り込むに過ぎない。ドーパント導入プロセス温度がほ
ぼ８５０゜Ｃを越えるにつれて、ドーピングの間の照射
時間は周囲のＳｉへ余り多くの拡散を行なわせずにＧｅ
内のドーパントの適切な充満を得るために制限されなけ
ればならないであろう。ほぼ４００゜Ｃのプロセスを用
いるドーパント導入方法に対しては、上述した例の通り
にＧｅ膜全体にわたって不純物を拡散するために以後の
焼きなましが必要となる。
【００５２】このプロセスは標準的な処理技術を用いて
ほぼ５〜５０ｎｍの再現可能な深さを有する極めて浅い
接合の製造を可能とする。Ｇｅ膜すなわち層の厚さを制
御する能力は、接合をどの位浅く製造できるかの制限因
子である。この深さの接合を形成する能力は深いサブミ
クロンＭＯＳＦＥＴトランジスタおよび他の装置の成功
にとって重要である。
ほぼ５〜５０ｎｍの再現可能な深さを有する極めて浅い
接合の製造を可能とする。Ｇｅ膜すなわち層の厚さを制
御する能力は、接合をどの位浅く製造できるかの制限因
子である。この深さの接合を形成する能力は深いサブミ
クロンＭＯＳＦＥＴトランジスタおよび他の装置の成功
にとって重要である。
【００５３】極めて浅い接合を形成する本発明の現在好
適な方法がある程度の特殊性をもって記載された。この
記載は好適な例を用いてなされた。しかしながら、本発
明の範囲は特許請求の範囲によって定められ、好適実施
例の詳細な記載によっては必ずしも定められないことを
理解すべきである。
適な方法がある程度の特殊性をもって記載された。この
記載は好適な例を用いてなされた。しかしながら、本発
明の範囲は特許請求の範囲によって定められ、好適実施
例の詳細な記載によっては必ずしも定められないことを
理解すべきである。
【図１】薄い接合を作る本発明のプロセスのステップを
示すブロック図である。
示すブロック図である。
【図２】本発明のプロセスに従って接合域に実質的に純
粋なゲルマニウム膜層を形成する図式図である。
粋なゲルマニウム膜層を形成する図式図である。
【図３】ゲルマニウム膜層にドーパント材料を注入する
図式図である。
図式図である。
【図４】接合領域を定めるためにゲルマニウム膜層にド
ーパント材料が拡散される図式図である。
ーパント材料が拡散される図式図である。
２５ 接合 ２６ Ｇｅ ２８ シリコン基体 ３０ 阻止酸化物 ３２ Ｓｉx Ｇｅ1-x 合金 ３４ Ｇｅの本質的に純粋な層 ３６ 酸化物層 ３８ 不純物ドーパント ４０ 阻止酸化物
Claims (19)
- 【請求項１】 所望のドーパント形式のシリコン基体に
浅い接合を形成する方法において、 ａ．上記基体上に所望の厚さを有するゲルマニウムの膜
層を形成するステップと、 ｂ．上記ゲルマニウム膜層にドーパント材料を導入する
ステップと、 ｃ．上記ドーパント材料を上記ゲルマニウム膜層に拡散
するステップと、を具備したことを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、上記形成
するステップは、 ａ．シリコン・ゲルマニウム合金を形成するようにゲル
マニウムを上記シリコン基体に注入するステップと、 ｂ．上記シリコン基体の上に実質的に純粋なゲルマニウ
ム層を形成しかつ上記ゲルマニウム層の上に酸化物層を
形成するように上記シリコン・ゲルマニウム合金を酸化
するステップと、 ｃ．上記ゲルマニウム層を露出するために上記酸化物層
を除去するステップと、を更に具備したことを特徴とす
る方法。 - 【請求項３】 請求項２記載の方法において、上記注入
するステップは、 少なくともほぼ５０原子パーセントゲルマニウムである
シリコン・ゲルマニウム合金を形成するためにゲルマニ
ウムを上記シリコン基体へ注入するステップを更に具備
したことを特徴とする方法。 - 【請求項４】 請求項２記載の方法において、上記酸化
するステップは、 ほぼ１０００゜Ｃで蒸気酸化するステップを更に具備し
たことを特徴とする方法。 - 【請求項５】 請求項１記載の方法において、上記形成
するステップは、 プラズマ増強化学的蒸着プロセスを用いるステップを更
に具備したことを特徴とする方法。 - 【請求項６】 請求項１記載の方法において、上記形成
するステップは、 低圧化学的蒸着プロセスを用いるステップを更に具備し
たことを特徴とする方法。 - 【請求項７】 請求項１記載の方法において、上記形成
するステップは、 ５０ナノメータに等しいかあるいはそれより小さい厚さ
を有するゲルマニウム層を形成するステップを更に具備
したことを特徴とする方法。 - 【請求項８】 請求項１記載の方法において、上記形成
するステップは、 ほぼ５ナノメータおよび５０ナノメータ間の厚さを有す
るゲルマニウム層を形成するステップを更に具備したこ
とを特徴とする方法。 - 【請求項９】 請求項１記載の方法において、上記導入
するステップは、 注入プロセスを使用することにより上記ドーパント材料
を導入するステップを更に具備したことを特徴とする方
法。 - 【請求項１０】 請求項１記載の方法において、上記導
入するステップは、 自然位被ドープポリシリコンを使用することにより上記
ドーパント材料を導入するステップを更に具備したこと
を特徴とする方法。 - 【請求項１１】 請求項１記載の方法において、上記導
入するステップは、 自然位被ドープポリゲルマニウムを使用することにより
上記ドーパント材料を導入するステップを更に具備した
ことを特徴とする方法。 - 【請求項１２】 請求項１記載の方法において、上記導
入するステップおよび上記拡散するステップは同時に行
なわれるようにしたことを特徴とする方法。 - 【請求項１３】 請求項１記載の方法において、上記導
入するステップはほぼ４００゜Ｃで行なわれ、上記拡散
するステップはほぼ９００゜Ｃあるいはそれより高い温
度で行なわれるようにしたことを特徴とする方法。 - 【請求項１４】 請求項１記載の方法において、上記形
成するステップは、 エピタキシャル化学的蒸着を用いてＳｉx Ｇｅ1-x を形
成するステップを更に具備したことを特徴とする方法。 - 【請求項１５】 請求項１記載の方法において、上記形
成するステップは、 ＵＨＶＣＶＤを用いてＳｉx Ｇｅ1-x を形成するステッ
プを更に具備したことを特徴とする方法。 - 【請求項１６】 第１の材料に所望のドーパント形式の
浅い接合を形成する方法において、 ａ．上記第１の材料から形成された基体上に第２の材料
の膜層を形成するステップと、 ｂ．上記第１の材料よりも上記第２の材料でより大きな
拡散係数を有するドーパント材料を上記第２の材料の膜
層に導入するステップと、 ｃ．上記ドーパント材料を上記第２の材料の膜層に拡散
するステップと、を具備したことを特徴とする方法。 - 【請求項１７】 請求項１６記載の方法において、 ａ．上記第１の材料よりも上記第２の材料でより大きな
拡散係数を有する第２のドーパント材料を上記第２の材
料の膜層に導入するステップと、 ｂ．上記第２のドーパント材料を上記第２の材料の膜層
に拡散するステップと、を更に具備したことを特徴とす
る方法。 - 【請求項１８】 請求項１６記載の方法において、上記
形成するステップは、 ａ．上記第１および第２の材料の合金を形成するように
第２の材料を上記第１の材料の基体に注入するステップ
と、 ｂ．上記第１の材料の基体の上に上記第２の材料の実質
的に純粋な層を形成しかつ上記第２の材料の層の上に酸
化物層を形成するように上記合金を酸化するステップ
と、 ｃ．上記第２の材料の層を露出するために上記酸化物層
を除去するステップと、を更に具備したことを特徴とす
る方法。 - 【請求項１９】 第１の材料に所望のドーパント形式の
浅い接合を形成する方法において、 ａ．上記第１の材料から形成された基体上に第２の材料
の膜層を形成するステップと、 ｂ．上記第１の材料よりも上記第２の材料でより大きな
差活性化パーセンテージを有するドーパント材料を上記
第２の材料の膜層に導入するステップと、 ｃ．上記第１の材料で実質的なドーパント活性化が生じ
ないように選択された温度で上記ドーパント材料を上記
第２の材料で活性化するステップと、を具備したことを
特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3572597P | 1997-01-02 | 1997-01-02 | |
| US035725 | 1997-01-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312974A true JPH10312974A (ja) | 1998-11-24 |
Family
ID=21884429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10031920A Pending JPH10312974A (ja) | 1997-01-02 | 1998-01-05 | シリコン装置にきわめて浅い接合を形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6130144A (ja) |
| EP (1) | EP0852394B1 (ja) |
| JP (1) | JPH10312974A (ja) |
| KR (1) | KR19980070332A (ja) |
| DE (1) | DE69837022T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110586A (ja) * | 2000-09-26 | 2002-04-12 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP2018022715A (ja) * | 2016-08-01 | 2018-02-08 | 株式会社Ｓｃｒｅｅｎホールディングス | ドーパント導入方法 |
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| US6352942B1 (en) * | 1999-06-25 | 2002-03-05 | Massachusetts Institute Of Technology | Oxidation of silicon on germanium |
| US6743680B1 (en) | 2000-06-22 | 2004-06-01 | Advanced Micro Devices, Inc. | Process for manufacturing transistors having silicon/germanium channel regions |
| US6461945B1 (en) * | 2000-06-22 | 2002-10-08 | Advanced Micro Devices, Inc. | Solid phase epitaxy process for manufacturing transistors having silicon/germanium channel regions |
| US6521502B1 (en) | 2000-08-07 | 2003-02-18 | Advanced Micro Devices, Inc. | Solid phase epitaxy activation process for source/drain junction extensions and halo regions |
| JP3874716B2 (ja) * | 2002-11-14 | 2007-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2005005406A (ja) * | 2003-06-10 | 2005-01-06 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| US7268065B2 (en) * | 2004-06-18 | 2007-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing metal-silicide features |
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| US8148776B2 (en) | 2008-09-15 | 2012-04-03 | Micron Technology, Inc. | Transistor with a passive gate |
| KR101000941B1 (ko) * | 2008-10-27 | 2010-12-13 | 한국전자통신연구원 | 게르마늄 광 검출기 및 그 형성방법 |
| US8871617B2 (en) * | 2011-04-22 | 2014-10-28 | Asm Ip Holding B.V. | Deposition and reduction of mixed metal oxide thin films |
| KR20120133652A (ko) * | 2011-05-31 | 2012-12-11 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| CN103022093B (zh) * | 2011-09-21 | 2015-05-13 | 有研新材料股份有限公司 | 一种绝缘体上纳米级硅锗材料及其制备方法 |
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| CN111312864A (zh) * | 2020-04-09 | 2020-06-19 | 江苏润阳悦达光伏科技有限公司 | 一种变温浅结高方阻低压扩散工艺 |
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| US5126805A (en) * | 1989-11-24 | 1992-06-30 | Gte Laboratories Incorporated | Junction field effect transistor with SiGe contact regions |
| US4983536A (en) * | 1989-11-24 | 1991-01-08 | Gte Laboratories Incorporated | Method of fabricating junction field effect transistor |
| US5162246A (en) * | 1990-04-27 | 1992-11-10 | North Carolina State University | Selective germanium deposition on silicon and resulting structures |
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-
1997
- 1997-12-29 US US08/999,090 patent/US6130144A/en not_active Expired - Lifetime
-
1998
- 1998-01-02 EP EP98300006A patent/EP0852394B1/en not_active Expired - Lifetime
- 1998-01-02 DE DE69837022T patent/DE69837022T2/de not_active Expired - Lifetime
- 1998-01-03 KR KR1019980000033A patent/KR19980070332A/ko not_active Application Discontinuation
- 1998-01-05 JP JP10031920A patent/JPH10312974A/ja active Pending
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|---|---|
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| EP0852394A2 (en) | 1998-07-08 |
| DE69837022T2 (de) | 2007-11-15 |
| EP0852394B1 (en) | 2007-02-07 |
| EP0852394A3 (en) | 1999-06-02 |
| KR19980070332A (ko) | 1998-10-26 |
| US6130144A (en) | 2000-10-10 |
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