JP2007517393A - 固相エピタキシャル再成長を用いてドーピングプロファイルの深さを低減した半導体基板及び同半導体基板の生産方法 - Google Patents

固相エピタキシャル再成長を用いてドーピングプロファイルの深さを低減した半導体基板及び同半導体基板の生産方法 Download PDF

Info

Publication number
JP2007517393A
JP2007517393A JP2006546429A JP2006546429A JP2007517393A JP 2007517393 A JP2007517393 A JP 2007517393A JP 2006546429 A JP2006546429 A JP 2006546429A JP 2006546429 A JP2006546429 A JP 2006546429A JP 2007517393 A JP2007517393 A JP 2007517393A
Authority
JP
Japan
Prior art keywords
producing
semiconductor device
layer
semiconductor substrate
dopant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006546429A
Other languages
English (en)
Inventor
バルトゥオミ、ジェイ．パブラク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips NV
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips NV, Koninklijke Philips Electronics NV filed Critical Koninklijke Philips NV
Publication of JP2007517393A publication Critical patent/JP2007517393A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

半導体デバイスの生産方法であって、ａ）半導体基板を準備し、ｂ）半導体基板の最上面上に絶縁層を設け、ｃ）適当な注入によって、前記半導体基板の最上層中にアモルファス層を作り、ｄ）所定のドーピングプロファイルを伴う前記アモルファス層を作るための前記絶縁層を通して、前記半導体基板中へドーパントを、前記ドーピングプロファイルが前記絶縁層内に位置するピーク値を持つように注入し、ｅ）前記アモルファス層を再成長させ、前記ドーパントを活性化する固相エピタキシャル再成長作用を適用することを含む半導体デバイスの生産方法。

Description

発明の詳細な説明
本発明は、
ａ）半導体基板を準備し、
ｂ）前記半導体基板の最上面上に絶縁層を設け、
ｃ）適当な注入によって、前記半導体基板の最上層中にアモルファス層を作成し、
ｄ）所定のドーピングプロファイルを有する前記アモルファス層を設けるための前記絶縁層を通して、前記半導体基板中へドーパントを注入し、
ｅ）前記アモルファス層を再成長させ、前記ドーパントを活性化する固相エピタキシャル再成長作用を適用する
ことを含む半導体デバイスの生産方法に関する。
上記方法は、ＵＳ−Ａ−６０６３６８２号公報から知られる。この先行技術文献によれば、重イオンは、シリコン基板中へ注入される。注入された重イオンは、基板の最上面にアモルファス層を作る。アモルファス層にはチャネルが無い。次に、シリコン注入ステップが、基板の最上層内の侵入型原子と比較して過剰な空格子点を作るために行われる。アモルファス化された（ａｍｏｒｐｈｉｚｅｄ）シリコン層にはチャネルが無いので、注入の深さは、このアモルファス化されたシリコン層に主に制限される。
注入ステップでは、例えば、ホウ素（Ｂ）は、１５ｋｅＶ以下のエネルギーレベル、１０１３〜１０１５ｃｍ２の範囲内のドーズ量で利用される。この先行技術文献の図に示されるように、ホウ素注入は、シリコン基板の最上面から十分に離れた場所でピーク値を持つ。以下の詳細な説明に示されるように、このことは、シリコン基板内の最上層、おおよそ、最上面から１０ｎｍまでの距離、で乏しい導電性プロファイルをもたらす。
本発明の目的は、デバイスの最上層でより良い導電性プロファイルをもたらすような冒頭で述べられた半導体デバイスを生産する方法を提供することである。
この目的を達成するために、本発明は、上記作用ｄ）において、ドーピングプロファイルが絶縁層内に位置するピーク値を持つように注入が行われるような上記に画定された方法を提供する。
この後者の作用を行うことによって、シリコン基板の最上層は、改善されたシート抵抗及び十分に低減された接合深さを有する接合を形成する。実質的な接合深さの低減は３０％まで期待される。
実施例では、ドーパントは、大体は最上面に位置するピーク導電値を持つ導電性プロファイルを伴う作用ｅ）の後に、アモルファス層を設けるために活性化される。
アモルファス層は、Ｇｅ、ＧｅＦ２、Ｓｉ、Ｘｅ又はＡｒ原子の少なくとも１つを用いて、Ｓｉ半導体基板中に作られても良い。Ｇｅ原子が利用される場合は、１０１５ａｔｏｍｓ／ｓｍ２のドーズ量及び２ｋｅＶと３０ｋｅＶの間のエネルギーが適用されても良い。
本発明はまた、固相エピタキシャル再成長技術によって作られる半導体デバイスであって、大体は表面でピーク導電値を持つ導電性プロファイルを伴う半導体基板の表面の最上層を含む半導体デバイスにも関する。
別の実施例では、本発明は、上記デバイスを含む金属酸化膜半導体デバイスに関する。
その上、本発明は、上記半導体デバイス又は上記金属酸化膜半導体デバイスを備えた装置に関する。
ところで、本発明は、本発明を説明することのみが意図されていて、本発明の範囲を限定するものではないいくつかの図面を参照して説明される。本発明の範囲は、この明細書に添付された特許請求の範囲及び特許請求の範囲の技術的均等物のみに限定される。
以下の記述では、同じ参照符号は、全ての図において同じ要素について言及する。図１ａ〜１ｆは、本発明が利用される金属酸化膜半導体デバイスの生産について言及する。しかしながら、当業者に明らかなように、本発明の特徴は、浅い接合が望まれるその他のタイプの半導体デバイスの生産に適用されても良い。
図１ａは、ｐ型半導体基板１を示す。フィールド酸化膜領域３は、半導体基板１の最上面上に設けられる。ある場所では、薄い酸化膜層５は、当業者に知られる技術によって設けられる。薄い酸化膜層５は、生産されるＭＯＳデバイス内のゲート酸化膜層として、その後に利用され得る。しかしながら、本発明は、以下の記述から明らかになるような所望の効果を得るための薄い酸化膜層５への適用に制限されるものではない。
図１ａの構造は、薄い酸化膜層５の上方に開口部を持つ適当なフォトレジスト層３０を備える。次に、注入作用は、基板１内のｎウェル１１を生ずるために行われる。
薄い酸化膜層５は除去されて、新しく、新鮮な酸化膜層によって置換されても良く、生産されるＭＯＳデバイス中のゲート酸化膜として、後で利用される。しかしながら、ここでは、薄い酸化膜層５は、所定の位置に残るものとする。図１ｃに示されるように、薄い酸化膜層５の最上部では、生産されるＭＯＳデバイスのゲートとして後で利用されるポリシリコン層１３が作られる。
アモルファス化の注入１５は、基板１の最上部中にアモルファス層を作るために行われる。アモルファス層の深さを画定する注入の深さは、参照番号１７を用いて示される。このアモルファス層を作る注入１５は、Ｇｅ、ＧｅＦ２又はＳｉを用いることによって行われても良い。しかしながら、キセノン、アルゴン又はインジウムのような他の原子が代わりに適用されても良い。この注入によって、シリコン基板１中のチャネルは、アモルファス層中で除去される。
このアモルファス層を作るステップは、次のドーパント注入、例えば、ホウ素を伴うドーパント注入に続く。アモルファス層内にはチャネルがないので、ホウ素のようなドーパント注入原子は、アモルファス層よりやや下の深さまでシリコン基板１を貫通する。この次のドーパント注入の深さは、参照番号１９を用いて示される。注入１９の深さは、アモルファス層１７の深さよりやや大きいことが理解されるべきである。破線１７と最上面の間の距離及び破線１９と基板１の最上面の間の距離は、スケール通りに描かれていない。それらは、本発明の特徴を説明するためにのみ描かれる。
次に、図２を参照する。
図２は、シリコン基板の最上部、アモルファス層１７の深さ及び（一例として）ホウ素１９の注入の深さを示している。ホウ素プロファイルは、先行技術文献ＵＳ−Ａ−６０６３６８２号公報に示されるようなホウ素プロファイルと一致する。
次の作用は、例えば、固相エピタキシャル再成長（ＳＰＥＲ）技術のような、いわゆる低温アプローチを適用することである。ＳＰＥＲでは、シリコン結晶は、最初に、予備アモルファス化され、次に、ドープされ、最後に、典型的には、５５０℃と７５０℃の間の温度で再成長する。この温度作用によって、アモルファス層は再成長し、ドーパント（例えば、ホウ素）は活性化される。ＳＰＥＲの主な利点は、ドーパント拡散が制限されること（アモルファス層１７からほとんど離れない）及び上記固溶度ドーパント活性化（ｓｏｌｉｄ ｓｏｌｕｂｉｌｉｔｙ ｄｏｐａｎｔ ａｃｔｉｖａｔｉｏｎ）が制限されることである。
本発明者による実験は、図２に示されるようなホウ素プロファイルに関して、温度活性化の後、図２中に示されるような導電性プロファイルをもたらすことを示した。それは、先のアモルファス層１７に一致する最上層内の導電性であって、半導体基板表面から図２中の破線２０を用いて示されるある距離でのピーク値までの深さの増加が上昇することである。破線２０を用いて示される部分を越える深さでは、導電性が落ちる。活性化されたドーパント原子がほとんど無いので、先のアモルファス層の深さに一致する破線１７の後ろでは、導電性は劇的に落ちる。
破線２０と半導体基板表面の間の距離は２〜７ｎｍでも良い。従って、最上層の導電性は理想的ではない。このことは、基板のこの最上層中の過剰に高いホウ素濃度によって引き起こされる乏しいホウ素活性化が原因であると信じられる。
図３は、半導体基板の最上層中で低減される導電性をさらに説明するためのいくつかの他の実験結果を示す。
図３は、３つの異なる最初のアモルファスの深さを有するｐ型接合に対するシート抵抗（Ｒｓ）の依存性を示す。例えば、同一のインプラントエネルギー１．５ｋｅＶで、５×１０１４、１０１５、１．５×１０１５、３×１０１５及び１０１６ｉｏｎｓ／ｃｍ２のそれぞれに対する９、１４及び２２ｎｍのそれぞれである。９、１４及び２２ｎｍの深さは、それぞれ、接合深さである。示されるように、５×１０１４ｉｏｎｓ／ｃｍ２のドーズ量は、接合活性化のための適量のドーパントを提供するには低すぎる。１０１５ｉｏｎｓ／ｃｍ２までのドーズ量の増加は、最高の接合活性化のために十分なドーパントを供給する。３×１０１５ｉｏｎｓ／ｃｍ２までのさらなるドーズ量の増加は、シート抵抗値に大幅に影響することはない。しかしながら、より高いシート抵抗値によって分かるように、ドーズ量をさらに、例えば、１×１０１６ｉｏｎｓ／ｃｍ２まで、増加させることは、接合内のホウ素活性化を低減する。明らかに、あるレベル以上のドーパントドーズ量は、接合の性能を低減する。
この問題を解決するために、本発明は、図４を参照して説明されるような、異なるドーパントプロファイルを設けることを提案する。半導体基板の最上部では、薄い酸化膜層５（又はその他の適当な絶縁層）がある。２〜４ｎｍの薄さを持っていても良いこの薄い酸化膜層５は、ドーパントプロファイルのピークが酸化膜層５内に位置するようなドーパントプロファイルを作るための適当なドーズ量及びドーパントのエネルギー、例えば、ホウ素に加えて利用される。好ましくは、半導体デバイス内、半導体基板表面でのドーパント濃度の最高値は、図４に示されるように、これらのドーパントによる最大獲得可能導電性が大体は半導体基板表面に位置するように選択される。結果として、半導体基板１内には、低減されるシート抵抗を伴う最上層は無くなる。
図４に示されるようなドーパントプロファイルを得るために、１つの例では、標準的な１０１５ｉｏｎｓ／ｃｍ２オーダーのドーズ量で、比較的低いエネルギー、すなわち、５ｋｅＶ以下、より好ましくは１．５ｋｅＶ以下を伴うホウ素が利用されても良い。ＳＰＥＲプロセスの間の接合の活性化及び任意のシリサイド形成（本発明と関係がないので、ここでは詳しく説明されていない）は、典型的には、５５０℃と７００℃の間の温度で、典型的には、±１分間行われる。結果として生じる導電層、すなわち、Ｓｉ表面と線１７の間の厚さは、７〜１２ｎｍであっても良い。
本発明の方法を適用することによって作られる接合は、全体の深さにおいて、極めて低減されたほとんど同じ導電性を有する。接合深さは、従来技術による方法と比較して３０％まで低減される可能性があることが期待される。
その上、箱状（ｂｏｘ−ｌｉｋｅ）の接合プロファイルを伴う接合が結果として生じる。ドーパントの活性化は、最初のアモルファス半導体層内であって、接合の最上部分は、過剰に高いドーパント濃度で苦しむことはない。
その上、いくつかの適用において、プロセスフローは、本発明の方法によって単純化されても良い。つまり、典型的な従来技術プロセスにおいて、半導体基板の最上部の絶縁層は、ドーパント注入の前に除去される。しかしながら、ここでは、基板の最上部に上記絶縁層が既に存在する場合には、そのプロセスにおいて意図的に利用される。
提案された接合形成は、すなわち、例えば、ホウ素を利用することによるｐ型接合に関して利用され得る。しかしながら、本発明は、ｎ型接合に関して、同等にうまく適用され得る。その上、本発明の解決法は、ｎ型ノード及びｐ型ノードの両方に同時に適用され得る。
次に、図１ｄ〜１ｆを参照して、生産される半導体デバイスの完成が説明される。
図１ｄに示されるように、ＳＰＥＲプロセスの後、低ドープ領域１８は、結果として、基板１上のＭＯＳトランジスタのソース／ドレインエクステンション領域をもたらす。これらのドープ領域１８の深さは、先のアモルファス層１７の深さと大体は（ｓｕｂｓｔａｎｔｉｏｎａｌｌｙ）等しくなる。
構造体の最上部では、スペーサ材料２１が堆積する。スペーサ材料２１は、シリコン二酸化膜であっても良い。しかしながら、当業者に知られるような他のスペーサ材料が利用されても良い。
スペーサ材料２１は、ポリシリコン層１３に隣接したサイドスペーサ２３だけが残る様な様式で、適当なエッチャントを使ってエッチングされる。図１ｅを参照されたい。これは全て従来技術であって、ここでは、さらなる説明は必要ない。エッチングプロセスが原因で、薄い酸化膜層５の一部、すなわち、ポリシリコン層１３より下の部分及びサイドスペーサ２３より下の部分だけが残ることが注目されるべきである。他の場所にある薄い酸化膜層５の一部は、エッチングプロセスによって除去される。
追加のイオン注入作用が、図１ｆに示されるように実行される。示される実施例では、これは、ｐ＋ソース領域２７及びｐ＋ドレイン領域２５を作るためのｐ＋注入２９である。これらのソース及びドレイン領域２７、２５は、基板１中で、先のドープ領域１８より深く拡張する。サイドスペーサ２３は、この後のｐ＋インプラント２９から先のドープ領域１８の一部を保護するマスクの機能を果たす。従って、エクステンション領域１８がこの作用の後に残る。
当業者に知られるように、ＭＯＳデバイスの製造は、例えば、ドレイン２５、ソース２７及びポリシリコン層１３の上にゲートの機能を果たすシリサイドを形成する適当なシリサイドプロセスを設けることによって完了する。この後のシリサイドプロセスは、当業者に知られていて、図１ｆに示されていない。
図１ａ〜１ｆは、本発明に係る半導体デバイスを作る様々なステージを示す。 従来技術から知られる方法に係る半導体基板中の深さの関数としてのドーパント濃度及び導電性プロファイルの例を示す。 従来技術から知られる方法を用いて得られる半導体デバイス内の３つの異なる最初のアモルファス深さを伴ういくつかのｐ型接合に関するシート抵抗（Ｒｓ）を示す。 図２と同様のプロファイルを示すが、図４のプロファイルは、本発明の方法を利用することによって得られる。

Claims (10)

  1. 半導体デバイスの生産方法であって、
    ａ）半導体基板を準備し、
    ｂ）半導体基板の最上面上に絶縁層を設け、
    ｃ）適当な注入によって、前記半導体基板の最上層中にアモルファス層を作り、
    ｄ）所定のドーピングプロファイルを伴う前記アモルファス層を作るための前記絶縁層を通して、前記半導体基板中へドーパントを注入し、
    ｅ）前記アモルファス層を再成長させ、前記ドーパントを活性化する固相エピタキシャル再成長作用を適用することを含み、
    前記作用ｄ）において、前記注入は、前記ドーピングプロファイルが前記絶縁層内に位置するピーク値を持つように行われる
    半導体デバイスの生産方法。
  2. 請求項１に記載の半導体デバイスの生産方法であって、
    前記ドーパントは、大体は前記最上面に位置するピーク導電値を持つ導電性プロファイルを伴う前記作用ｅ）の後に、前記アモルファス層を作るために活性化される
    半導体デバイスの生産方法。
  3. 請求項１又は２に記載の半導体デバイスの生産方法であって、
    前記半導体基板はＳｉ基板で、
    前記作用ｃ）は、Ｇｅ、ＧｅＦ２、Ｓｉ、Ｘｅ又はＡｒ原子の少なくとも１つを用いて行われる
    半導体デバイスの生産方法。
  4. 請求項３に記載の半導体デバイスの生産方法であって、
    前記作用ｃ）は、１０１５ａｔｏｍｓ／ｃｍ２のドーズ量及び２ｋｅＶと３０ｋｅＶの間のエネルギーでＧｅを用いて行われる
    半導体デバイスの生産方法。
  5. 請求項１〜４のいずれか１項に記載の半導体デバイスの生産方法であって、
    前記作用ｄ）は、５ｋｅＶ以下のエネルギーでＢを用いて行われる
    半導体デバイスの生産方法。
  6. 請求項５に記載の半導体デバイスの生産方法であって、
    前記作用ｄ）は、Ｂ及び１０１５ａｔｏｍｓ／ｃｍ２のドーズ量を用いて行われる
    半導体デバイスの生産方法。
  7. 請求項６に記載の半導体デバイスの生産方法であって、
    前記作用ｄ）は、５５０〜７００℃の温度で約１分間行われる
    半導体デバイスの生産方法。
  8. 大体は前記表面に位置するピーク導電値を持つ導電性プロファイルを伴う半導体基板表面の最上層
    を含む固相エピタキシャル再成長技術によって作られる半導体デバイス。
  9. 請求項８に記載のデバイスを含む金属酸化膜半導体デバイス。
  10. 請求項８又は９に記載の半導体デバイスを備えた装置。
JP2006546429A 2003-12-22 2004-12-10 固相エピタキシャル再成長を用いてドーピングプロファイルの深さを低減した半導体基板及び同半導体基板の生産方法 Withdrawn JP2007517393A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP03104871 2003-12-22
PCT/IB2004/052753 WO2005064662A2 (en) 2003-12-22 2004-12-10 A semiconductor substrate with solid phase epitaxial regrowth with reduced depth of doping profile and method of producing same

Publications (1)

Publication Number Publication Date
JP2007517393A true JP2007517393A (ja) 2007-06-28

Family

ID=34717213

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006546429A Withdrawn JP2007517393A (ja) 2003-12-22 2004-12-10 固相エピタキシャル再成長を用いてドーピングプロファイルの深さを低減した半導体基板及び同半導体基板の生産方法

Country Status (5)

Country Link
US (1) US8357595B2 (ja)
EP (1) EP1697979A2 (ja)
JP (1) JP2007517393A (ja)
CN (1) CN100456426C (ja)
WO (1) WO2005064662A2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005062354A1 (en) * 2003-12-18 2005-07-07 Koninklijke Philips Electronics N.V. A semiconductor substrate with solid phase epitaxial regrowth with reduced junction leakage and method of producing same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1216962A (en) * 1985-06-28 1987-01-20 Hussein M. Naguib Mos device processing
DE4035842A1 (de) * 1990-11-10 1992-05-14 Telefunken Electronic Gmbh Verfahren zur rekristallisierung voramorphisierter halbleiteroberflaechenzonen
CN1134600A (zh) * 1995-01-13 1996-10-30 株式会社半导体能源研究所 制造薄膜晶体管的方法及设备
US6165876A (en) * 1995-01-30 2000-12-26 Yamazaki; Shunpei Method of doping crystalline silicon film
TW490746B (en) * 2001-04-02 2002-06-11 United Microelectronics Corp Formation method of ultra-shallow junction
US6682980B2 (en) * 2002-05-06 2004-01-27 Texas Instruments Incorporated Fabrication of abrupt ultra-shallow junctions using angled PAI and fluorine implant

Also Published As

Publication number Publication date
WO2005064662A3 (en) 2005-10-27
WO2005064662A2 (en) 2005-07-14
US8357595B2 (en) 2013-01-22
US20090256146A1 (en) 2009-10-15
CN1898779A (zh) 2007-01-17
CN100456426C (zh) 2009-01-28
EP1697979A2 (en) 2006-09-06

Similar Documents

Publication Publication Date Title
US8187959B2 (en) Semiconductor substrate with solid phase epitaxial regrowth with reduced junction leakage and method of producing same
US6391731B1 (en) Activating source and drain junctions and extensions using a single laser anneal
US5766969A (en) Multiple spacer formation/removal technique for forming a graded junction
US7344985B2 (en) Nickel alloy silicide including indium and a method of manufacture therefor
US7118980B2 (en) Solid phase epitaxy recrystallization by laser annealing
JP2905808B2 (ja) 半導体デバイスとその製造方法
JP2010062529A (ja) 半導体装置の製造方法
JPH05218081A (ja) 浅い半導体接合の形成方法
JP2002025931A (ja) 半導体素子の製造方法
US6734109B2 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
JP2003188373A (ja) 半導体装置およびその製造方法
US8101487B2 (en) Method for fabricating semiconductor devices with shallow diffusion regions
US20070155118A1 (en) Method for forming a notched gate insulator for advanced MIS semiconductor devices and devices thus obtained
EP0852394A2 (en) Method for making very shallow junctions in silicon devices
US7122452B2 (en) Method of manufacturing a semiconductor on a silicon on insulator (SOI) substrate using solid epitaxial regrowth (SPER) and semiconductor device made thereby
JP2007517393A (ja) 固相エピタキシャル再成長を用いてドーピングプロファイルの深さを低減した半導体基板及び同半導体基板の生産方法
US9087772B2 (en) Device and method for forming sharp extension region with controllable junction depth and lateral overlap
JP3744895B2 (ja) Ｃｍｏｓ型半導体装置の製造方法
US7348229B2 (en) Method of manufacturing a semiconductor device and semiconductor device obtained with such a method
JP2000349039A (ja) 浅い拡散層を有する半導体装置の製造方法
KR101013544B1 (ko) 반도체 소자의 제조방법
KR20070070457A (ko) 반도체 소자의 제조방법
WO2005062352A1 (en) A semiconductor substrate with solid phase epitaxial regrowth with reduced junction leakage and method of producing same
JP2000200911A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071210

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080619

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20091013