CN100456426C - 利用固相外延再生长的具有降低的掺杂轮廓深度的半导体衬底及其制作方法 - Google Patents

利用固相外延再生长的具有降低的掺杂轮廓深度的半导体衬底及其制作方法 Download PDF

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Abstract

制作半导体器件的方法，包括：a)提供半导体衬底，b)在半导体衬底的顶表面上提供绝缘层，c)通过适当的注入在所述半导体衬底的顶层中制作非晶层，d)通过所述绝缘层在所述半导体衬底中注入掺杂剂以便为所述非晶层提供预定的掺杂轮廓，执行所述注入使得所述掺杂轮廓具有位于所述绝缘层内的峰值，e)施加固相外延再生长操作以再生长所述非晶层并激活所述掺杂剂。

Description

利用固相外延再生长的具有降低的掺杂轮廓深度的半导体衬底及其制作方法
技术领域
本发明涉及制作半导体器件的方法，包括：
a)提供半导体衬底，
b)在半导体衬底的顶表面上提供绝缘层，
c)通过适当的注入在半导体衬底的顶层中制作非晶层，
d)通过所述绝缘层在半导体衬底中注入掺杂剂以便为非晶层提供预定的掺杂轮廓，
e)施加固相外延再生长操作以再生长非晶层并激活掺杂剂。
背景技术
这种方法是从US-A-6,063,682得知的。根据该现有技术文献，在硅衬底中注入重离子。注入的重离子在衬底的顶表面处形成非晶层。该非晶层没有沟道。接着，执行硅注入步骤以形成与衬底顶层内的填隙原子相比过量的空位。由于非晶化硅层没有沟道，因此注入的深度主要受限于该非晶化硅层。
在注入步骤中，例如，在小于15keV的能量水平下，使用剂量在1013-1015cm2范围内的硼(B)。如该现有技术文献的图中所示，硼注入在离硅衬底的顶表面相当大的距离处具有峰值。正如以下将要详细示出的，这在硅衬底内大约离顶表面高达10nm的距离的顶层处导致了很差的电导率轮廓。
发明内容
本发明的目的是提供制作如开始时所述的半导体器件的方法，其在该器件的顶层处产生较好的电导率轮廓。
根据本发明，提供制作半导体器件的方法，包括：a)提供半导体衬底，b)在半导体衬底的顶表面上提供绝缘层，c)通过适当的注入在所述半导体衬底的顶层中制作非晶层，d)采用1015-3.1015原子/cm2的剂量，通过所述绝缘层在所述半导体衬底中注入掺杂剂，以便为所述非晶层提供预定的掺杂轮廓，e)施加固相外延再生长操作以再生长所述非晶层并激活所述掺杂剂，其中在操作d)中，执行所述注入使得所述掺杂轮廓具有位于所述绝缘层内的峰值。
为此，本发明提供如上所限定的方法，其中在操作d)中，执行注入使得掺杂轮廓具有位于绝缘层内的峰值。
通过执行这个后来的操作，硅衬底的顶层形成具有改善的薄层电阻和大大降低的结深度的结。预期实际的结深度降低高达30％。
在实施例中，掺杂剂被激活以在操作e)之后为非晶层提供具有基本上位于顶表面处的峰值电导率值的电导率轮廓。
可以利用Ge、GeF2、Si、Xe或Ar原子中的至少一种在Si半导体衬底中制作非晶层。如果使用Ge原子，则可以施加1015原子/cm2的剂量和在2和30keV之间的能量。
本发明还涉及利用固相外延再生长技术制作的半导体器件，该半导体器件包括在半导体衬底表面处的具有具有基本上在该表面处的峰值电导率值的电导率轮廓的顶层。
在另一个实施例中，本发明涉及包括这种器件的金属氧化物半导体器件。
此外，本发明涉及设有这种半导体器件或这种金属氧化物半导体器件的装置。
现在将参考一些图来说明本发明，其仅仅旨在说明本发明，并不旨在限制它的范围。该范围仅由附加到该说明书的权利要求的限定及其技术等价物来限制。
附图说明
图1a-1f示出制作根据本发明的半导体器件的不同阶段。
图2示出根据从现有技术得知的方法，在半导体衬底中作为深度的函数的掺杂剂浓度和电导率轮廓的实例。
图3示出在半导体器件内具有三种不同初始非晶深度的一些p型结的Rs薄层电阻，该半导体器件是利用从现有技术得知的方法获得的。
图4示出与图2相似的轮廓，但是，图4的轮廓是利用本发明的方法获得的。
具体实施方式
在下面的描述中，在全部图中相同的参考数字指的是相同的元件。图1a-1f涉及利用本发明制作金属氧化物半导体器件。然而，正如对本领域技术人员来说显而易见的，这些发明特征可以应用在任何其它类型的需要浅结的半导体器件的制作中。
图1a示出p型半导体衬底1。场氧化区3设置在半导体衬底1的顶表面上。在特定位置处，利用本领域技术人员已知的技术提供薄氧化层5。薄氧化层5以后可以用作将要制作的MOS器件内的栅氧化层。然而，本发明并不限于施加薄氧化层5来获得希望的效果，这将在下面的描述中变得明显。
图1a的结构设有适当的光致抗蚀剂层30，该光致抗蚀剂层在薄氧化层5之上具有开口。随后，执行注入操作以在衬底1内制作n阱11。
薄氧化层5可以被除去以及被新的、另外的氧化层代替，并且以后用作将要制作的MOS器件中的栅氧化层。然而，在此假定薄氧化层5保留在原位。如图1c所示，在薄氧化层5的顶部上，提供多晶硅层13，其以后将用作将要制作的MOS器件的栅极。
执行非晶化注入15以在衬底1的顶部中制作非晶层。限定非晶层深度的注入深度用参考数字17表示。可以使用Ge、GeF2或Si来执行用以制作该非晶层的注入15。然而，替代地，可以应用诸如氙、氩或铟之类的其它原子。通过该注入，在非晶层中消除了硅衬底1中的沟道。
制作非晶层的这个步骤之后紧接着是掺杂剂注入，例如利用硼。由于在非晶层内不存在沟道，因此诸如硼之类的掺杂剂注入原子将渗入硅衬底1直到仅略微在非晶层下面的深度。这种随后的掺杂剂注入的深度用参考数字19表示。应当理解，注入的深度19仅略微大于非晶层的深度17。虚线17和顶表面之间的距离以及虚线19和衬底1的顶表面之间的距离没有按照比例绘制。绘制它们仅用以说明本发明的原理。
现在参考图2。
图2示出硅衬底的顶部、非晶层的深度17和硼(作为实例)注入的深度19。硼轮廓对应于现有技术文献US-A-6,063,682中所示的硼轮廓。
下一操作是应用所谓的低温方法，即固相外延再生长(SPER)技术。在SPER中，硅晶体首先被预非晶化，然后被掺杂并且最后在一般在550℃和750℃之间的温度被再生长。通过这种温度操作，非晶层被再生长并且掺杂剂(例如硼)被激活。SPER的主要优点是受限的掺杂剂扩散(几乎不超过非晶层17)和上述的固溶性掺杂剂激活。
由本发明者进行的实验已经表明，对于如图2所示的硼轮廓，在温度激活之后，形成如图2所示的电导率轮廓。也就是说，对应于较早的非晶层17的顶层内的电导率随着从半导体衬底表面增加的深度而升高，在图2中的虚线20所示的特定距离处达到峰值。在超过虚线20所示的深度处，电导率下降。在对应于较早的非晶层深度的虚线17之后，由于几乎不存在任何激活的掺杂剂原子，因此电导率显著下降。
虚线20和半导体衬底表面之间的距离可以在2-7nm之间。因此，最高顶层的电导率并不理想。这被认为是由于由衬底的该最高顶层中硼浓度太高导致的不良硼激活引起的。
图3示出一些其它实验结果以进一步说明半导体衬底的最高顶层中降低的电导率。
图3示出具有三种不同的初始非晶深度：即分别为9、14和22nm的p型结的Rs薄层电阻对在1.5keV的相同注入能量下分别为5.1014、1015、1.5.1015、3.1015、和1016离子/cm2的硼注入剂量的依赖关系。分别为9、14和22nm的深度是结深度。如所示，5.1014离子/cm2的剂量太低以致于不能为结激活提供合适的掺杂剂量。剂量增加到1015离子/cm2为最大的结激活提供足够的掺杂剂。剂量另外增加到3.1015离子/cm2基本上不影响薄层电阻值。然而，将剂量进一步增加到例如1.1016离子/cm2会降低结内的硼激活，这可通过较高的薄层电阻值看出。显然，高于一定水平的掺杂剂剂量降低了结的性能。
为了解决这一问题，本发明提出提供不同的掺杂剂轮廓，这将参考图4来说明。在半导体衬底的顶部上将是薄氧化层5(或任何其它合适的绝缘层)。该薄氧化层5，其可以具有2-4nm的厚度，连同适当剂量和能量的掺杂剂例如硼一起用于产生掺杂剂轮廓，使得该掺杂剂轮廓的峰值位于氧化层5内。优选地，在半导体器件表面处，选择半导体器件内的掺杂剂浓度的最高值，使得通过这些掺杂剂可获得的最大电导基本上位于半导体衬底表面处，如图4所示。结果，在半导体衬底1内不存在具有降低的薄层电阻的最高顶层。
为了获得如图4所示的掺杂剂轮廓，在实例中，可以在相对低的能量即小于5keV，更优选小于1.5keV的情况下，以大约1015离子/cm2的标准剂量使用硼。在SPER工艺期间，结的激活以及可选的硅化物形成(由于它与本发明不相关所以在此没有详细解释)在一般在550和700℃之间的温度、在直至1分钟的周期期间进行。所得到的导电层的厚度，即在Si表面和线17之间可以是7-12nm。
通过应用本发明的方法，所制作的结将在其大大降低的整个深度范围内具有几乎相同的电导率。预期与现有技术方法相比结深度可以降低了高达30％。
此外，将形成具有盒状的结轮廓的结。掺杂剂的激活是在初始非晶半导体层内，并且结的顶部部分将不会遭受太高的掺杂剂浓度。
此外，在一些应用中，工艺流程可以通过本方法被简化。也就是说，在典型的现有技术工艺中，在掺杂剂注入之前除去半导体衬底顶部上的绝缘层。然而，在此如果这种绝缘层已经存在于衬底的顶部上，那么它是被有意用于该工艺中的。
所提出的结形成可用于p型结，即例如通过使用硼。然而，本发明同样可以很好地应用于n型结。此外，本发明的解决方案可以同时应用于n和p节点。
现在，将参考图1d-1f来解释将要制作的半导体器件的完成。
如图1d所示，在SPER工艺之后，形成轻掺杂区18，其将成为衬底1上的MOS晶体管的源/漏延伸区。这些掺杂区18的深度将基本等于较早的非晶层17的深度。
在该结构的顶部上，淀积隔离材料21。隔离材料21可以是二氧化硅。然而，可以使用其它的隔离材料，其是本领域技术人员已知的。
采用仅保留与多晶硅层13相邻的侧隔离物23的方式，利用合适的刻蚀剂刻蚀隔离材料21。参见图1e。这全都是现有技术并且在此不需要进一步解释。应当注意，由于刻蚀工艺，仅保留了薄氧化层5的部分，即在多晶硅层13下面的部分和侧隔离物23下面的部分。通过刻蚀工艺除去薄氧化层5的位于其它地方的部分。
如图1f所示，执行进一步的离子注入操作。在所示的实施例中，用以制作p+源区27和p+漏区25的是p+注入29。这些源区和漏区27、25比在前的掺杂区18在衬底1中延伸得更深。侧隔离物23用作掩模以保护在前的掺杂区18的部分免受这个后来的p+注入29。因此，在该操作之后保留了延伸区18。
正如本领域的技术人员已知的，通过例如提供合适的硅化物工艺以在漏极25、源极27和用作栅极的多晶硅层13上形成硅化物来完成MOS器件的制作。这个后来的硅化物工艺是本领域的技术人员已知的，并且在图1f中没有示出。

Claims (9)

1.制作半导体器件的方法，包括：
a)提供半导体衬底，
b)在半导体衬底的顶表面上提供绝缘层，
c)通过适当的注入在所述半导体衬底的顶层中制作非晶层，
d)采用1015-3.1015原子/cm2的剂量，通过所述绝缘层在所述半导体衬底中注入掺杂剂，以便为所述非晶层提供预定的掺杂轮廓，
e)施加固相外延再生长操作以再生长所述非晶层并激活所述掺杂剂，其中
在操作d)中，执行所述注入使得所述掺杂轮廓具有位于所述绝缘层内的峰值。
2.根据权利要求1的方法，其中所述掺杂剂被激活以在操作e)之后为所述非晶层提供具有基本上位于所述顶表面处的峰值电导率值的电导率轮廓。
3.根据权利要求1或2的方法，其中所述半导体衬底是Si衬底，并且利用Ge、GeF2、Si、Xe或Ar原子中的至少一种来执行操作c)。
4.根据权利要求3的方法，其中利用锗在1015原子/cm2的剂量和在2和30keV之间的能量下执行所述操作c)。
5.根据权利要求1的方法，其中在小于5keV的能量下执行所述操作d)。
6.根据权利要求5的方法，其中在小于1.5keV的能量下执行所述操作d)。
7.根据权利要求5或6的方法，其中利用B执行所述操作d)。
8.根据权利要求6的方法，其中在550-700℃的温度执行操作d)直至1分钟。
9.根据权利要求1-6中的任何一个的方法，还包括在绝缘层上设置多晶硅层。
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Effect of surface treatmentduringGe+/B+twostepionimplantation. MATSUNAGA Y ET AL.IEEE,US,Vol.1 No.22. 1998
Effect of surface treatmentduringGe+/B+twostepionimplantation. MATSUNAGA Y ET AL.IEEE,US,Vol.1 No.22. 1998 *

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