JP3219996B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP3219996B2
JP3219996B2 JP05628196A JP5628196A JP3219996B2 JP 3219996 B2 JP3219996 B2 JP 3219996B2 JP 05628196 A JP05628196 A JP 05628196A JP 5628196 A JP5628196 A JP 5628196A JP 3219996 B2 JP3219996 B2 JP 3219996B2
Authority
JP
Japan
Prior art keywords
surface layer
impurity
semiconductor device
concentration
heat treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP05628196A
Other languages
English (en)
Other versions
JPH09139511A (ja
Inventor
篤 村越
三夫 小池
恭一 須黒
忠行 浅石
政雄 岩瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP05628196A priority Critical patent/JP3219996B2/ja
Priority to US08/622,589 priority patent/US5656859A/en
Priority to US08/841,575 priority patent/US5770512A/en
Publication of JPH09139511A publication Critical patent/JPH09139511A/ja
Application granted granted Critical
Publication of JP3219996B2 publication Critical patent/JP3219996B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、金属導電性を有す
る電極とシリコン表面層とにより形成されるコンタクト
を有する半導体装置及びその製造方法に関し、特に、結
晶歪を有するように高濃度に不純物を含有するシリコン
表面層の構造及びその製造方法、並びに浅い拡散層上に
コンタクトを形成する方法に関する。
【0002】
【従来の技術】MOS集積回路を構成する半導体装置の
微細化に伴い、ゲート電極及びソース/ドレイン領域の
層抵抗以外に、金属配線と半導体層とのコンタクト(接
触抵抗)抵抗の増大が大きな問題となってくる。0.1
μm世代のトランジスタではゲートの長さ(ゲート長)
が0.1μmと小さくなるため、チャネル部分のON抵
抗は500Ω程度以下になる。一方コンタクト抵抗の方
は、コンタクトサイズが10-10 cm2 と小さくなるた
め、従来用いられている単位面積当たりのコンタクト抵
抗(コンタクト抵抗率)の値10-6〜10-7Ωcm2
用いた場合には、コンタクト1個あたりのコンタクト抵
抗が1kΩ〜10kΩのオーダーになる。それ故に、本
来寄生抵抗であるはずのコンタクト抵抗がチャネル抵抗
を上回って支配的になり、半導体装置のスピードを律速
してしまう。装置の性能に悪い影響を及ぼさないように
するためには、コンタクト抵抗の値はチャネル抵抗の2
0%以下にすることが必要である。
【0003】一般にコンタクト抵抗率は、金属と半導体
との間のショットキー障壁高さと半導体中の電気的に活
性な不純物の濃度(キャリア濃度(電子または正孔濃
度))によって決定される。コンタクト抵抗率を低減す
る為には、ショットキー障壁高さは小さい方が好まし
く、また不純物の濃度は高い方が好ましいことは電界放
出トンネリング論理から容易に予想される。AlとSi
とのコンタクトを考えると、単位面積当たりのコンタク
ト抵抗値が10-6〜10-7Ωcm2 程度では、電気的に
活性な不純物の濃度を1020cm-3から2×1020cm
-3にすることによって、ショットキー障壁高さを0.2
5eV減少させたのと同様に1桁程度のコンタクト抵抗
低減効果がある。
【0004】ショットキー障壁を0.25eV減少させ
るためには電極材料を変えて仕事関数を変化させること
が必要であるが、p型Siに対してショットキー障壁を
減少させることは、n型Siに対してショットキー障壁
を増加させることを意味する。従って、コンタクト抵抗
を減少させるためには、半導体中の電気的に活性な不純
物の濃度を高める方法が有効であり、これまでにいくつ
かの方法が開発されている。これまで提案されている従
来例を以下に示す。
【0005】最初に、高温短時間熱処理で電気的に活性
な不純物濃度を高める方法について説明する。
【0006】半導体基板に不純物を1014〜1015cm
-2程度の注入量でイオン注入した後、結晶回復させるた
めに窒素雰囲気で高温短時間(800〜1050℃、2
0〜60秒)熱処理を行い、電気的に活性化した高濃度
不純物層を形成する方法がある。しかし、この方法で
は、熱処理温度における固溶限界濃度以上に活性な不純
物の濃度を高めることはできない。例えばSi中のBで
は2×1020cm-3以上の高濃度活性化を行うことは困
難である。この場合のAlとSiのコンタクト抵抗はせ
いぜい10-7Ωcm2 程度であり、これ以上の低抵抗化
は望めない。また熱処理の高温化及び長時間化は、不純
物拡散を引き起こすため、浅い不純物拡散層の形成は極
めて困難なものとなる。従って、浅い拡散層の形成と、
高濃度活性化を両立させることはできず、十分にコンタ
クト抵抗を下げることは困難である。
【0007】一方、シリコン基板にBを1016cm-2
上イオン注入し、B12を形成することによって、2×1
20cm-3以上のB活性化濃度に相当するキャリア(正
孔)濃度を得ることが可能であり、これは、米国特許
5,413,943号に記載されている。この方法に従
えば、コンタクト抵抗率は2×10-8Ωcm2 程度まで
低減できるが、10-8Ωcm2 未満のコンタクト抵抗率
を得ることは極めて困難である。
【0008】上述の2つの事例とは別に、シリコン基板
の導電性に殆ど影響を与えないSi+ やGe+ などSi
基板中では電気的に中性な粒子を、ドーパントに先だっ
て1014〜1015cm-2程度イオン注入することによっ
て、Si基板表面層を非晶質(アモルファス)化し、し
かる後に所望の導電型となるBなどの元素を1014〜1
15cm-2程度イオン注入するプリアモルファス化法が
知られている。この方法の目的はSi+ やGe+ による
プリアモルファス化によって、Bなどの質量の小さい元
素のチャネリングを防止することである。
【0009】この方法によれば、熱処理後にその熱処理
温度の固溶限界よりも高濃度の活性化不純物濃度が得ら
れる。しかしながら、この場合においても、AlとSi
基板とのコンタクト抵抗率は10-7cm2 程度であり、
これ以下の低抵抗化は困難である。また、熱処理温度の
高温化、若しくは熱処理時間の長時間化と共に、活性な
不純物の濃度も低下し、最終的には固溶限界濃度まで低
下してしまい、コンタクト抵抗も高くなるという問題点
がある。
【0010】また、Geドーピングに関しては、特開昭
62−76550号、特開平3−345630号、特開
平4−96325号、特開平4−225568号、特開
平5−90208号で提案されている。これら公報に開
示の方法によれば、熱処理によってGeドープSi表面
層にSiGeが形成され、金属とp型半導体とのショッ
トキー障壁高さを0.1から0.2eV程度小さくする
ことが可能となる。また、非晶質状態からの固相成長に
よって、高濃度活性化も可能となり、コンタクト抵抗を
低減することが可能となる。
【0011】Si中にGeを高濃度にドーピングした場
合、Geの方が原子半径が大きく(Siの格子定数は
0.543nm、Geは0.566nm)、Si結晶格
子が歪み結晶欠陥の生成要因となる。このため、Siよ
り原子半径の小さいBを適量ドーピングして、結晶歪み
を緩和する手法が用いられている。結晶歪みを緩和する
ためには、通常SiとGeの再配列が起こりやすい80
0℃以上の熱処理を行う。しかしながら、これらの手法
で得られるコンタクト抵抗は、せいぜい10-7Ω・cm
2 程度であり、0.1μm世代のデバイスにおいては1
kΩとなってしまう。
【0012】
【発明が解決しようとする課題】本発明は、微細デバイ
スに対応して、接合深さが0.1μm以下の拡散層に対
して10-7Ωcm2 未満のコンタクト抵抗率を実現する
ため、不純物が高濃度で活性化し、且つ接合深さの浅い
不純物拡散層を有する半導体装置及びその製造方法を提
供することを目的とする。
【0013】
【課題を解決するための手段】本発明においては、従来
のプリアモルファス化法に比較して1桁大きい注入量で
Ge等のSiより原子半径の大きい元素をイオン注入す
ること、Si中の固溶限以上の濃度でBをイオン注入す
ること、及び低温熱処理を組み合わせることにより、不
純物の高濃度活性化だけでなく、結晶歪みをSi表面層
に導入し、Siの格子間距離を広げ、キャリアの移動度
が高い結晶状態を形成することにより、コンタクト抵抗
を低減させる。
【0014】Geのダイアモンド格子の格子定数は前述
の通り、Siと比較して4%程度大きいことが知られて
いる。しかしながら、本発明による実施例では、Si原
子密度の10%程度のGeをSi表面層にイオン注入し
た後に、550℃程度の低温熱処理を行うことにより、
Si基板表面の格子定数が6%以上広がっていることが
見いだされた。この現象は単にGeとSiとの格子定数
の差によるものでなく、適当な量のGeがSi表面層に
分布することにより、Ge−Geの結合の頻度が高くな
り、Si−Siの結合を置き換えた構造になり、格子定
数の差(4%)以上に歪みが大きくなったといえる。実
際に、Geの共有結合半径は0.122nmでSiの共
有結合半径0.111nmと比較して10%程度大きい
ことから前述のことが裏付けられる。
【0015】また、キャリア(正孔)の移動度を測定し
た結果、同程度のGe濃度を有する従来技術のSi−G
eと比較して1桁以上大きな移動度になっていることが
判明した。この事実から考えても、本発明による表面歪
みを有する高濃度GeドープSiの表面層は従来のSi
−Geとは全く異なる構造になっていることが明確であ
る。
【0016】また、熱処理温度での固溶限以上に高濃度
にBが活性化した上記GeドープSiは、フェルミ準位
がSi基板の価電子帯(valence band)上
端のエネルギーレベルよりも0.25eV以上真空レベ
ルに近い(仕事関数が0.25eV以上小さい)ことが
読み取れる。この変化量は同一Ge濃度のSi−Geを
用いたときの仕事関数変化量の2倍以上であることが判
明した。
【0017】本発明の過程で見いだされた上記一連の事
実の発見は、これまでの半導体技術の延長では予期でき
ないことである。
【0018】本発明の第1の視点は、半導体装置におい
て、シリコンからなる下地層の表面内に形成され且つキ
ャリアを含有する表面層と、前記表面層との間にコンタ
クトが形成されるように前記表面層上に配設された金属
導電性を有する電極と、を具備し、前記コンタクトにお
けるショットキー障壁の高さを低下させるように、前記
表面層が、格子定数を変化させるための第1不純物を第
1濃度で且つ非熱平衡状態で含有し、前記表面層の格子
定数が、前記第1不純物を前記第1濃度で且つ熱平衡状
態で含有するシリコンの格子定数よりも大きくなるよう
に設定されることを特徴とする。
【0019】本発明の第2の視点は、第1の視点に係る
半導体装置において、前記表面層内における前記第1不
純物の原子どうしの結合率が、前記第1不純物を前記第
1濃度で且つ熱平衡状態で含有するシリコン内における
前記第1不純物の原子どうしの結合率よりも大きいこと
を特徴とする。
【0020】本発明の第3の視点は、第1または2の視
点に係る半導体装置において、前記第1不純物を含有す
ることにより、前記表面層内の前記キャリアの移動度が
シリコン内のそれよりも大きくなることを特徴とする。
【0021】本発明の第4の視点は、第1乃至3のいず
れかの視点に係る半導体装置において、前記第1不純物
が、炭素、ゲルマニウム、錫からなる群から選択された
元素からなることを特徴とする。
【0022】本発明の第5の視点は、第4の視点に係る
半導体装置において、前記表面層が、前記第1不純物と
してゲルマニウムを1×1021cm-3以上の濃度で含有
することを特徴とする。
【0023】本発明の第6の視点は、第1乃至5のいず
れかの視点に係る半導体装置において、前記表面層が、
前記キャリアを付与するための第2不純物を、シリコン
内における熱平衡状態での固溶限界以上の濃度で含有す
ることを特徴とする。
【0024】本発明の第7の視点は、第6の視点に係る
半導体装置において、前記表面層が、前記第2不純物と
して、ボロン、砒素、燐、ガリウム、インジウム、アン
チモンからなる群から選択された電気的に活性な元素を
含有することを特徴とする。
【0025】本発明の第8の視点は、第7の視点に係る
半導体装置において、前記表面層が、前記第2不純物と
して、電気的に活性なボロンを2×1020cm-3以上の
濃度で含有することを特徴とする。
【0026】本発明の第9の視点は、第6の視点に係る
半導体装置において、前記表面層が、前記第1及び第2
不純物として夫々ゲルマニウム及びボロンを含有し、前
記表面層内においてゲルマニウム及びボロンがGe−B
結合を実質的に含む固溶状態をなすことを特徴とする。
【0027】本発明の第10の視点は、第1乃至9のい
ずれかの視点に係る半導体装置の製造方法において、前
記下地層の表面に、前記第1不純物をイオン注入し、非
晶質状態のイオン注入層を形成する工程と、前記イオン
注入層を熱処理して結晶回復を行うことにより前記表面
層とする工程と、を具備し、前記熱処理の温度及び時間
をパラメータとして前記表面層の熱履歴を制御し、前記
非熱平衡状態を得ることを特徴とする。
【0028】本発明の第11の視点は、シリコンからな
る下地層の表面内に形成され且つキャリアを含有する表
面層を具備する半導体装置の製造方法であって、格子定
数を変化させるための第1不純物としてゲルマニウム
を、前記キャリアを付与するための第2不純物としてボ
ロンを、夫々前記下地層の表面にイオン注入し、イオン
注入層を形成する工程と、前記イオン注入層を熱処理し
て結晶回復を行うことにより前記表面層とする工程と、
を具備し、前記表面層が、ゲルマニウムを1×1021
-3以上の第1濃度で且つ非熱平衡状態で含有し、前記
表面層の格子定数が、ゲルマニウムを前記第1濃度で且
つ熱平衡状態で含有するシリコンの格子定数よりも大き
いことと、前記表面層が、シリコン内における熱平衡状
態での固溶限界以上の濃度でボロンを含有することと、
を満足するように前記イオン注入及び熱処理の条件を設
定することを特徴とする。
【0029】本発明の第12の視点は、シリコンからな
る下地層の表面内に形成され且つキャリアを含有する表
面層を具備する半導体装置の製造方法であって、前記キ
ャリアの移動度及び格子定数を変化させるための第1不
純物としてゲルマニウムを、前記キャリアを付与するた
めの第2不純物としてボロンを、夫々前記下地層の表面
にイオン注入し、イオン注入層を形成する工程と、前記
イオン注入層を熱処理して結晶回復を行うことにより前
記表面層とする工程と、を具備し、前記表面層が、ゲル
マニウムを1×1021cm-3以上の第1濃度で且つ非熱
平衡状態で含有し、前記表面層の格子定数が、ゲルマニ
ウムを前記第1濃度で且つ熱平衡状態で含有するシリコ
ンの格子定数よりも大きいことと、前記表面層が、シリ
コン内における熱平衡状態での固溶限界以上の濃度でボ
ロンを含有することと、前記表面層内においてゲルマニ
ウム及びボロンがGe−B結合を実質的に含む固溶状態
をなすことと、を満足するように前記イオン注入及び熱
処理の条件を設定することを特徴とする半導体装置の製
造方法。
【0030】本発明の第13の視点は、第11または1
2の視点に係る半導体装置の製造方法において、前記表
面層上に金属導電性を有する電極を配設する工程を更に
具備し、前記表面層と前記電極との間にコンタクトが形
成されることを特徴とする。
【0031】本発明に係る半導体装置の望ましい態様は
以下の通りである。
【0032】(1)前記表面層の格子定数がシリコンの
格子定数よりも4%より大きくなるように設定される。
【0033】(2)前記表面層が100nm若しくはそ
れより小さな厚さを有する。
【0034】(3)前記第2不純物による前記キャリア
の濃度のピークに対応する位置で、前記表面層と前記電
極との間の前記コンタクトが形成される。
【0035】本発明によれば、第1不純物によりシリコ
ン格子定数よりも、1%望ましくは4%以上格子定数を
大きくできることによって、金属と半導体との仕事関数
の差を変化させることが可能となる。また、本発明によ
れば、第1不純物により表面層内のキャリアの移動度を
シリコン内よりも大きく、例えば、2倍以上望ましくは
10倍以上大きくできることによって、金属と半導体と
の接触抵抗を低減することが可能となる。従って、本発
明によれば、また、最大キャリア濃度が例えば2×10
20cm-3以上の高活性な不純物拡散層を形成することが
可能となる。更に、キャリアを付与するための第2不純
物としてボロンを用いることにより、熱処理によってG
e−B結合、B−B結合を表面層内に含有させることが
可能となり、金属と半導体との仕事関数の差を変化させ
ることが可能となる。
【0036】
【発明の実施の形態】以下、図面を参照して本発明を詳
述する。
【0037】図1は、本発明の実施の形態に係る半導体
装置の製造方法の実施例を工程順に示す。
【0038】図1(f)図示の如く、本発明の実施の形
態に係る半導体装置は、下地層であるシリコン基板1の
表面内に形成され且つキャリアを含有する表面層即ち不
純物拡散層4aと、表面層4a上に配設された金属導電
性を有する電極6と、を有する。表面層4aと電極6と
の間にはコンタクトが形成される。
【0039】表面層4aは、格子定数を変化させるため
の不純物としてゲルマニウムを1×1021cm-3以上の
濃度で且つ非熱平衡状態で含有する。表面層4aの格子
定数は、ゲルマニウムを同じ濃度で且つ熱平衡状態で含
有するシリコンの格子定数よりも大きくなるように設定
される。これにより、表面層4aと電極6と間に形成さ
れるコンタクトのショットキー障壁の高さを低下させる
ことが可能となる。ここで、表面層4a内におけるゲル
マニウム原子どうしの結合率は、ゲルマニウムを同じ濃
度で且つ熱平衡状態で含有するシリコン内におけるゲル
マニウム原子どうしの結合率よりも大きくなる。
【0040】表面層4aはまた、キャリアを付与するた
めの不純物として電気的に活性なボロンを、シリコン内
における熱平衡状態での固溶限界以上の濃度で含有す
る。ゲルマニウムを含有することにより、表面層4a内
のキャリアの移動度はシリコン内のそれよりも大きくな
る。
【0041】本実施の形態に係る半導体装置の製造方法
の実施例を次に説明する。
【0042】まず、図1(a)図示の如く、単結晶シリ
コン基板1に、CVD(Chemical Vapor Deposition) 法
で200nmの二酸化シリコン膜2を推積した。次に、
図1(b)図示の如く、二酸化シリコン膜2をパターニ
ングし、0.3μm×0.3μmのコンタクト孔3を開
孔した。単結晶シリコン基板1の表面には、例えば燐が
2×1015cm-3含まれたn型シリコン層が形成されて
いてもよく、この場合、上述の二酸化シリコン膜2のパ
ターニングにより、かかるn型シリコン層が露出され
る。
【0043】次に、二酸化シリコン膜2をマスクとして
シリコン基板1に、ゲルマニウム(Ge)を加速電圧5
0keV、ドーズ量3×1016cm-2でイオン注入し
た。これにより、図1(c)図示の如く、基板1に非晶
質状態のイオン注入層4が形成された。更に、イオン注
入層4に、ボロン(B)を、加速電圧10keV、ドー
ズ量5×1015cm-2でイオン注入した。ここで、ゲル
マニウムはシリコンの結晶を変形させ、シリコンの結晶
の格子定数よりも大きな格子定数を有する結晶を形成す
るための不純物であり、ボロンはキャリアを付与するた
めの不純物である。
【0044】この後、加熱炉内の窒素雰囲気中で、55
0℃で1時間の熱処理を行った。これにより、非晶質状
態のイオン注入層4の結晶回復が行われると共に、イオ
ン注入されたゲルマニウム及びボロンが拡散し、図1
(d)図示の如く、p型の表面層即ち不純物拡散層4a
が形成された。加熱炉としては抵抗加熱炉を用いた。
【0045】次に、図1(e)図示の如く、基板に厚さ
400nmのアルミニウム(Al−1%Si)を推積し
て金属膜による導電層5を形成した。導電層5の形成
は、例えばスパッタ法によって行うことができる。
【0046】次に、図1(f)図示の如く、導電層5を
コンタクト孔3に合わせてパターニングし、電極6を形
成した。この後、450℃で15分の熱処理を行い、電
極と半導体とのオーミックコンタクトを形成した。
【0047】なお、本発明において、p型の表面層即ち
不純物拡散層4aを形成するためのイオン注入及び熱処
理の条件は、ゲルマニウムが1×1021cm-3以上の濃
度で表面層4aに含有されると共に、ボロンがシリコン
中における熱平衡状態での固溶限界(2×1020
-3)以上の濃度で同層4aに含有されるように設定さ
れる。即ち、イオン注入後の熱処理においては、表面層
4a内にボロンが過飽和状態で固溶された状態が維持さ
れる。
【0048】また、本発明において、p型の表面層即ち
不純物拡散層4aを形成するためのイオン注入及び熱処
理の条件は、表面層4a内においてゲルマニウム及びボ
ロンがGe−Ge結合、Ge−B結合、B−B結合を支
配的に含むように設定される。また、不純物拡散層4a
内の格子定数がシリコンのそれよりも1%以上大きくな
るように設定される。
【0049】ゲルマニウム内におけるキャリアの移動度
はシリコン内のそれよりも大きいため、Ge−B結合の
存在及び格子定数の広がりにより、表面層4a内のキャ
リアの移動度がシリコン内のそれよりも大きくなる。
【0050】即ち、本発明においては、イオン注入後に
実施される熱処理の温度及び時間をパラメータとして、
表面層4a熱履歴を制御し、表面層4a内に含有される
ゲルマニウムの非熱平衡状態を得ている。なお、熱履歴
としては、イオン注入直後の熱処理だけでなく、イオン
注入後に行われる熱処理の全てを考慮することが重要で
ある。
【0051】上述の方法によって形成した実施例のサン
プルS1について、アルミニウム電極と不純物拡散層間
のコンタクト抵抗を実測したところ、6.9×10-9Ω
・cm2 であった。
【0052】実施例におけるコンタクト抵抗の低減効果
を調べる為に、ゲルマニウムのイオン注入を行わず、ボ
ロンのみを加速電圧10keV、ドーズ量5×1015
-2でイオン注入し、図1(f)に示すような構造のサ
ンプルS2を比較例として形成した。比較例のサンプル
では、イオン注入直後の熱処理として、窒素雰囲気中で
850℃で30分の熱処理を行った。比較例のサンプル
S2のコンタクト抵抗を実測したところ4×10-7Ω・
cm2 であった。
【0053】上述の結果から、実施例のサンプルS1で
は、比較例のサンプルS2に比べて、コンタクト抵抗が
著しく低下していることが分かる。また、実施例の方法
において、異なる大きさのコンタクト孔を用いた測定で
も、同様に同じ低抵抗値のコンタクト抵抗が得られこと
が判明した。
【0054】次に、実施例のサンプルS1及び比較例の
サンプルS2について、ホール測定によって、コンタク
ト部のキャリア濃度、即ち、電気的に活性な不純物の濃
度の基板深さ方向の分布を調べた。その結果を図2に示
す。図2図示の如く、実施例のサンプルS1では最大キ
ャリア濃度として、7×1020cm-3という値が得られ
た。基板表面近傍即ちコンタクト部においては2×10
20cm-3という値が得られた。これに対し、比較例のサ
ンプルS2においては、コンタクト部のキャリア濃度と
して1×1020cm-3以下の値しか得られなかった。こ
の実験の結果、実施例のサンプルS1では、シリコン中
における熱平衡状態での固溶限界(2×1020cm-3
以上の濃度で電気的に活性な不純物が存在していること
が分かる。
【0055】更に、イオン注入後の熱処理の影響を調べ
るため、単結晶シリコン基板にボロンのみをイオン注入
した場合と、ゲルマニウム及びボロンをイオン注入した
場合とにおけるキャリア濃度の深さ方向の分布の熱処理
温度依存性を調べた。ボロンのイオン注入は加速電圧1
0keV、ドーズ量5×1015cm-2で行った。ゲルマ
ニウムのイオン注入は加速電圧50keV、ドーズ量3
×1016cm-2で、ボロンのイオン注入前に行った。イ
オン注入後の熱処理は、窒素雰囲気中で、550℃〜8
50℃で1時間行った。図3にボロンのみをイオン注入
した場合のキャリア濃度を示し、図4にゲルマニウム及
びボロンをイオン注入した場合のキャリア濃度を示す。
【0056】図3図示の如く、ボロンのみをイオン注入
した場合、熱処理温度の高温化に伴ってキャリア濃度が
増加すると共にボロンの基板内方への拡散が見られる。
この場合に得られる最大キャリア濃度は、850℃の熱
処理時が最も高く、約2×1020cm-3である。
【0057】これに対して、図4図示の如く、ゲルマニ
ウム及びボロンをイオン注入した場合、熱処理温度の高
温化に伴ってボロンの基板内方への拡散は見られるが、
図3と比べるとボロンの拡散が抑制されていることが分
かる。即ち、シリコンに対して完全固溶体であるゲルマ
ニウムが高濃度に存在することによりボロンが安定化
し、拡散しにくくなる。また、この場合に得られる最大
キャリア濃度は約7×1020cm-3と高く、この値は熱
処理温度によらず殆ど同じである。即ち、この実験の結
果、ゲルマニウムを高濃度にイオン注入することによ
り、熱的に安定した高キャリア濃度層が形成できること
が分かる。しかしながら、基板表面近傍即ち、コンタク
ト部のキャリア濃度は2×1020cm-3となっているこ
とから、より低抵抗のコンタクトを形成する場合には、
例えば基板をエッチングするなどして、キャリア濃度の
最も高い領域にコンタクト界面を形成することが好まし
い。
【0058】ところで、上述の実験における最大キャリ
ア濃度がコンタクト部において2×1020cm-3である
のに対して、前述の実施例のサンプルS1では、6.9
×10-9Ω・cm2 という非常に低いコンタクト抵抗が
得られている。この超低抵抗値のコンタクト抵抗は、単
にキャリア濃度の高濃度化だけで得られる値ではない。
即ち、Al/Siのショットキー障壁の高さ(仕事関数
差)はp型拡散層に対して約0.45eVであり、キャ
リア濃度が2×1020cm-3の時でも、計算上コンタク
ト抵抗は、1×10-7Ω・cm2 である。また、SiG
eが形成されたとしても仕事関数差は、約0.1eV程
度低くはなるが、上述の超低抵抗のコンタクト抵抗を説
明することはできない。
【0059】従って、ゲルマニウムを高濃度にイオン注
入することによって、仕事関数を大幅に変化させるだけ
の結晶変形が起きている可能性がある。そこで、FE−
TEM(Field Emission Transmission Electron micros
cope) により、単結晶シリコン基板に形成された不純物
拡散層のコンタクト界面近傍領域における結晶状態の微
少領域電子線回析像を得た。ここで用いたサンプルは、
ゲルマニウムのイオン注入を加速電圧50keV、ドー
ズ量3×1016cm-2で、ボロンのイオン注入を加速電
圧10keV、ドーズ量5×1015cm-2で夫々行い、
イオン注入後の熱処理を550℃で1時間行ったもので
ある。
【0060】上記実験により得られた回析像を図5に模
式的に示す。図5において「○」は基板表面近傍から深
さ約40nmまでの領域、即ちコンタクト界面近傍領域
の回析像を現し、「●」はより深い領域のシリコン基
板、即ち、ゲルマニウム及びボロンのイオン注入の影響
を受けていないシリコン領域の回析像を現す。
【0061】「○」で現されるコンタクト界面近傍領域
の回析像は、「●」で現されるより深い領域の回析像よ
りも内方に位置している。これはコンタクト界面近傍領
域で格子定数が大きくなっていることを意味する。この
時の格子定数の増大の程度は、カメラ長を含めて見積も
ると、シリコンよりも5%以上大きくなっている計算に
なる。
【0062】シリコンの格子定数が0.543nmであ
るのに対してゲルマニウムの格子定数は0.565nm
であることから、その差は0.022nmである。従っ
て、完全にゲルマニウムの結晶が形成されたとしても、
格子定数はシリコンに対して最大でも4%しか大きくな
らない。このため、上述の5%の格子定数の増大は、シ
リコンゲルマニウムの形成では説明できない結果であ
る。
【0063】また、ボロンのみをイオン注入した場合に
ついても同様に回折像を得た。しかしこの場合、格子定
数の変化に起因した回析像の変化は観測されなかった。
【0064】以上のような実験結果から、ゲルマニウム
を高濃度にイオン注入することによって得られる超低抵
抗値のコンタクト抵抗は、キャリア濃度の高濃度化のみ
ならず、仕事関数を変化させるだけの結晶変形がコンタ
クト界面近傍領域で生じていることにも起因するものと
推測される。
【0065】なお、チャネルのON抵抗と、コンタクト
抵抗の差は、素子サイズが縮小されるのに伴い少なくな
る。近似的には、素子サイズが1/kに縮小されると、
チャネルのON抵抗は変化しないのに対し、コンタクト
抵抗k2 倍になる。従って、半導体装置が微細になるほ
ど、上述の方法によるコンタクト抵抗の低減は一層有効
となる。
【0066】次に、ゲルマニウムのイオン注入における
ドーズ量と、不純物拡散層のシート抵抗との関係を調べ
た。ゲルマニウムのイオン注入を行う場合は、加速電圧
50keV、ドーズ量5×1015cm-2〜3×1016
-2の条件で行った。ボロンのイオン注入は、加速電圧
10keV、ドーズ量5×1015cm-2で、ゲルマニウ
ムのイオン注入後に行った。イオン注入後の熱処理は、
窒素雰囲気中で、550℃〜850℃で1時間行った。
このようにして単結晶シリコン基板に形成された不純物
拡散層のシート抵抗を測定した。その結果を図6に示
す。
【0067】図6から、ゲルマニウムのドーズ量の増加
に伴い、シート抵抗が低下していることが分かる。ゲル
マニウムのドーズ量が5×1015cm-2の場合若しくは
ゲルマニウムのイオン注入を行わない場合、、シート抵
抗に熱処理温度依存性が見られ、熱処理温度が高いほど
シート抵抗の値が低いことが分かる。一方、ゲルマニウ
ムのドーズ量を1×1016cm-2以上とすることによ
り、550℃の低温熱処理でも100Ω/□と低いシー
ト抵抗が得られ、また、熱処理温度依存性もほとんど見
られなくなることが分かる。
【0068】この結果は、従来技術で述べたプリアモル
ファス化の効果ではなく、高濃度のゲルマニウムが存在
することによる効果である。単なるプリアモルファス化
の効果であるならば、ドーズ量は1×1015cm-2でも
十分に非晶質層が形成できる。本発明においては、ゲル
マニウムのドーズ量が1×1016cm-2以上、濃度が1
×1021cm-3以上において超低抵抗値のシート抵抗が
得られる。
【0069】次に、コンタクト抵抗とゲルマニウム濃度
との相関を調べた。ゲルマニウムのイオン注入は、注入
後の不純物拡散層内における濃度を変数として、加速電
圧50keVで行った。ボロンのイオン注入は、加速電
圧10keV、ドーズ量5×1015cm-2で、ゲルマニ
ウムのイオン注入後に行った。イオン注入後の熱処理
は、窒素雰囲気中で、550℃で1時間行った。このよ
うな条件下で、図1図示の工程でサンプルを形成し、そ
れらのコンタクト抵抗を測定した。その結果を図7に示
す。図7から、ゲルマニウム濃度の増加に伴い、コンタ
クト抵抗も低下することが分かる。
【0070】更に、コンタクト抵抗とコンタクト界面近
傍領域における格子定数の変化率との相関を調べた。格
子定数の変化率は、(表面層の格子定数−Si基板バル
ク格子定数)/Si基板バルク格子定数[%]で規定し
た。その結果を図8に示す。図8から、格子定数の変化
率が正に大きいほど、コンタクト抵抗が低下することが
分かる。この実験結果は、ゲルマニウムを高濃度にイオ
ン注入することによって得られる超低抵抗値のコンタク
ト抵抗が、キャリア濃度の高濃度化のみならず、コンタ
クト界面近傍領域で生じている結晶変形にも起因するこ
とを支持するものである。
【0071】また、比較例として、単結晶シリコン基板
に高濃度にシリコンをイオン注入し、基板表面近傍をア
モルファス化した後、上記条件でボロンをイオン注入し
たサンプルを作成した。この比較例では、550℃の低
温熱処理時には高キャリア濃度層が形成されたものの、
熱処理温度の高温化と共に、キャリアのピーク濃度は低
下した。また、FE−TEMによる電子線回析像評価に
おいても、格子定数の変化に起因した回析像の変化は見
られなかった。このことから、ゲルマニウムが高濃度に
存在することが、高活性化、超低抵抗性に不可欠と考え
られる。
【0072】前述の如く、図1図示の方法によって形成
した実施例のサンプルS1における、アルミニウム電極
と不純物拡散層間のコンタクト抵抗の実測値は、6.9
×10-9Ω・cm2 であった。
【0073】実施例におけるコンタクト抵抗の低減効果
を調べる為に、イオン注入後の熱処理として、窒素雰囲
気中で850℃で30分の熱処理を行った以外はサンプ
ルS1と同じ条件で、図1(f)に示すような構造のサ
ンプルS3を比較例として形成した。比較例のサンプル
S3のコンタクト抵抗を実測したところ、8×10-8Ω
・cm2 であった。
【0074】上述の結果から、実施例のサンプルS1で
は、比較例のサンプルS3に比べて、コンタクト抵抗が
著しく低下していることが分かる。また、実施例の方法
において、異なる大きさのコンタクト孔を用いた測定で
も、同様に同じ抵抗値のコンタクト抵抗が得られた。
【0075】次に、実施例のサンプルS1及び、比較例
のサンプルS3について、ホール測定によって、コンタ
クト部のキャリア濃度、即ち電気的に活性な不純物の濃
度の基板深さ方向の分布を調べた結果を図9に示す。
【0076】図9図示の如く、実施例のサンプルS1及
び比較例のサンプルS3共に、深さ方向への拡散挙動は
異なるが、最大キャリア濃度として7×1020cm-3
基板表面近傍、即ち、コンタクト部でのキャリア濃度と
して2×1020cm-3という値が得られている。即ち、
シリコン中における熱平衡状態での固溶限界以上の濃度
で電気的に活性な不純物が存在していることが分かる。
【0077】この実験の結果、コンタクト抵抗に対して
はキャリア濃度のみならず、他の要因を含んでいること
を示している。上述の実験における、実施例のサンプル
S1及び比較例のサンプルS3共に、コンタクト部のキ
ャリア濃度が2×1020cm-3であるのに対して、熱処
理条件の違いによって6.9×10-9Ω・cm2 という
非常に低いコンタクト抵抗が得られるということは、単
にキャリア濃度の高濃度化だけで説明できるものではな
い。
【0078】従って、熱処理に伴う非晶質層からの単結
晶化過程において、仕事関数差を低減させるだけの結晶
状態の変化が生じていることが考えられる。そこで、先
述のホール測定から得られたキャリア濃度と移動度との
関係を調べた結果を図10に示す。
【0079】図10図示の如く、実施例のサンプルS1
及び比較例のサンプルS3共に、キャリアの高濃度化に
伴い、キャリアの移動度は低下していく傾向にある。し
かしながら、同じキャリア濃度でもその移動度の値は、
サンプルS3に比べてサンプルS1では約1桁近く増大
している。Irvin Curveから求められるキャ
リアの移動度は、キャリア濃度が5×1020cm-3
時、約35cm2 /V・secであることから、比較例
のサンプルS3においては変化は無いが、実施例のサン
プルS1は明らかに再結晶化層内における結晶性が異な
っていることを示している。
【0080】一般的に、シリコン中におけるホール(正
孔)の移動度は480cm2 /V・secであるのに対
して、ゲルマニウム中におけるホールの移動度は190
0cm2 /V・secと、ゲルマニウム中の方が4倍近
く移動度が高いことが知られている。ところが、上述の
如く、サンプルS1ではサンプルS3よりもホールの移
動度が約1桁大きく、この相違は、シリコンとゲルマニ
ウムとの間の相違よりも遥かに大きい。即ち、サンプル
S1では、キャリアの移動度を増加させるような結晶状
態の変化(歪)が生じていると考えられる。
【0081】再結晶化層内における不純物の結合状態を
調べるため、XPS(X-ray Photoelectron Spectrosco
py)による定性分析を行った結果を図11に示す。
【0082】図11図示の如く、実施例のサンプルS1
においては、比較例のサンプルS3と比較してGeの吸
収スペクトルのピークが大幅に増大している。図11に
おいて、X線の入射角を15°、90°としているが、
前者は基板表面付近、後者は基板内部まで入射している
ことを示している。即ち、Ge吸収スペクトルの強度増
大は基板内方での影響であり、明らかに実施例のサンプ
ルS1においては、再結晶化層内における結合状態が変
化していることを示している。
【0083】次に、B1s軌道付近に着目して同様にX
PSによる定性分析を行った結果を図12に示す。図中
の点線は実施例のサンプルS1で、実線は比較例のサン
プルS3の吸収スペクトルを示す。
【0084】図12図示の如く、両サンプルを比較する
と、B1s軌道付近のスペクトルは、その結合エネルギ
ーが変化している。実線で示される比較例のサンプルS
3においては、低エネルギー側の186.8eV及び1
87.5eVの2つから成り立っており、夫々3配位及
び、4配位でシリコンと結合したBによる吸収ピークと
同定される。一方、点線で示される実施例のサンプルS
1においては、より高エネルギー側に吸収スペクトルが
変化していることから、シリコン以外との結合状態で存
在していることを示している。即ち、ここで存在し得る
元素を考慮すれば、B−B結合、Ge−B結合が形成さ
れていることが容易に推測される。
【0085】以上のような実験結果から、ゲルマニウム
を高濃度にイオン注入することによって得られる超低抵
抗値のコンタクト抵抗は、キャリア濃度の高濃度化だけ
では説明できない。超低抵抗コンタクトの形成は格子歪
を導入し、キャリアの移動度をシリコンのそれよりも増
大させる結晶状態を形成することが重要である。これ
は、プリアモルファス化法による高活性化層の形成や、
シリコンゲルマニウムの形成による仕事関数の低減及び
コンタクト抵抗の低減では説明できない。本発明の上述
の効果は、基板表面近傍においてゲルマニウムが析出し
たような状態の中にボロンが取込まれた状態が形成され
ることにより得られたものであると推測される。
【0086】なお、上記実施例においてはシリコン基板
1の表面内に不純物拡散層4aを形成する場合について
述べたが、基板上に後付けした単結晶シリコン層、多結
晶シリコン層、非晶質シリコン層等の表面内に不純物拡
散層を形成する場合も本発明を適用することができる。
本発明において基板や後付け層は下地層として纏めるこ
とができる。
【0087】また、本発明によれば、超低抵抗値のシー
ト抵抗を有する浅い表面層が得られるため、半導体装置
のコンタクト部に限らず、浅い不純物拡散層を提供する
のに最適なものとなる。
【0088】図1図示の実施の形態においては、基板の
初期表面上に電極を形成する態様で説明を行った。しか
し、低抵抗コンタクトを形成する場合には、キャリア濃
度が最も高い領域にコンタクト界面を授けることが好ま
しい。図13は、かかる観点に基づいて、本発明の別の
実施の形態に係る半導体装置の製造方法の実施例を工程
順に示す。
【0089】まず、図13(a)図示の如く、単結晶シ
リコン基板1に、CVD(ChemicalVapor Deposition)
法で200nmの二酸化シリコン膜2を推積した。次
に、図13(b)図示の如く、二酸化シリコン膜2をパ
ターニングし、0.3μm×0.3μmのコンタクト孔
3を開孔した。単結晶シリコン基板1の表面には、例え
ば燐が2×1015cm-3含まれたn型シリコン層が形成
されていてもよく、この場合、上述の二酸化シリコン膜
2のパターニングにより、かかるn型シリコン層が露出
される。
【0090】次に、二酸化シリコン膜2をマスクとして
シリコン基板1に、ゲルマニウム(Ge)を加速電圧5
0keV、ドーズ量3×1016cm-2でイオン注入し
た。これにより、図13(c)図示の如く、基板1に非
晶質状態のイオン注入層4が形成された。更に、イオン
注入層4に、ボロン(B)を、加速電圧10keV、ド
ーズ量5×1015cm-2でイオン注入した。ここで、ゲ
ルマニウムはシリコンの結晶を変形させ、シリコンの結
晶の格子定数よりも大きな格子定数を有する結晶を形成
するための不純物であり、ボロンはキャリアを付与する
ための不純物である。
【0091】この後、加熱炉内の窒素雰囲気中で、55
0℃で1時間の熱処理を行った。これにより、非晶質状
態のイオン注入層4の結晶回復が行われると共に、イオ
ン注入されたゲルマニウム及びボロンが拡散し、p型の
表面層即ち不純物拡散層4aが形成された。加熱炉とし
ては抵抗加熱炉を用いた。
【0092】この後、ダウンフローエッチングにより半
導体基板表面を約40nmエッチングし、図13(d)
図示の如く、不純物拡散層4aをその表面から約40n
m掘り下げた。このエッチングは、不純物拡散層4aの
キャリア濃度のピークを電極6と不純物拡散層4aとの
界面に一致させるためのものである。
【0093】次に、図13(e)図示の如く、基板に厚
さ400nmのアルミニウム(Al−1%Si)を推積
して金属膜による導電層5を形成した。導電層5の形成
は、例えばスパッタ法によって行うことができる。
【0094】次に、図13(f)図示の如く、導電層5
をコンタクト孔3に合わせてパターニングし、電極6を
形成した。この後、450℃で15分の熱処理を行い、
電極と半導体とのオーミックコンタクトを形成した。
【0095】上述の方法によって得られたアルミニウム
電極と不純物拡散層間のコンタクト抵抗は、4×10-9
Ω・cm2 〜6×10-9Ω・cm2 であった。
【0096】図13図示の工程では、基板1のエッチン
グ(不純物拡散層4aのエッチング)をイオン注入後の
熱処理の後で、二酸化シリコン膜をマスクとして行って
いる。このエッチングは、前述の如く、不純物拡散層4
aのキャリア濃度のピークを電極6と不純物拡散層4a
との界面に一致させるためのものである。しかし、この
エッチングは、イオン注入後の熱処理前、或いは二酸化
シリコン膜の成膜前におこなってもよい。また、同エッ
チングは、ドライエッチングに代え、ウェットエッチン
グ等、他のエッチング方法を用いて行うこともできる。
【0097】なお、図1及び図13図示の実施の形態に
おいては、キャリアの移動度及び格子定数を変化させる
ための不純物としてゲルマニウムを用いているが、ゲル
マニウムに代え、炭素或いは錫を不純物を用いても同様
な効果が得られる。
【0098】また、図1及び図13図示の実施の形態に
おいては、キャリアを付与するための不純物としてボロ
ンを用いているが、ボロンに代え、シリコン中で電気的
に活性化する他の不純物、例えば砒素、燐、ガリウム、
インジウム、アンチモン等を用いても同様な効果が得ら
れる。
【0099】また、図1及び図13図示の実施の形態に
おいては、コンタクトを形成する電極6としてアルミニ
ウムを用いているが、アルミニウムに代え、金属導電性
を有する他の材料を用いても同様な効果が得られる。例
えば、銅、タングステン、チタン等、他の金属は勿論の
こと、導電性を有する化合物でもよい。特に、Coシリ
サイド、Niシリサイド、Pdシリサイド、Ptシリサ
イド、Tiシリサイド等の遷移金属のシリサイドを電極
若しくは電極の下地として用いる場合には、同シリサイ
ドをシリコン基板との反応により形成することができ
る。この場合、反応後に得られるシリサイドとシリコン
との界面を不純物拡散層4aのキャリア濃度のピークと
一致させるようにすれば、上述の基板のエッチングに代
えることができる。
【0100】また、超低抵抗コンタクトを形成するため
の不純物拡散層の形成は、活性化濃度の高濃度化だけで
なく、キャリアの移動度がシリコン基板に対するそれよ
りも増大するような格子歪みを有する結晶状態を形成す
ることが重要である。上述の製造方法の実施例において
は、不純物拡散層を形成するための熱処理として低温熱
処理を使用した。これは、ゲルマニウム濃度が10%程
度の領域での現象であり、よりゲルマニウム濃度が高い
場合には、高温熱処理でも前述のモデルが達成できる。
【0101】図14乃至図17は、熱処理時間を夫々3
0秒、60秒、120秒、1時間とした時の、超低抵抗
コンタクトを形成するために必要な、ゲルマニウム濃度
と熱処理温度との関係を示す。図14乃至図17におい
て、縦軸のゲルマニウム濃度比は、Ge濃度/(Ge+
Si濃度)×100[%]を表し、また、図中、線で囲
んだ領域ALRは、10-8Ωcm2 以下の超低抵抗コン
タクトを形成することができる条件を示す。
【0102】図14(熱処理時間30秒)図示の如く、
ゲルマニウム濃度の高濃度化により、超低抵抗コンタク
トを形成することができる熱処理温度範囲が広がること
が分かる。これは、ゲルマニウム濃度の高濃度化に伴
い、活性化した不純物の高濃度化及び、キャリアの移動
度が増大するような格子歪みを有する結晶状態が安定に
なることを示している。即ち、ゲルマニウム濃度の高濃
度化に伴い、Ge−Ge、Ge−B結合が支配的な状態
を、熱的に安定に維持できることを示している。
【0103】図15(熱処理時間60秒)、図16(熱
処理時間120秒)及び図17(熱処理時間1時間)図
示の如く、熱処理時間を増加させると、10-8Ωcm2
以下の超低抵抗のコンタクトの得られる条件(領域AL
R)が高温側から低温側に移動する。これは、より高温
ほど格子振動が激しいため、熱的に平衡な状態、即ち格
子歪みが緩和され歪み率の小さい状態に戻りやすいため
である。従って、格子振動が小さい700℃以下では、
熱処理時間を延ばしても、非熱平衡状態が保持される。
即ち、700℃以下では、Ge−Ge結合やGe−B結
合の頻度が高い状態が維持されるため、より低濃度のゲ
ルマニウムの場合でも超低抵抗のコンタクトが得られ
る。
【0104】本発明により得られたGeドーピングによ
る格子歪みは、従来例や従来理論からは予想できないほ
ど大きい。この点について、ゲルマニウム濃度に対する
シリコン結晶の格子歪み率を示す図18を参照して説明
する。ここで、格子歪み率とは、GeドープSiの格子
定数からSiの格子定数を差し引いた量をSiの格子定
数で割り、パーセント(%)表示した量である。図18
中、線L1は歪み率がGe濃度に比例するとして計算し
た場合を示し、線L2は通常のSi−Ge(800℃以
上の熱処理温度又は成膜温度で形成された結晶)で得ら
れる歪み率曲線を示す。線L3〜6は、本発明に従い、
夫々550℃、600℃、650℃、700℃温度で1
時間熱処理を行った場合の歪み率曲線を示す。
【0105】図18図示の如く、線L1、L2と比較
し、線L3〜6では、著しく大きな歪み率を示す。従来
のSi−Geでは熱的に平衡な状態になっているため、
歪みは緩和され最小値に達する。熱的に平衡な状態では
Ge濃度が低い場合、Geの結合する原子は確率的にS
iが多く、それ故にSi−Ge結合が高い頻度で形成さ
れる。しかしながら、本発明で得られる結合状態はSi
−Geに比較してGe−Ge結合が高い頻度で形成され
る。
【0106】即ち、イオン注入後に実施される熱処理
の、限られた温度範囲と時間範囲とで特定される熱履歴
条件のみにおいて、シリコン中に含有されるゲルマニウ
ムの安定性を有する非熱平衡状態が存在することとな
る。本発明においては、熱処理の温度及び時間をパラメ
ータとして、表面層4aの熱履歴を制御し、表面層4a
内に含有されるゲルマニウムの安定な非熱平衡状態を得
ている。なお、熱履歴としては、イオン注入直後の熱処
理だけでなく、イオン注入後に行われる熱処理の全てを
考慮することが重要である。また、熱処理時間が1時間
程度或いはそれ未満であれば、熱処理の最高温度は70
0℃以下であるのが望ましく、更に、熱処理時間が2分
以下になれば、熱処理の最高温度はゲルマニウムの濃度
に応じて高くすることができる。また、昇温速度は10
0℃/sec以上、降温速度は50℃/sec以上が望
ましい。
【0107】
【発明の効果】以上説明したように、本発明によれば、
シリコン表面層を浅く且つ高濃度に活性化した不純物を
含有するように形成できると共に、不純物拡散層に結晶
歪みを導入してキャリアの移動度を増大させることがで
きる。従って、シリコン表面層と金属電極とのコンタク
ト抵抗を大幅に低減することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る半導体装置の製造方
法の実施例を工程順に示す断面図。
【図2】本発明に係るサンプルと比較例のサンプルとに
おけるキャリア濃度の深さ方向の分布を示す図。
【図3】ボロンのみをイオン注入した場合の、キャリア
濃度の深さ方向の分布の熱処理温度依存性を示す図。
【図4】ゲルマニウム及びボロンをイオン注入した場合
の、キャリア濃度の深さ方向の分布の熱処理温度依存性
を示す図。
【図5】FE−TEMによる電子線回析による結晶性の
評価の模式図。
【図6】シート抵抗のゲルマニウムイオン注入ドーズ依
存性を示す図。
【図7】コンタクト抵抗のゲルマニウム濃度依存性を示
す図。
【図8】コンタクト抵抗と格子定数の変化率との関係を
示す図。
【図9】本発明に係るサンプルと比較例のサンプルとに
おけるキャリア濃度の深さ方向の分布を示す図。
【図10】本発明に係るサンプルと比較例のサンプルと
におけるキャリア濃度と移動度との関係を示す図。
【図11】本発明に係るサンプルと比較例のサンプルと
におけるXPSによる定性分析結果を示す図。
【図12】本発明に係るサンプルと比較例にサンプルと
におけるXPSによるB1s軌道付近の吸収ピークを示
す図。
【図13】本発明の別の実施の形態に係る半導体装置の
製造方法の実施例を工程順に示す断面図。
【図14】熱処理時間を30秒とした時の、超低抵抗コ
ンタクトを形成するために必要な、ゲルマニウム濃度と
熱処理温度との関係を示す図。
【図15】熱処理時間を60秒とした時の、超低抵抗コ
ンタクトを形成するために必要な、ゲルマニウム濃度と
熱処理温度との関係を示す図。
【図16】熱処理時間を120秒とした時の、超低抵抗
コンタクトを形成するために必要な、ゲルマニウム濃度
と熱処理温度との関係を示す図。
【図17】熱処理時間を1時間とした時の、超低抵抗コ
ンタクトを形成するために必要な、ゲルマニウム濃度と
熱処理温度との関係を示す図。
【図18】ゲルマニウム濃度に対するシリコン結晶の格
子歪み率を示す図。
【符号の説明】
1…単結晶シリコン基板、2…二酸化シリコン膜、3…
コンタクト孔、4…イオン注入層、4a…不純物拡散
層、5…導電層、6…電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅石 忠行 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝多摩川工場内 (72)発明者 岩瀬 政雄 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平4−299825(JP,A) 特開 平4−225568(JP,A) 特開 平4−212461(JP,A) 特開 平4−137528(JP,A) 特開 平4−96325(JP,A) 特開 平4−42575(JP,A) 特開 平3−166736(JP,A) 特開 平2−211623(JP,A) 特開 平2−211622(JP,A) 特開 昭57−15420(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/872 H01L 21/28 H01L 21/768

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項1】シリコンからなる下地層の表面内に形成さ
    れた表面層と、前記表面層との間にコンタクトが形成さ
    れるように前記表面層上に配設された金属導電性を有す
    る電極と、を具備し、 前記表面層は、前記表面層の格子定数を前記下地層のそ
    れよりも大きくするための第1不純物を第1濃度で含有
    すると共に、前記表面層にキャリアを付与するための第
    2不純物を第2濃度で含有し、前記第1及び第2不純物
    は、前記コンタクトにおけるコンタクト抵抗を低下させ
    るように機能することと、 前記第1及び第2不純物の原子により前記表面層内に形
    成される原子結合において、前記第1不純物の原子間の
    結合、前記第1及び第2不純物の原子間の結合、及び前
    記第2不純物の原子間の結合が支配的であることと、 を特徴とする半導体装置。
  2. 【請求項2】前記第2不純物の電気的に活性な原子は、
    シリコン内における熱平衡状態での固溶限界より高い濃
    度を有することを特徴とする請求項1に記載の半導体装
    置。
  3. 【請求項3】前記表面層は、前記下地層の格子定数より
    も5%以上大きい格子定数を有することを特徴とする請
    求項1または2に記載の半導体装置。
  4. 【請求項4】前記第1不純物は、前記表面層内の前記キ
    ャリアの移動度がシリコン内のそれよりも大きくなるよ
    うにすることを特徴とする請求項1乃至3のいずれかに
    記載の半導体装置。
  5. 【請求項5】前記第1不純物は、炭素、ゲルマニウム、
    錫からなる群から選択された元素からなることを特徴と
    する請求項1乃至4のいずれかに記載の半導体装置。
  6. 【請求項6】前記表面層は、前記第1不純物としてゲル
    マニウムを1×10 21 cm -3 以上の濃度で含有すること
    を特徴とする請求項5に記載の半導体装置。
  7. 【請求項7】前記第2不純物は、ボロン、砒素、燐、ガ
    リウム、インジウム、アンチモンからなる群から選択さ
    れた元素からなることを特徴とする請求項1乃至6のい
    ずれかに記載の半導体装置。
  8. 【請求項8】前記表面層は、前記第2不純物として電気
    的に活性なボロンを2×10 20 cm -3 以上の濃度で含有
    することを特徴とする請求項7に記載の半導体装置。
  9. 【請求項9】前記表面層は、前記第1及び第2不純物と
    して夫々ゲルマニウム及びボロンを含有し、前記表面層
    内においてゲルマニウム及びボロンがGe−B結合を実
    質的に含む固溶状態をなすことを特徴とする請求項1乃
    至8のいずれかに記載の半導体装置。
  10. 【請求項10】前記表面層は、100nm以下の厚さを
    有することを特徴とする請求項1乃至9のいずれかに記
    載の半導体装置。
  11. 【請求項11】前記表面層と前記電極との間の前記コン
    タクトは、前記第2不純物による前記キャリアの濃度の
    ピークに対応する位置で形成されることを特徴とする請
    求項1乃至10のいずれかに記載の半導体装置。
  12. 【請求項12】シリコンからなる下地層の表面内に形成
    された表面層と、前記表面層との間にコンタクトが形成
    されるように前記表面層上に配設された金属導電性を有
    する電極と、を具備する半導体装置の製造方法であっ
    て、 前記表面層の位置に対応して、前記下地層の表面内に第
    1及び第2不純物をイオン注入し、前記下地層の表面内
    にイオン注入層を形成する工程と、 前記イオン注入層を熱処理して結晶回復を行うことによ
    り、前記イオン注入層を前記表面層にする工程と、 前記表面層の位置に対応して、前記下地層上に前記電極
    を形成する工程と、を具備し、 ここで、前記第1不純物は前記表面層の格子定数を前記
    下地層のそれよりも大きくするための不純物であり、前
    記第2不純物は前記表面層にキャリアを付与するための
    不純物であり、前記第1及び第2不純物は、前記コンタ
    クトにおけるコンタクト抵抗を低下させるように機能す
    ることと、 前記イオン注入及ぴ前記熱処理の条件は、前記第1及び
    第2不純物の原子により前記表面層内に形成される原子
    結合において、前記第1不純物の原子間の結合、前記第
    1及び第2不純物の原子間の結合、及び前記第2不純物
    の原子間の結合が支配的となるように、設定されること
    と、 を特徴とする半導体装置の製造方法。
  13. 【請求項13】前記第2不純物による前記キャリアの濃
    度のピークに対応する位置で前記コンタクトが形成され
    るように、前記電極を形成する前に、前記表面層に対応
    する位置で前記下地層を掘り下げる工程を具備すること
    を特徴とする請求項12に記載の半導体装置の製造方
    法。
  14. 【請求項14】シリコンからなる下地層の表面内に形成
    された表面層を有する半導体装置の製造方法であって、 前記表面層の位置に対応して、前記下地層の表面内に第
    1及び第2不純物をイオン注入し、前記下地層の表面内
    にイオン注入層を形成する工程と、 前記イオン注入層を熱処理して結晶回復を行うことによ
    り、前記イオン注入層を前記表面層にする工程と、 を具備し、 ここで、前記第1不純物は前記表面層の格子定数を前記
    下地層のそれよりも大きくするための不純物であり、前
    記第2不純物は前記表面層にキャリアを付与するための
    不純物であることと、 前記イオン注入及び前記熱処理の条件は、前記第1及び
    第2不純物の原子により前記表面層内に形成される原子
    結合において、前記第1不純物の原子間の結合、前記第
    1及び第2不純物の原子間の結合、及び前記第2不純物
    の原子間の結合が支配的となるように、設定されること
    と、 を特徴とする半導体装置の製造方法。
  15. 【請求項15】前記表面層が前記第1不純物を非熱平衡
    状態で含有するように、前記熱処理における処理温度及
    び処理時間をパラメータとして前記イオン注入層の熱履
    歴を制御する工程を具備することを特徴とする請求項1
    2乃至14のいずれかに記載の半導体装置の製造方法。
  16. 【請求項16】前記イオン注入及び前記熱処理の条件
    は、前記表面層の格子定数が前記下地層の格子定数より
    も5%以上大きくなるように、設定されることを特徴と
    する請求項15に記載の半導体装置の製造方法。
  17. 【請求項17】前記イオン注入及び前記熱処理の条件
    は、前記第2不純物が固溶限界以上の濃度で前記表面層
    に含有されるように、設定されることを特徴とする請求
    項12乃至14のいずれかに記載の半導体装置の製造方
    法。
  18. 【請求項18】前記イオン注入及び前記熱処理の条件
    は、前記表面層に含有される前記第2不純物の内で電気
    的に活性なものの濃度が前記固溶限界以上となるよう
    に、設定されることを特徴とする請求項17に記載の半
    導体装置の製造方法。
  19. 【請求項19】前記第1不純物は、炭素、ゲルマニウ
    ム、錫からなる群から選択された元素からなることを特
    徴とする請求項12乃至18のいずれかに記載の半導体
    装置の製造方法。
  20. 【請求項20】前記イオン注入及び前記熱処理の条件
    は、前記表面層が、前記第1不純物としてゲルマニウム
    を1×10 21 cm -3 以上の濃度で含有するように、設定
    されることを特徴とする請求項19に記載の半導体装置
    の製造方法。
  21. 【請求項21】前記第2不純物は、ボロン、砒素、燐、
    ガリウム、インジウム、アンチモンからなる群から選択
    された元素からなることを特徴とする請求項14乃至2
    0のい ずれかに記載の半導体装置の製造方法。
  22. 【請求項22】前記イオン注入及び前記熱処理の条件
    は、前記表面層が、前記第2不純物として電気的に活性
    なボロンを2×10 20 cm -3 以上の濃度で含有するよう
    に、設定されることを特徴とする請求項21に記載の半
    導体装置の製造方法。
JP05628196A 1995-03-27 1996-03-13 半導体装置及びその製造方法 Expired - Lifetime JP3219996B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP05628196A JP3219996B2 (ja) 1995-03-27 1996-03-13 半導体装置及びその製造方法
US08/622,589 US5656859A (en) 1995-03-27 1996-03-26 Semiconductor device
US08/841,575 US5770512A (en) 1995-03-27 1997-04-30 Semiconductor device

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP6813195 1995-03-27
JP7-68131 1995-09-14
JP23746795 1995-09-14
JP7-237467 1995-09-14
JP05628196A JP3219996B2 (ja) 1995-03-27 1996-03-13 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH09139511A JPH09139511A (ja) 1997-05-27
JP3219996B2 true JP3219996B2 (ja) 2001-10-15

Family

ID=27295869

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05628196A Expired - Lifetime JP3219996B2 (ja) 1995-03-27 1996-03-13 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US5656859A (ja)
JP (1) JP3219996B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59707274D1 (de) * 1996-09-27 2002-06-20 Infineon Technologies Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US6130144A (en) * 1997-01-02 2000-10-10 Texas Instruments Incorporated Method for making very shallow junctions in silicon devices
KR100392039B1 (ko) 1999-02-22 2003-07-22 가부시끼가이샤 도시바 이온 주입법 및 이온 주입 장치
US6403454B1 (en) * 1999-10-29 2002-06-11 Agere Systems Guardian Corp. Silicon semiconductor devices with δ-doped layers
US6090651A (en) * 1999-11-05 2000-07-18 Lsi Logic Corporation Depletion free polysilicon gate electrodes
JP2004111479A (ja) * 2002-09-13 2004-04-08 Toshiba Corp 半導体装置及びその製造方法
US7262105B2 (en) * 2003-11-21 2007-08-28 Freescale Semiconductor, Inc. Semiconductor device with silicided source/drains
CN1322562C (zh) * 2003-12-05 2007-06-20 中芯国际集成电路制造(上海)有限公司 使用离子注入过的晶片监测低温急速热退火工艺
JP2006024829A (ja) * 2004-07-09 2006-01-26 Toshiba Corp 半導体装置及びその製造方法
US8211784B2 (en) * 2009-10-26 2012-07-03 Advanced Ion Beam Technology, Inc. Method for manufacturing a semiconductor device with less leakage current induced by carbon implant
JP5841021B2 (ja) * 2012-08-01 2016-01-06 日本電信電話株式会社 アバランシェフォトダイオードおよびその製造方法
US20170148726A1 (en) * 2015-11-03 2017-05-25 Applied Materials, Inc. Semiconductor processing method and semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385938A (en) * 1981-09-10 1983-05-31 The United States Of America As Represented By The Secretary Of The Air Force Dual species ion implantation into GaAs
US4602965A (en) * 1984-03-13 1986-07-29 Communications Satellite Corporation Method of making FETs in GaAs by dual species implantation of silicon and boron
JPH065734B2 (ja) * 1985-09-28 1994-01-19 新日本無線株式会社 半導体装置
US5149666A (en) * 1987-01-07 1992-09-22 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor memory device having a floating gate electrode composed of 2-10 silicon grains
US4928156A (en) * 1987-07-13 1990-05-22 Motorola, Inc. N-channel MOS transistors having source/drain regions with germanium
JPH0712089B2 (ja) * 1988-03-24 1995-02-08 宇宙開発事業団 赤外線センサ及び同赤外線センサを含む赤外線カメラ
US5241197A (en) * 1989-01-25 1993-08-31 Hitachi, Ltd. Transistor provided with strained germanium layer
US5362662A (en) * 1989-08-11 1994-11-08 Ricoh Company, Ltd. Method for producing semiconductor memory device having a planar cell structure
JP2702595B2 (ja) * 1990-08-13 1998-01-21 沖電気工業株式会社 不純物拡散層
JP3061406B2 (ja) * 1990-09-28 2000-07-10 株式会社東芝 半導体装置
JPH04225568A (ja) * 1990-12-27 1992-08-14 Toshiba Corp 半導体装置のコンタクト構造及びその製造方法
WO1993003502A1 (en) * 1991-07-26 1993-02-18 Nippondenso Co., Ltd. Method of producing vertical mosfet
JPH0590208A (ja) * 1991-09-25 1993-04-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5242847A (en) * 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
US5352631A (en) * 1992-12-16 1994-10-04 Motorola, Inc. Method for forming a transistor having silicided regions

Also Published As

Publication number Publication date
US5656859A (en) 1997-08-12
JPH09139511A (ja) 1997-05-27
US5770512A (en) 1998-06-23

Similar Documents

Publication Publication Date Title
US4717681A (en) Method of making a heterojunction bipolar transistor with SIPOS
JP3393731B2 (ja) 半導体デバイスおよびその形成方法
RU2155417C2 (ru) Омическая контактная структура полупроводникового прибора и способ ее изготовления
JP3219996B2 (ja) 半導体装置及びその製造方法
JPS58182259A (ja) ポリシリコン抵抗体の形成方法
EP0809863B1 (en) Hot carrier transistors and their manufacture
EP0130416B1 (en) A process for making an ohmic contact to an n-type conductivity group iii-v semiconductor compound and a semiconductor device having such an ohmic contact
US5516724A (en) Oxidizing methods for making low resistance source/drain germanium contacts
JP3313432B2 (ja) 半導体装置及びその製造方法
EP0508679A1 (en) Method for making a silicide layer by ionic implantation and semi semiconductor device thereby produced
US5880505A (en) C49-structured tungsten-containing titanium salicide structure
US5210438A (en) Semiconductor resistance element and process for fabricating same
JPS62245627A (ja) 液相エピタキシヤル法
JP2523019B2 (ja) 電界効果型半導体装置
Habanyama Interface control processes for Ni/Ge and Pd/Ge Schottky and Ohmic contact fabrication: Part one
Murakoshi et al. Ultralow contact resistivity for a metal/p-type silicon interface by high-concentration germanium and boron doping combined with low-temperature annealing
Joshi et al. High performance submicrometer CMOS with metal induced lateral crystallization of amorphous silicon
JP2005116725A (ja) 半導体装置及びその製造方法
JP3359925B2 (ja) 半導体装置の製造方法
JPS60127755A (ja) 半導体装置の製法
JPH06177067A (ja) 半導体集積回路装置の製造方法
JPH0697069A (ja) 導電性多結晶シリコン膜の製造方法
JP3207395B2 (ja) 半導体装置およびその製造方法
JPH04307741A (ja) 半導体装置の製造方法
JPS6360525A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070810

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080810

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090810

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090810

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100810

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100810

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110810

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110810

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120810

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120810

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130810

Year of fee payment: 12

EXPY Cancellation because of completion of term