TW201834241A - 具有前側源極與汲極觸點之場效電晶體或其他半導體裝置 - Google Patents

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葛瑞格 迪克斯
吉那 蘇梅特
艾瑞克 彼得森
拉傑西 那雅
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Abstract

一積體電路(IC)結構可包含具有一前側汲極觸點之一或多個溝渠式半導體裝置，例如場效電晶體(溝渠FET)。各半導體裝置可包含：一磊晶層、該磊晶層中之一摻雜源極區域、經耦合至該源極區域之一前側源極觸點、經形成於該磊晶層中之一溝渠中之一多晶閘極，及延伸通過該多晶閘極溝渠且與該多晶閘極隔離之一前側汲極觸點。該裝置可界定自該多晶閘極/源極區域交叉點至該前側汲極觸點之一漂移區域。該漂移區域可係位於該磊晶層內，且不延伸至一下層塊狀基板或過渡層內。該前側汲極觸點之深度可經選擇以影響各自裝置之崩潰電壓。另外，該等前側汲極觸點可允許該IC結構經覆晶安裝或封裝。

Description

具有前側源極與汲極觸點之場效電晶體或其他半導體裝置
本發明係關於半導體裝置，例如場效電晶體(FET)，且更特定言之，本發明係關於溝渠FET或具有前側源極及汲極觸點之其他溝渠類型之半導體裝置。
用於形成電晶體之程序包含產生分裂溝渠電晶體，其中該溝渠內部之閘極結構分裂成兩個分段。溝渠式電晶體包含場效電晶體(FET)，諸如功率MOSFET。使用溝渠形成之電晶體可包含埋設於在矽中蝕刻之一溝渠中之閘極電極。此可導致一垂直通道。在諸多此等FET中，電流可自半導體晶粒之前側流動至該半導體晶粒之後側。使用溝渠形成之電晶體可被視為係相對於橫向裝置之垂直電晶體。 溝渠FET裝置可藉由使用溝渠特徵而允許更佳之密度。然而，溝渠FET裝置當在模組及裝置中使用時可遭受封裝問題。此外，通常要求一薄背面研磨使用此等溝渠裝置。 圖1繪示包含數個溝渠式半導體裝置(更具體言之係溝渠FET)之一已知積體電路(IC)結構10。實例性IC結構10包含一高度摻雜之塊狀矽基板12、形成於塊狀基板12上方之一輕微摻雜之磊晶(EPI)層14及EPI層14與塊狀基板12之間之一過渡區域16。過渡區域可界定自更輕微摻雜之EPI層14至更高度摻雜之塊狀基板區域12之一過渡。更輕微摻雜之區域可摻雜地足夠少以使得一崩潰場存活。此區域之電阻可具有FET之操作之後果，因為此區域通常不係一純金屬。 摻雜源極區域20可形成於EPI層14之一頂部部分中，且多晶閘極30可沈積於形成於EPI層14中之溝渠中。一氧化或絕緣層26可形成於EPI層14上方，且源極觸點22及閘極觸點(圖中未展示)可形成於晶圓之頂部或前側上以將源極區域20及多晶閘極30連接至該晶圓之頂部或前側處之導電元件，例如連接至源極觸點22及/或前側閘極觸點(圖中未展示)之一上覆金屬層24。汲極觸點可位於晶圓之底部或後側上(如在圖1中所指示)以界定數個垂直溝渠FET。當與橫向FET比較時，此類型之垂直FET可提供更佳之密度。可使用一薄背面研磨來減少寄生電阻。 圖2繪示在載子濃度與深度之方面中之磊晶區域14、過渡區域16及塊狀基板12之效能。曲線之左邊平坦部分表示EPI 16中之電效能，該曲線之上升部分表示過渡區域14中之電效能，且該曲線之右邊平坦部分表示塊狀區域12中之電效能。在一些結構中，塊狀區域12可為50微米至150微米厚，且過渡16可為大約一微米厚。針對一典型25伏特FET而言，晶粒面積可為約7 mm2 ，且產生總共0.5莫姆，包含用於背面研磨之0.29莫姆及用於過渡之0.2莫姆的電阻。
本發明之實施例提供具有前側源極及汲極觸點之半導體裝置。一些實施例提供具有前側汲極觸點之溝渠場效電晶體(FET) FET，且可包含界定於一磊晶區域(EPI)中且不穿過一下層塊狀基板或過渡區域之一漂移區域(若存在)。一些實施例包含擁有一或多個此等FET (具有前側汲極觸點)之一積體電路(例如，微晶片)，該等前側汲極觸點可允許該積體電路(例如，微晶片)之覆晶類型安裝/封裝。 在一些實施例中，該前側汲極觸點可形成於一溝渠中，該溝渠形成於一多晶閘極溝渠(形成於EPI層中)內或經形成通過該多晶閘極溝渠。汲極觸點溝渠之深度且因此形成於此溝渠中之汲極觸點可選擇性地經設定且與該溝渠或相鄰結構相關聯之摻雜之濃度可經選擇以提供所得FET之一所要崩潰電壓。另外，在一些實施例中，該裝置可消除在現存溝渠FET中存在之摻雜磊晶(EPI)之矽之一過渡區域。此一過渡區域之消除可移除與該過渡區域相關聯之電阻。 一個實施例提供包含複數個半導體裝置之一設備，其中各半導體裝置包含一磊晶層、形成於該磊晶層中之一摻雜源極區域、耦合至該摻雜源極區域之一前側源極觸點、形成於該磊晶層中之一溝渠、延伸至形成於該磊晶層中之該溝渠內之一前側汲極觸點、及形成於該磊晶層中之一多晶閘極，其中在該多晶閘極與該前側汲極觸點之間界定一漂移區域。 在一個實施例中，各半導體裝置包括一溝渠場效電晶體(FET)。 在一個實施例中，該裝置進一步包含一前側閘極觸點。 在一個實施例中，該汲極觸點之一深度界定該半導體裝置之一崩潰電壓。 在一個實施例中，該汲極觸點位於該裝置之一塊狀基板區域上方。 在一個實施例中，該汲極觸點不延伸至該塊狀基板區域內。 在一個實施例中，該汲極觸點位於該磊晶層與一塊狀基板區域之間之一過渡區域上方。 在一個實施例中，該汲極觸點不延伸至該磊晶層與該塊狀基板區域之間之該過渡區域內。 在一個實施例中，該磊晶層直接耦合至一塊狀基板區域，其中該磊晶層與塊狀基板區域之間無過渡區域。 在一個實施例中，該半導體裝置界定自該前側源極觸點至該前側汲極觸點且不穿過一過渡層或一塊狀基板之一電流路徑。 在一個實施例中，該半導體裝置界定自該源極區域至該汲極觸點之一電流路徑，其中該電流路徑係完全包含於該磊晶層中。 在一個實施例中，該汲極觸點係藉由一氧化層與該多晶閘極隔離。 另一實施例提供包含至少一場效電晶體(FET)之一設備，其中各FET包含一基板、該基板上方之一磊晶區域、經形成於該磊晶區域中之一源極、經形成於該磊晶區域中之一多晶閘極、經形成於該磊晶區域中之一汲極觸點，及自該源極至該汲極觸點之一電流路徑，其中該電流路徑係位於該磊晶區域中且不穿過該基板。 在一個實施例中，該設備包含該磊晶區域與該基板之間之一過渡區域，其中該電流路徑不穿過該過渡區域。 在一個實施例中，該設備包含經耦合至該源極之一前側源極觸點；且其中該汲極觸點係一前側汲極觸點。 在一個實施例中，該汲極觸點係藉由一氧化層與該多晶閘極隔離。 在一個實施例中，該源極延伸至該磊晶區域內一第一距離，該多晶閘極延伸至該磊晶區域內大於該第一距離之一第二距離，且該汲極觸點延伸至該磊晶區域內大於該第二距離之一第三距離。 另一實施例提供形成一半導體裝置之一方法。該方法可包含：形成一磊晶(epi)區域；在該磊晶區域中形成一多晶閘極溝渠；形成通過該多晶閘極溝渠，且在該磊晶區域中延伸比該多晶閘極溝渠更長之一深度之一汲極觸點溝渠；在該多晶閘極溝渠中形成一多晶閘極；在該汲極觸點溝渠中形成一前側汲極觸點，其中該前側汲極觸點係包含於該磊晶區域中；且在與該多晶閘極相鄰之該磊晶區域中形成一源極區域，且其中一漂移區域經界定自該多晶閘極與源極區域之一交叉點至該前側汲極觸點。 在一個實施例中，該汲極觸點溝渠中之該前側汲極觸點係藉由一各自絕緣間隔件與至少一多晶閘極之各者隔離。 在一個實施例中，該漂移區域係完全包含於該磊晶層中。 在一個實施例中，該方法包含：形成一塊狀基板；且在該塊狀基板上方形成該磊晶區域，其中該漂移區域不延伸至該塊狀基板內。 在一個實施例中，該方法包含直接在該塊狀基板上形成該磊晶區域，使得該磊晶區域直接耦合至該塊狀基板。 在一個實施例中，該方法包含：形成一塊狀基板；且在該磊晶區域與該塊狀基板之間形成或界定一過渡區域，其中該漂移區域不延伸至該過渡區域內。 在一個實施例中，該方法包含：在該多晶閘極溝渠中形成一對多晶閘極；且在該汲極觸點溝渠中形成該前側汲極觸點，使得該前側汲極觸點在該多晶閘極溝渠中之該對多晶閘極之間延伸。 在一個實施例中，該方法包含在該前側汲極觸點與該對多晶閘極之各者之間形成一各自絕緣間隔件。 在一個實施例中，該半導體裝置包括一溝渠場效電晶體(FET)。 另一實施例提供形成一溝渠場效電晶體(FET)之一方法。該方法可包含：形成一磊晶區域；在該磊晶區域中形成一源極區域；形成耦合至該源極區域之一前側源極觸點；在該磊晶區域中形成一多晶閘極；且在該磊晶區域中形成一前側汲極觸點，其中一電流路徑經界定自該源極至該汲極觸點，其中該電流路徑位於該磊晶區域中。 在一個實施例中，該方法包含：形成一塊狀基板；且在該塊狀基板上方形成該磊晶區域，其中該電流路徑不穿過該塊狀基板。 在一個實施例中，該方法包含：形成一塊狀基板；且在該磊晶區域與該塊狀基板之間形成或界定一過渡區域，其中該電流路徑不穿過該過渡區域。 在一個實施例中，該源極區域延伸至該磊晶區域內一第一距離，該多晶閘極延伸至該磊晶區域內大於該第一距離之一第二距離，且該汲極觸點延伸至該磊晶區域內大於該第二距離之一第三距離。 在一個實施例中，該方法包含在一多晶閘極溝渠中形成該多晶閘極，其中該前側汲極觸點延伸通過該多晶閘極溝渠，且其中該前側汲極觸點與該多晶閘極隔離。 在一個實施例中，該方法包含在一多晶閘極溝渠中形成一對多晶閘極，其中該前側汲極觸點在該對多晶閘極之間延伸，且其中該前側汲極觸點藉由一各自絕緣結構與各多晶閘極隔離。
相關申請案之交叉參考 本申請案主張2016年11月23日申請之共同擁有之美國臨時專利申請案第62/426,196號的優先權，該案之全文出於所有目的係以引用之方式併入本文中。 本發明之一些實施例提供包含形成於與(若干)各自多晶閘極相鄰之一隔離溝渠中之一前側(或晶圓之頂部)汲極觸點之一半導體裝置，諸如一電晶體(例如一FET)。因此，可使用覆晶類型封裝產生此一半導體裝置。此外，汲極觸點溝渠之深度可變地經設定且與該溝渠相關聯之摻雜之濃度係可變的(例如)以提供各自裝置之一所要崩潰電壓。另外，一些實施例可消除摻雜磊晶(EPI)之矽之一過渡區域，此可移除或減少電阻。 根據本發明，一些實施例提供包含任何數目之此等半導體裝置(例如，溝渠FET)之電裝置或設備。 圖3繪示根據一個實例性實施例之包含具有前側源極及前側汲極觸點之數個半導體裝置105 (特定言之係溝渠FET 105)之一實例性積體電路(IC)結構100。實例性IC結構100可包含一塊狀基板112、形成於基板112上方之一磊晶(EPI)層114及EPI層114與基板112之間之一過渡區域116。基板112可為一高度摻雜(例如，約3 x 1019 /cm3 之濃度)之塊狀矽基板，EPI層114可為生長或沈積於基板112上方之一輕微摻雜(例如，約3 x 1016 /cm3 之濃度)之磊晶層，例如矽磊晶，且過渡區域116可界定自輕微摻雜之EPI層114至更高度摻雜之塊狀基板區域112之間之一過渡。其他實施例可排除過渡區域116，使得EPI直接耦合至塊狀基板112 (可形成為一輕微摻雜區域)上，或可替代地排除過渡區域116及塊狀基板112兩者。 數個摻雜源極區域120可形成於EPI層114之一頂部部分中，且多晶閘極130A、130B可形成於溝渠(形成於EPI層114中)中。然而，不同於圖1中展示之已知IC結構10，IC結構100包含數個汲極觸點140，該數個汲極觸點140向下延伸至多晶閘極溝渠內且向上延伸至晶圓之頂部或前側以界定相對於在已知裝置10中使用之後側汲極觸點之前側汲極觸點140。 如圖3中所展示，在150處指示各前側汲極觸點140可延伸至經形成於多晶閘極溝渠中之一汲極溝渠152內。在繪示實施例中，各前側汲極觸點140本質上「分裂」已知結構之多晶閘極(例如，圖1中展示之多晶閘極30)，以界定各多晶閘極溝渠150中之一對多晶閘極130A、130B。因此，汲極觸點140可係指「分裂溝渠」前側汲極觸點，且對應於各汲極觸點140之FET 105可係指一「分裂溝渠FET」。各汲極觸點140可係藉由絕緣體區域144 (例如，氧化區域)與多晶閘極130A及130B電隔離。 如圖3中所展示，各汲極觸點140可經形成(例如，藉由在多晶閘極溝渠150內形成一汲極溝渠152)以延伸比(若干)相鄰多晶閘極130A、130B更深之一深度，藉此界定閘極-源極接面(經界定於多晶閘極130A或130B與一相鄰源極120之間)至曝露至EPI層114之前側汲極觸點140之底部之間之一漂移場或漂移區域，如由圖3中之標記「漂移」所指示。在一些實施例中，此漂移區域可係完全包含於EPI區域114內。因此，在一些實施例中，各FET 105之漂移區域不延伸至塊狀基板區域112內，且亦可不延伸至過渡區域116 (在包含一過渡區域之實施例中)內。 如本文所使用，一「溝渠」可係指具有自上而下觀看時之任何截面形狀及任何形狀之一開口。例如，參考圖3及圖4中展示之各種溝渠，各溝渠可具有：(a)沿一方向延伸至頁面內(即，垂直於圖3及圖4中展示之截面)以界定自一從上而下視角中取得之一截面中時係一線性或原本係長形之溝渠形狀之一長形形狀；或(b)界定磊晶層中之大體上係圓形或方形之局部洞之自一從上而下視角取得之一大體上係圓形或方形之截面(即，垂直於圖3及圖4中展示之橫截面)；或(c)在圖3及圖4中展示之截面中或垂直於繪示截面之截面(例如，自一從上而下之視角)中之任何其他適合形狀。 一絕緣層126 (例如氧化層)可經形成於EPI層114上方。經耦合至源極區域120之前側源極觸點122及前側閘極觸點140可垂直延伸通過絕緣層126。前側源極觸點122可係耦合至前側源極導體124，例如源極金屬層(例如，鋁或銅)，且前側汲極觸點140可係耦合至前側汲極導體142，例如汲極金屬層(例如鋁或銅)。前側源極觸點122、前側汲極觸點140、前側源極導體124及前側汲極導體142可係由任何適合金屬或其他導電材料形成。在一個實施例中，前側源極觸點122及前側汲極觸點140包括鎢(W)，且前側源極導體124及前側汲極導體142包括銅(Cu)。亦可根據已知技術及結構來提供(若干)頂部或前側閘極觸點(圖中未展示)。 汲極觸點140之深度(指示為Ddrain )可設定一漂移長度。可基於EPI區域114之摻雜濃度及相對於EPI區域114之深度之汲極觸點深度Ddrain 及/或多晶閘極深度Dpoly 界定各FET 105之一崩潰電壓(BVD)。因此，各自FET 105之汲極觸點140之深度可經設定以提供各自FET 105之一所要BVD。因此，在一些實施例中，包含共用一共同基板及/或EPI層之多個FET之一相鄰半導體結構可包含具有不同深度之多個汲極觸點。例如，實例性半導體結構100包含共用一共同塊狀基板112及EPI層114之多個FET 105，其中汲極觸點140具有提供不同崩潰電壓之不同深度。 如以上所提及，各FET 105之FET漂移區域可完全包含於EPI區域114內。藉由消除穿過過渡區域及/或塊狀區域至一後側汲極(如在圖1中展示之已知裝置中)之電流，可避免此等區域中之電阻。因此，在一些實施例中，可總共消除過渡區域116及/或塊狀區域166。在其他實施例中，根據所要電壓，可消除一過渡區域且維持一輕微摻雜之塊狀區域。 因此，可將額外汲極觸點加入至晶圓之前側。該電流可在EPI層內自閘極-源極接面流動至汲極觸點。結果可係寄生電阻被消除。可使用覆晶封裝。此設計可提供比橫向FET裝置實質上更佳之密度。 圖4A至圖4Q繪示根據一個實例性實施例之形成包含具有前側源極觸點及前側汲極觸點之一或多個溝渠FET (例如，圖3中展示之「分裂溝渠」FET 105)之一半導體裝置之一實例性方法。 如圖4A中所展示，一磊晶層(EPI) 200可形成於一或多個基底層202 (例如，一塊狀矽基板及/或一過渡層)上方，例如，如以上關於圖3之實施例所討論。其他實施例可排除基底層202。一螢幕氧化層210可形成(或生長)於EPI層200之頂部上，且一氮化層212可沈積於氧化層210上方。接著，一硬遮罩氧化層214可沈積於氮化層212上方。 如圖4B中所展示，一遮罩220 (例如光阻劑)可利用一溝渠222形成。 如圖4C中所展示，至少一蝕刻可經執行以通過溝渠222以移除溝渠222中之遮罩氧化層214、氮化層212及氧化層210之部分，藉此曝露該溝渠中之EPI 200之一頂部表面。 如圖4D中所展示，可移除(剝除)光罩220，且可執行一氧化物可選擇蝕刻以將EPI層200中之一多晶閘極溝渠224蝕刻至指示為Dpoly_trench 之一深度。例如，可將多晶閘極溝渠224蝕刻至0.3微米與1.0微米之間之一深度Dpoly_trench ，例如約0.6微米。 如圖4E中所展示，一間隔件氧化層230可沈積於該結構上方且延伸至閘極多晶溝渠224內。如下文所展示，間隔件氧化層230之厚度隨後可界定所得裝置之多晶閘極262之厚度。間隔件氧化層230之厚度(界定多晶閘極厚度)越小，該所得裝置之寄生電容越小。在一些實施例中，間隔件氧化層230之厚度可在1000 Å與3000 Å之間。 如圖4F中所展示，可執行一垂直間隔件蝕刻以移除多晶閘極溝渠224外部及多晶閘極溝渠224之底部處之間隔件氧化層之部分，藉此界定溝渠224之側壁上之一對氧化間隔件232。 如圖4G中所展示，可執行一氧化物可選擇溝渠蝕刻以在EPI層200中形成一汲極觸點溝渠240至指示為Ddrain_trench 之一深度。例如，可將汲極觸點溝渠240蝕刻至1.0微米與2.0微米之間之一深度Ddrain_trench ，例如約1.4微米。如以上所討論，可選擇深度Ddrain_trench 以及裝置中之摻雜濃度(例如，EPI 200之摻雜濃度)以界定所得裝置(例如FET)之一所要崩潰電壓。一般而言，Ddrain_trench 蝕刻地越深，則所得裝置之崩潰電壓越高。 如圖4H中所展示，一層富含矽之氧化物(SRO) 244可經沈積以填充汲極觸點溝渠240。 如圖4I中所展示，可向下執行一化學機械平坦化(CMP)程序至氮化層212。 如圖4J中所展示，可執行一蝕刻以移除溝渠224中之氧化間隔件232之剩餘部分。在一個實施例中，該蝕刻可包括對SRO 244之可選擇之一氧化蝕刻，其蝕刻氧化間隔件232比蝕刻溝渠240中之SRO 244更快。 如圖4K中所展示，可例如藉由執行一濕式蝕刻來移除氮化層212。 如圖4L中所展示，一熱氧化(Tox)層250可生長於所有曝露之矽表面上。在一些實施例中，Tox層250可經生長具有100 Å至500 Å之間之一厚度，例如約250 Å。可針對所得裝置之各自閘極驅動需求來選擇Tox層250之厚度。 圖4M至圖4Q之各者展示實例性半導體結構之兩個選定區域，具體言之，各圖之左側展示該結構之一實例性內部區域，而各圖之右側展示該結構之一實例性橫向邊緣區域。 如圖4M中所展示，一多晶層254可沈積於該結構上方。在一些實施例中，多晶層254可具有1000 Å至3000 Å之間之一厚度，例如約2000 Å。多晶層254之厚度可取決於由先前沈積之間隔件氧化層230之厚度界定之多晶閘極厚度。可(例如)使用一氧氯化磷(POCl3 )摻雜(例如，一n型熔爐摻雜程序)來使得多晶層254摻雜。如圖4M之右側中所展示，一光阻劑260可形成於該結構之一邊緣上方，例如部分延伸於靠近該結構之邊緣之一汲極觸點溝渠240上方。 如圖4N中所展示，可執行一多晶蝕刻以移除多晶層254之部分，藉此界定多晶閘極262及在該結構之橫向邊緣處具有一橫向閘極觸點262A之一多晶閘極。可移除(例如剝除)橫向閘極觸點262A上方之光阻劑260。 如圖4O中所展示，可沈積一前金屬介電(PMD)氧化物270且執行一CMP。 如圖4P中所展示，一遮罩層274可經沈積及圖案化以形成：(a)一汲極觸點溝渠266A，其與汲極觸點溝渠240對準且延伸通過溝渠240內之SRO 244之中間以界定汲極觸點溝渠266A之對置側上之一對SRO間隔件280A及280B；(b)源極觸點溝渠266B，其位於汲極觸點溝渠240之任一側上；及(c)一閘極觸點溝渠266c，其位於閘極觸點262A上方。 如圖4Q中所展示，圖4P中形成之溝渠可經填充具有導電材料，例如鎢。汲極觸點溝渠266A可經填充以在SRO間隔件280A與280B之間形成一前側汲極觸點286，源極觸點溝渠266B可經填充以形成耦合至EPI層200中之下層摻雜源極區域(圖中未展示)之前側源極觸點284，且閘極觸點溝渠266C可經形成以界定耦合至閘極觸點262A之一閘極觸點288。 自圖4Q中所展示之觀點而言，可執行已知程序以形成金屬層或根據期望連接至前側汲極觸點286及前側源極觸點284之其他導電觸點。
10‧‧‧積體電路(IC)結構
12‧‧‧塊狀基板
14‧‧‧磊晶(EPI)層
16‧‧‧過渡區域
20‧‧‧摻雜源極區域
22‧‧‧源極觸點
24‧‧‧上覆金屬層
26‧‧‧氧化或絕緣層
30‧‧‧多晶閘極
100‧‧‧積體電路(IC)結構
105‧‧‧半導體裝置
112‧‧‧塊狀基板
114‧‧‧磊晶(EPI)層
116‧‧‧過渡區域
120‧‧‧摻雜源極區域
122‧‧‧前側源極觸點
124‧‧‧前側源極導體
126‧‧‧絕緣層
130A‧‧‧多晶閘極
130B‧‧‧多晶閘極
140‧‧‧汲極觸點
142‧‧‧前側汲極導體
144‧‧‧絕緣體區域
150‧‧‧多晶閘極溝渠
152‧‧‧汲極溝渠
200‧‧‧磊晶層(EPI)
202‧‧‧基底層
210‧‧‧氧化層
212‧‧‧氮化層
214‧‧‧硬遮罩氧化層
220‧‧‧遮罩
222‧‧‧溝渠
224‧‧‧多晶閘極溝渠
230‧‧‧間隔件氧化層
232‧‧‧氧化間隔件
240‧‧‧汲極觸點溝渠
244‧‧‧富含矽之氧化物(SRO)
250‧‧‧熱氧化(Tox)層
254‧‧‧多晶層
260‧‧‧光阻劑
262‧‧‧多晶閘極
262A‧‧‧橫向閘極觸點
266A‧‧‧汲極觸點溝渠
266B‧‧‧源極觸點溝渠
266C‧‧‧閘極觸點溝渠
270‧‧‧前金屬介電(PMD)氧化物
274‧‧‧遮罩層
280A‧‧‧富含矽之氧化物(SRO)間隔件
280B‧‧‧富含矽之氧化物(SRO)間隔件
284‧‧‧前側源極觸點
286‧‧‧前側汲極觸點
288‧‧‧閘極觸點
Dpoly‧‧‧多晶閘極深度
Ddrain‧‧‧汲極觸點深度
Dpoly_trench‧‧‧深度
Ddrain_trench‧‧‧深度
以下參考圖式討論實例性態樣及實施例，其中： 圖1繪示包含數個溝渠式半導體裝置(更具體言之溝渠FET)之一已知積體電路(IC)結構； 圖2繪示圖1之已知IC結構之磊晶區域、過渡區域及塊狀基板之效能，特定言之係載子濃度與深度； 圖3繪示根據一個實例性實施例之包含具有前側源極及前側汲極觸點之數個溝渠式半導體裝置(特定言之係溝渠FET)之一實例性積體電路(IC)結構；且 圖4A至圖4Q繪示根據一個實例性實施例之形成包含具有一前側汲極觸點之一至少一溝渠FET之一IC結構(例如，圖3中展示之實例性IC結構)之一實例性方法。

Claims (18)

  1. 一種積體電路(IC)裝置，其包括： 複數個半導體裝置，各半導體裝置包括： 一磊晶層； 一摻雜源極區域，其經形成於該磊晶層中； 一前側源極觸點，其經耦合至該摻雜源極區域； 一溝渠，其經形成於該磊晶層中； 一前側汲極觸點，其延伸至經形成於該磊晶層中之該溝渠內； 一多晶閘極，其經形成於該磊晶層中；且 其中一漂移區域經界定自該多晶閘極與摻雜源極區域之一交叉點至該前側汲極觸點。
  2. 如請求項1之裝置，其中各半導體裝置包括一溝渠場效電晶體(FET)。
  3. 如請求項1之裝置，進一步包括一前側閘極觸點。
  4. 如請求項1之裝置，其中該汲極觸點之一深度界定該半導體裝置之一崩潰電壓。
  5. 如請求項1之裝置，其中該汲極觸點係位於該裝置之一塊狀基板區域上方。
  6. 如請求項5之裝置，其中該汲極觸點不延伸至該塊狀基板區域內。
  7. 如請求項1之裝置，其中該汲極觸點係位於該磊晶層與一塊狀基板區域之間之一過渡區域上方。
  8. 如請求項7之裝置，其中該汲極觸點不延伸至該磊晶層與該塊狀基板區域之間之該過渡區域內。
  9. 如請求項1之裝置，其中該磊晶層係直接耦合至一塊狀基板區域，其中該磊晶層與塊狀基板區域之間無過渡區域。
  10. 如請求項1之裝置，其中該半導體裝置界定自該前側源極觸點至該前側汲極觸點且不穿過一過渡層或一塊狀基板之一電流路徑。
  11. 如請求項1之裝置，其中該半導體裝置界定自該源極區域至該汲極觸點之一電流路徑，其中該電流路徑係完全包含於該磊晶層中。
  12. 如請求項1之裝置，其中該汲極觸點係藉由一氧化層與該多晶閘極隔離。
  13. 一種積體電路(IC)裝置，其包括： 至少一場效電晶體(FET)，各FET包括： 一基板； 該基板上方之一磊晶區域； 一源極，其經形成於該磊晶區域中； 一多晶閘極，其經形成於該磊晶區域中； 一汲極觸點，其經形成於該磊晶區域中；及 一電流路徑，其自該源極至該汲極觸點，其中該電流路徑係位於該磊晶區域中且不穿過該基板。
  14. 如請求項13之裝置，其包括該磊晶區域與該基板之間之一過渡區域，其中該電流路徑不穿過該過渡區域。
  15. 如請求項13之裝置，進一步包括經耦合至該源極之一前側源極觸點；且其中該汲極觸點係一前側汲極觸點。
  16. 如請求項13之裝置，其中該汲極觸點係藉由一氧化層與該多晶閘極隔離。
  17. 如請求項13之裝置，其中： 該源極延伸至該磊晶區域內一第一距離； 該多晶閘極延伸至該磊晶區域內大於該第一距離之一第二距離；且 該汲極觸點延伸至該磊晶區域內大於該第二距離之一第三距離。
  18. 一種電子裝置，其包括： 包含複數個溝渠類型場效電晶體(FET)之一積體電路(IC)裝置，各溝渠FET包括： 一基板； 該基板上方之一磊晶區域； 一源極，其經形成於該磊晶區域中； 一多晶閘極，其經形成於該磊晶區域中； 一汲極觸點，其經形成於該磊晶區域中；及 一電流路徑，其自該源極至該汲極觸點，其中該電流路徑係位於該磊晶區域中且不穿過該基板。
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