KR20190086590A - 자가-정렬 듀얼 트렌치 소자 - Google Patents

자가-정렬 듀얼 트렌치 소자 Download PDF

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KR20190086590A
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trenches
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윤-푸 쿠
치아오-? 츄앙
쳉-친 후앙
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다이오드 인코포레이티드
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Abstract

전력 MOSFET 또는 전력 정류기는 본 발명에 따라 게이트 트렌치 및 필드 플레이트 트렌치를 포함하도록 제조될 수 있다. 두 트렌치들 모두는 명세서에서 상세히 서술되는 두 단계 식각 공정을 통해 형성될 수 있다. 본 발명을 구현하는 소자들은 더 높은 패키지 밀도, 그리고 더 양호하고 더 엄격하게 분포된 VR, RDSS 및 BV와 같은 소자 매개 변수들로 제조될 수 있다.

Description

자가-정렬 듀얼 트렌치 소자{A SELF-ALIGNED DUAL TRENCH DEVICE}
본 발명은 자가 정렬 듀얼 트렌치 소자에 관한 것이다.
전통적으로 집적 회로(IC)들은 반도체 칩의 상부 표면 상에 또는 이의 근처에 형성된다. IC에서의 전류는, 칩 표면에 병렬적으로 인접한 회로 요소들 내에서, 그리고 회로 요소들 사이에서 흐르고, 표면 영역 내의 특정 위치들은 IC가 동작하는 동안 강한 전기장과 높은 전류의 스트레스를 받을 수 있다.
최근, 전류 흐름에 대한 저항을 감소시키기 위해 전류를 분산시키는 방식, 그리고 소자 동작 전압을 증가시키기 위해 칩 표면으로부터 전기장의 방향을 또한 변경하는 방식으로써, 일부 회로 요소들이 칩 표면으로부터 떨어져서 칩의 벌크 쪽으로 배치되고 있다. 그 결과, 트렌치 구조들이 전력 MOSFET들, 정류기들 그리고 과도 전압 방지 소자에서 점차 널리 이용되고 있다. 이러한 종류의 소자는 주로 수직(vertical) 소자 또는 수직 IC들로 지칭된다.
일부 수직 IC들에서, 트렌치들은 다이오드사의 D5VOLIB2DLP3, 6V, 6A, 15 pF의 제너 TVS와 같이, 모두 동일한 깊이로 이루어진다. 이들 소자에서, 트렌치들은 단일 포토-마스크(photo-mask)를 통해 정의되고(defined), 이와 동시에 식각된다. 다른 수직 집적 회로들에서 트렌치들은 미국특허 제8,748,976호('976 특허)에서 서술된 MOSFET과 같이 상이한 깊이들로 이루어진다. '976 특허에 개시된 MOSFET에서는 상이한 깊이들로 이루어진 수직 RESURF 트렌치들과 게이트 트렌치들이 존재하고, 이들은 전용 RESURF 트렌치 마스크와 전용 게이트 트렌치 마스크를 이용하여 개별적으로 정의된다.
본 발명자는 상이한 깊이의 트렌치들을 갖는 수직 전력 MOSFET들을 포함하는 알려진 다양한 수직 소자들을 연구하였고, 이러한 소자가 동일한 생산 로트(lot)로부터 또는 심지어 동일한 웨이퍼로부터 유래한 소자들 사이에서도 그 성능이 변하는 경향이 있다는 것을 발견하였다. 본 발명자는 이러한 과도한 변화가 바람직하지 않을 뿐만 아니라, 피할 수 없다는 점을 인식하였다. 이는 트렌치들이 2개 이상의 포토 마스크를 사용하여 형성될 때 마스크들 사이에 불가피한 오정렬이 존재하고, 그 결과 트렌치들 사이의 상대적인 배치를 제어하기가 어려워진다. 오정렬은 소자별 변형의 근본 원인이고, 이는, 설계 규칙이 계속 축소되고 트렌치들 사이의 간격과 트렌치들의 상대적인 배치가 점점 중요해질수록 더 두드러질 것이다.
오정렬의 결과, MOSFET들의 VF, RDSON 및 BVoss와 같은 다수의 소자 매개 변수들이 설계된 값으로부터 벗어나는 경향이 있다. 그 결과로서, 시스템 내의 이러한 소자들을 사용할 때, 불확실한 MOSFET 매개 변수들이 더 넓은 시스템 설계 공차를 필요하게 만든다.
이러한 성가신 문제점을 해소하기 위해, 본 발명자는 상이한 깊이 및 상이한 폭을 갖는 트렌치들 사이의 오정렬이 사실상 제거될 수 있는 방법의 발명을 시도하였고, 이는 현재 해당 기술 분야의 기술자들에게 이용 가능한 제조 장비를 이용하여 달성된다.
본 명세서에서, 해당 기술 분야의 기술자의 이해를 돕기 위해 본 발명을 이용한 예시로서 듀얼 트렌치 구조가 서술될 것이다. 예시적인 듀얼 트렌치 구조는 MOSFET 내에, 정류기 내에 또는 다른 IC 회로들 내에 통합될 수 있다. 본 발명의 개념은 다음과 같이 간략히 요약된다.
집적회로에서 트렌치들은 상이한 목적들로 사용될 수 있다. 예를 들어, '976 특허와 유사한 MOSFET 구조들에서 트렌치들은 RESURF 구조 및 게이트 구조 모두로서 사용된다. RESURF 트렌치들은 소자 내의 전기장을 감소시키는데 효과적이도록, 드리프트 영역의 전체 길이만큼 연장할 필요가 있다. 다른 한편으로, 게이트 트렌치들은 드리프트 영역에 도달하기만 하면 되고, 게이트 대 드레인 커패시턴스를 감소시키기 위해 가능한 짧게 유지되어야 한다. 다른 요건에 따르면, 게이트 트렌치의 길이가 RESURF 트렌치의 작은 부분이도록 요한다. 그리고, 소자가 동작하는 동안 2개의 트렌치들 상에 가해지는 상이한 전압들은 상이한 트렌치 폭들뿐만 아니라, 상이한 트렌치 깊이들을 필요로 한다.
본 발명자는 트렌치의 크기 차이를 이용함으로써, 두 개의 트렌치들은 하나의 포토 마스크를 이용하여 정의되지만, 두 단계로 이루어진 식각 공정으로 식각될 수 있어서, 양자가 이들의 개별적인 설계 깊이에 도달할 수 있다는 점을 인식하였다. 그리고, 두 트렌치들 모두 단일 마스킹 단계를 통해 프린팅되기에, 두 개의 트렌치들 사이에는 어떠한 오정렬도 존재하지 않을 수 있다. 다음의 단락에서는 두 트렌치들이 동일한 포토마스크로 정의된 후, 칩에 수행되는 공정 단계들을 간략하게 서술한다.
먼저, 초기 트렌치 식각 단계 이후, 칩은 그 위에 증착(deposit)된 박막을 얻는다. 박막은 보통 IC 제조 공정에서 사용된다. 예를 들어, 도핑된 폴리실리콘은 전도성 막이 요구될 때 때때로 사용될 수 있고, 이산화규소 막은 실리콘 및 금속과 같은 전도성 재료들 사이의 절연을 위해 종종 사용된다. 이 예시적인 듀얼-트렌치 소자에서, 폴리실리콘은 이산화규소로 안이 대어져 있는(lined with) 두 트렌치 모두에 증착된다. 증착된 폴리실리콘 막은 게이트 트렌치의 폭의 절반보다 두껍고, 필드 플레이트(field plate) 트렌치보다는 좁다. 폴리실리콘 막은 넓은 트렌치의 바닥부 및 숄더부(shoulder)를 덮지만, 좁은 트렌치에는 이의 전체 깊이만큼 완전히 채운다.
증착된 폴리실리콘 막이 등방성 식각 공정을 통해 다시 식각될 때, 넓은 트렌치에서의 폴리실리콘 막은 완전히 제거될 것이고, 게이트 트렌치 내의 폴리실리콘은 남기는 하지만 마우스(mouth)로부터 미리 결정된 특정 깊이만큼 리세스(recess)한다. 다음의 공정 단계에서, 이 리세스에는 이산화규소 막과 같은 유전체 막이 채워진다. 그 후, 이 막은 칩 표면으로부터 다시 식각되어 일부만이 리세스된 부분에 남게 되고, 이는 하드 마스크로서 작용하여 두 단계 트렌치 식각 공정 중 제2 단계 동안 게이트 트렌치에 남아있는 폴리실리콘을 보호하게 된다.
제2 식각 단계는 넓은 트렌치로부터 실리콘을 새로운 트렌치 깊이까지 제거하며, 그 동안 좁은 게이트 트렌치와 트렌치들 사이의 메사(mesa) 영역은 하드 마스크에 의해 식각으로부터 보호된다. 이는 아래의 단락에서 더 상세히 설명될 것이다. 이 방법을 통해, 넓은 트렌치와 좁은 트렌치 모두는 동일한 포토 마스크를 통해 정의되고, 2개의 트렌치들의 깊이는 독립적으로 제어될 수 있으며, 2개의 트렌치들 사이에 어떠한 오정렬도 사실상 존재하지 않게 된다. 다수의 전자 소자들은 이 새로운 트렌치 형성 공정에 따라 제조될 수 있다. 아래에서는 수개의 예시들이 서술될 것이다. 본 발명을 구현하는 집적회로 소자들은 트렌치들 사이의 오정렬에 기인한 매개변수 분산의 문제를 갖지 않고, 이를 통해 소자의 성능은 더 예측 가능하고, 이를 더 신뢰할 수 있다.
도 1은 본 발명의 태양들을 구현하는 듀얼 트렌치 소자에 대한 단면도를 도시한다.
도 2는 제조 공정 중 일 시점에서 예시적인 게이트 트렌치에 대한 단면도를 도시한다.
도 3은 제조 공정 중 다른 시점에서 도 2의 게이트 트렌치에 대한 단면도를 도시한다.
도 4는 제조 공정 중 다른 시점에서 도 3의 게이트 트렌치에 대한 단면도를 도시한다.
도 5는 제조 공정 중 일 시점에서 예시적인 필드 플레이트 트렌치의 단면도를 도시한다.
도 6은 제조 공정 중 다른 시점에서 도 5의 필드 플레이트 트렌치의 단면도를 도시한다.
도 7은 제조 공정 중 일 시점에서, MOSFET의 대안적인 필드 플레이트 트렌치의 단면도를 도시한다.
도 8은 제조 공정 중 다른 시점에서, 도 7의 대안적인 필드 플레이트 트렌치의 단면도를 도시한다.
도 9는 본 발명의 특정 태양들을 구현하는 포토마스크의 개략도를 도시한다.
정의
본 명세서에 사용되는 용어는 본 발명의 맥락 내에서 대체로 해당 기술 분야의 통상의 의미를 갖는다. 본 발명의 설명과 관련하여 실무자에게 추가적인 지침을 제공하기 위해 아래에서 특정 용어들이 논의된다. 동일한 것이 두 가지 이상의 방식들로 설명될 수 있음을 이해할 것이다. 따라서, 대안적인 언어 및 유의어가 사용될 수 있다.
반도체 칩은 규소, 게르마늄, 탄화규소, 다이아몬드, 갈륨 비소 및 질화 갈륨과 같은 반도체 재료의 조각(slab)이다. 반도체 칩은 주로, 주요 결정학적 평면인 2개의 평행한 주요 표면들을 포함한다. 집적 회로들은 반도체 칩 내에, 그리고 이의 상부 표면상에 형성되고, 최근 일부 집적 회로들에서, 요소들은 반도체 칩들의 벌크로 상부 표면에 수직으로 형성되고 있다. 본 명세서에서, 칩의 상부 표면 또는 칩 표면이라는 용어는 반도체 재료가 유전체 또는 전도성 막들과 같은 다른 재료와 접촉하게 되는, 반도체 칩의 상부 평행 표면을 의미하는 것으로 사용된다.
트렌치는 특정한 집적 회로 칩들의 구조적인 요소이다. 트렌치들은 먼저, 반도체 칩 표면 상의 포토 레지스트에 이미지를 프린팅하고, 이이서 칩으로부터 포토 레지스트에 의해 보호되지 않는 재료를 제거함으로써 주로 형성된다. 재료의 제거는 주로 반응성 이온 식각(RIE: reactive ion etching) 공정으로 수행된다. 칩 표면에서 볼 때, 트렌치들은 주로 긴 스트라이프 형태를 갖는다. 트렌치의 벽들은 칩의 표면으로부터 트렌치의 바닥부까지 연장하는 반도체 재료의 수직 표면들이다. 본 명세서에서, 트렌치의 폭은 2개의 트렌치 벽들 사이의 거리이고, 트렌치의 길이는 트렌치의 폭과 깊이에 직각인 긴 치수이다. 트렌치의 깊이는 칩의 상부 표면에 수직인 방향으로 측정되고, 이는 칩의 상부 표면으로부터 식각 단계의 종점 즉, 트렌치의 바닥부까지의 측정치이다.
MOSFET은 4 단자의 전자 회로 요소이다. 전류는 소스 단자와 드레인 단자 사이의 채널에서 흐를 수 있고, 전류의 크기는 게이트 단자와 몸체 단자에서의 전압들에 의해 제어될 수 있다. MOSFET에서 전류는 채널의 양방향으로 흐를 수 있다. 다수의 트렌치 MOSFET들에서, 게이트는 트렌치 내에 형성되고, 몸체 영역은 소스 영역에 내부적으로 단락된다.
정류기는 2 단자의 전기 회로 요소이다. 전류는 단자 양단의 전압의 극성에 따라 양극과 음극 사이에 흐를 수 있다. 다이오드사에 의해 생산된 SBR 정류기에서도 게이트 구조를 포함한다. SBR 정류기는 또한, 트렌치 구조와 수직으로 형성될 수 있다.
본 명세서에서 상승된 엣지(raised edge)는 본 명세서에서 서술된 두 단계의 식각 단계를 입증하는 트렌치 벽들 상의 엣지 또는 렛지(ledge) 특성을 나타낸다. 상승된 엣지들은 칩의 상부 표면에 평행하고, 트렌치 벽들의 2개의 구역들을 구분한다(demarcate). 트렌치의 상부 구역은 바닥 구역에 비해 넓다. 상승된 엣지는 반응성 이온 식각(RIE) 공정의 특성으로, 트렌치의 바닥부 쪽으로 내리막 경사진 평탄한(smooth) 표면을 갖는 경향이 있다.
본 명세서에서 트렌치들의 깊이에 연관되어 사용하는 경우에서 동일(equal)하다는 것은, 식각 단계의 결과로서 2개의 트렌치들의 깊이가 서로 동일한 것을 의미한다. 해당 기술 분야에서 반응성 이온 식각 공정의 마이크로-로딩 효과(micro-loading effect)로 알려진 것에 기인하여, 식각 속도는 트렌치의 폭의 함수이다(더 넓은 트렌치는 보다 좁은 트렌치에 비해, 식각 반응의 생성과 반응성 식각 종(reactive etching species)의 운반의 용이성으로 인해, 더 빠르게 식각되는 경향이 있다). 본 명세서 내에 개시된 예시적인 소자들에는 적어도 넓은 트렌치와 좁은 트렌치가 존재하기에, 이들이 동일한 시간 기간 동안 식각될 때, 좁은 트렌치와 넓은 트렌치의 깊이는 수학적으로 동일할 수는 없으나, 본 발명에 대한 설명과 발명의 청구를 위하여, 트렌치들의 깊이는 "동일한" 것으로 여겨진다.
본 명세서에서 트렌치들 사이의 거리를 나타내는 경우에서 등거리의(Equidistant) 라는 것은, 단면도에서 트렌치 쌍의 중심선들 사이의 거리가 다른 트렌치 쌍의 중심선들 사이의 거리와 동일하다는 것을 의미한다.
본 명세서에서 에피텍시얼 층(에피-층)은 예를 들어, 에피텍시얼 성장에 의해 다른 단결정 반도체층의 기판 상에 형성된 단결정 반도체의 층을 지칭한다. 도펀트는 이의 형성 동안 또는 이의 형성 이후 에피-층에 통합될 수 있다. 집적 회로 요소들은 주로 에피텍시얼 층(에피-층) 내에 형성된다.
MOSFET에서 소스와 드레인은 소스 단자와 드레인 단자 또는, 각 단자에 연결된 2개의 반도체 영역들을 지칭한다. MOSFET은 전류가 소스로부터 드레인으로, 또는 드레인으로부터 소스로 흐르도록 조작될 수 있다는 점에서 양방향성 소자이다. 수직 MOSFET에서, 드레인은 소스-다운(source-down)으로 알려진 구성에서 칩 표면의 상부에 위치하거나, 또는 드레인 다운(drain-down)으로 알려진 구성에서 칩의 바닥부에 위치할 수 있다.
MOSFET 또는 정류기의 순방향 전압(V F )은 정격 전류가 소자를 통해 흐를 때, 그 소자에서의 전압의 측정치를 나타낸다. 순방향 전압은, 소자가 순방향으로 구동될 때 옴 가열에 기인한 전력 손실(IVF)을 나타내므로, 전력 소자들의 성능 지수이다.
MOSFET 또는 정류기의 온-저항(R DSON )은 소자가 순방향으로 구동될 때 전류의 측정치이다. 옴-저항은 옴 가열(I2RDSON)에 기인한 전력 손실을 나타내므로, 전력 소자들의 성능 지수이다.
MOSFET 또는 정류기의 블록 전압(BV: Block voltage)은 "항복(break-down)" 모드에 진입하기 전, 소자의 역 바이어싱된 접합부에서의 최대 전압의 측정치이다. 블록 전압은 소자의 최대 동작 전압을 나타내므로, 전력 소자들의 성능 지수이다.
전력 MOSFET 또는 정류기에서 필드 플레이트는 p-n 접합부 근처에 배치된 전도성 요소이고, 이는 적절하게 바이어스될 때 p-n 접합부 근처의 전기장 분포를 효과적으로 변경하여, 그 항복 전압을 증가시킬 수 있다. 필드 플레이트는 소자의 표면에서 또는 필드 플레이트 트렌치 내부에서 폴리실리콘 구조일 수 있다. 수직 MOSFET에서의 필드 플레이트 트렌치는 몸체 영역과 기판 사이의 항복 전압을 증가시키도록 설계된다.
포토 마스크는 전통적인 반도체 제조에 이용되는 도구이다. 이는 주로 편평하고 투명한 재료로 이루어진다. 마스크 상에는 웨이퍼에 전달되도록 의도되는 불투명한 재료의 패턴이 있다. 본 명세서에서, 포토마스크는 전통적인 포토 마스크를 사용하지 않고, 웨이퍼 상에 패턴을 임프린트(imprint)하는 e-빔 기록과 같은 더 진보된 등가 포토리소그래픽(photolithographic) 도구를 포함한다.
본 발명의 예시적인 구현들에 대한 상세한 설명
실시예 1: 전력 MOSFET
도 1은 본 발명의 특정 태양들을 구현한 MOSFET 소자(100)를 갖는 반도체 칩의 단면도를 도시한다. MOSFET (100)은 반복적인 셀(101 및 102)들을 포함한다. 도 1의 중간에는 게이트 트렌치(150)가 있다. 게이트 트렌치의 양측 상에는 필드 플레이트 트렌치(140)가 있다. 반도체 칩의 바닥부는 기판(120)이고, 이는 MOSFET의 드레인으로서 작용한다. 이 예시에서, 기판은 고농도로 도핑된 단결정 실리콘이다. 해당 기술 분야의 기술자는 실리콘 이외의 다른 반도체 재료들도 본 발명을 구현하는데 사용될 수 있다는 점을 이해해야 한다. 그 예시들로는 게르마늄, 다이아몬드, 탄화규소, 갈륨 비소, 질화 갈륨 및 텔루르화 수은 카드뮴 등이 있다.
층(130)은 MOSFET의 특성을 변경하기 위한 다른 화학 요소들을 통합하는 단결정 실리콘 에피택시얼 층(에피-층)이다. 이러한 요소들은 게르마늄, 붕소, 인, 비소 및 알루미늄 등을 포함한다. 이 예시에서, MOSFET은 n형 MOSFET이고, 이는 기판에서 그리고 에피-층에서 지배적인 도펀트가 n형인 것을 의미한다. 기술자는 본 명세서를 따름으로써 도펀트 극성의 변경을 하면서 p형 MOSFET을 제조할 수 있을 것이다.
층(160)은 이온 주입과 같은 공정들에 의해 에피-층(130)에 통합되는 p형 층인 몸체 영역이다. 층(160)은 또한 n형 에피층(130) 위에서 성장된 분리 p형 에피층일 수 있다. 영역(180)은 몸체 영역에서 더 고농도로 도핑된 p+영역이다. 고농도 도핑은 실리콘과 금속층(190) 사이의 옴 접촉 형성을 돕는다. MOSFET(100)은 고농도로 도핑된 n영역이고, 트렌치(150)의 벽에 접 하는 소스 영역(170)을 더 포함한다.
트렌치(150)는 게이트 트렌치이다. 트렌치는 본 예시에서 반응성 이온 식각 공정에 의해 형성되고, 트렌치의 마주보는 벽들 사이의 거리를 나타내는 폭(154)은 약 0.45 ㎛이며, 깊이는 약 1 ㎛이다. 트렌치의 벽들은 약 0.1 ㎛의 두께의 이산화규소와 같은 유전체 재료(151)로 안이 대어져 있다. 이 두께는 게이트가 드레인에 대해 20V를 초과하는 전압이 가해질 수 있는 소자 적용을 위해 선택되었다. 게이트 트렌치의 내부 부분은 약 0.25 ㎛이고, 도핑된 폴리실리콘(152)과 같은 전도성 재료로 채워진다. 폴리실리콘은 게이트 전극의 일 부분이고, MOSFET을 턴온 또는 턴오프시키는 게이트 신호를 수신하는 MOSFET의 게이트 단자에 연결된다.
두 개의 트렌치(140)는 이 단면도에서 게이트 트렌치(150)의 양측에 서있다. 이 예시적인 MOSFET에서 트렌치(140) 내의 전도성 재료(142)는 금속 요소(190)에 의해 소스 및 몸체 영역에 전기적으로 접속되고, 요소(142)는 필드 플레이트로서 기능을 하여 드리프트 영역(131)에서의 전기장을 완화(soften)한다. 트렌치(140)의 벽들은 약 0.6 내지 0.8 ㎛ 두께인 이산화규소와 같은 유전체 재료(141)로 안이 대어져 있다. 이 두께는 소스 및 드레인 사이에서 100V 이상의 전압이 가해질 수 있는 소자들을 위해 선택되었다. 필드 플레이트 트렌치의 내부 부분은 도핑된 폴리실리콘과 같은 전도성 재료(142)로 채워진다.
필드 플레이트 트렌치(140)는 두 단계의 식각 공정을 통해 형성되고, 이는 아래에서 더 상세히 서술될 것이다. 새로운 식각 공정에 기인하여, 게이트 트렌치와 필드 플레이트 트렌치 모두는 제조 공정 동안 포토-마스크와 동시에 프린팅될 수 있다. 필드 플레이트 트렌치의 벽들 상에 위치한 상승된 엣지(143)는, 필드 플레이트 트렌치(140)가 1마스크 두 단계 식각 공정을 통해 제조되었다는 증거이다.
층(190)은 이 MOSFET에서 금속 층이다. 금속 층(190)은 필드 플레이트 트렌치의 폴리실리콘(142) 부분, p+ 영역(180) 및 소스 영역(170)에 직접 연결된다. 기판(120)은 MOSFET의 드레인이다. 게이트 트렌치 내의 폴리실리콘(152)은 본 예시에서 또한 이산화규소인 유전체 요소(153)에 의해 금속 층(190)과 전기적으로 절연된다.
게이트(152)가 몸체 영역(160)에 대해 임계 전압을 초과하여 양극으로 바이어스될 때, 이 n형 MOSFET은 게이트 트렌치 벽들에 가까운 몸체 영역에서 수직 전도성 채널을 형성하여, 드리프트 영역(131)을 통해 소스 단자와 드레인 단자 사이에 전류를 전도시킨다. MOSFET 동작의 이론은 MOSFET 기술 분야의 기술자들에게 잘 알려진다.
도 1에 도시된 구조는 게이트 트렌치(150)를 공유하는 2개의 MOSFET 셀(101 및 102)들을 포함한다. 2개의 필드 플레이트 트렌치들은 게이트 트렌치와 등거리로 위치된다. 게이트 트렌치와 2개의 필드 플레이트 트렌치들이 동일한 포토마스크로 프린팅되기에, 2개의 MOSFET 셀들은 서로에 대해 거울상(mirror images)이다.
실시예 2: 전력 정류기
대안적으로, 도 1은 다른 예시적인 전력 소자(본 발명의 일부 양상들을 구현하는 정류기)의 개략도를 도시한다. 정류기는 2개의 단자(양극 및 음극)를 갖는 소자다. 정류기의 트렌치 구조는 실시예 1에서 설명된 MOSFET의 구조와 유사하다. 하지만, 정류기의 도핑 스케줄은 MOSFET과 다르다.
예시적인 n형 정류기에서, 에피층 내의 드리프트 영역(131)은 n형이고; 몸체 영역(160)과 영역(180)은 p형 도펀트가 지배적이다. MOSFET의 것과는 대조적으로, 영역(170)은 또한 p형 도펀트가 지배적이다.
MOSFET에서 전기적 절연 요소인 도 1에서의 요소(153)가 정류기 구조에 존재하지 않아서, 금속 층(190)은 게이트 트렌치(150) 내의 폴리실리콘(152)과 직접 전기적 접촉한다. 금속 층(190)은 정류기의 양극이고, 기판은 음극이다. 정류기의 동작 원리는 정류기 기술 분야의 기술자에게 잘 알려져 있고, 이 기술자는 도펀트의 극성을 또한 변경하여 본 명세서에 따라 p형 정류기를 제조할 수 있다.
실시예 3: 쇼트키 다이오드
대안적으로, 도 1은 다른 예시적인 전력 소자(실시예 1에서 서술된 MOSFET, 실시예 2에서 서술된 정류기 또는 이들 모두와 공존할 수 있는 쇼트키 다이오드)의 개략도를 도시한다. 쇼트키 다이오드는 실시예 2에서의 정류기와 유사하게 2 단자 단방향 소자이다. 공통 쇼트키 다이오드는 실리콘으로 이루어진다. 도 1에서, 쇼트키 다이오드의 양극(190)은 금속 규화물 재료 예를 들어, 규화백금과 옴 접촉하는 금속 요소이다. 음극은 n형 실리콘 영역(120)과 옴 접촉하는 금속 요소이다. 금속 규화물과 n형 실리콘의 계면은 전류가 양극과 음극 사이에서 일 방향으로만 통과하게 하는 쇼트키 장벽(barrier)을 형성한다.
쇼트키 다이오드를 나타내기 위해, 도 1에서 영역(131, 160, 170 및 180)은 모두 n형 도펀트가 지배적인 반도체 영역이다. 층(120)은 n형 기판이고, 층(130)은 n형 에피-층이다. 영역(160, 170 및 180)은 하나 이상의 이온 주입 단계들을 통해 함께 형성되어 영역들 사이에 검출 가능한 어떠한 경계도 존재하지 않을 수 있다. 게이트 구조(150) 및 이에 연관된 구성(153, 151 및 152)들은 이 예시적인 쇼트키 다이오드 소자에 존재하지 않을 수 있다.
실시예 4: 게이트 트렌치 구조의 형성
도 2, 도 3 및 도 4는 게이트 구조(200)를 형성하는 예시적인 공정의 개략도를 도시한다.
도 2는 폴리실리콘 막(252)이 게이트 트렌치(150) 내에 그리고 칩 표면(132) 상에 증착된 후 부분적으로 완료된 게이트 구조를 도시한다. 공정 흐름 중 이 시점에서, 게이트 트렌치(150)의 숄더부를 덮는 하드(hard) 마스크층(210)이 있고, 트렌치 벽들은 하드 마스크(210) 상에 형성된 유전체 층(151)으로 안이 대어져 있다. 이 예시적인 게이트 구조에서, 게이트 트렌치의 깊이는 약 1 ㎛이다. 하드 마스크(210)는 게이트를 정의하고, 식각 공정 동안 게이트 주변의 구역들에서 실리콘을 보호한다. 이 예시에서, 게이트 트렌치의 폭인 게이트 트렌치의 양측 상의 하드 마스크(210) 사이의 간격(211)은 약 0.45 ㎛이다. 이 예시에서, 유전체 재료(151)는 CVD 이산화규소다. 이 전력 소자는 게이트가 약 20V까지 견디도록(stand up) 설계되고, 이를 위해 이산화규소(151)의 두께는 약 0.1 ㎛로 선택된다. 게이트 유전체(151)의 형성을 통해, 트렌치의 개구부는 약 0.25 ㎛까지 감소된다. 게이트 트렌치 벽들을 이루는데 열 산화물(Thermal oxide)도 사용될 수 있다.
뒤의 단계에서, 트렌치는 공정 완료 시 게이트 전극의 일 부분이 될 전도성 재료(252)로 채워진다. 이 예시에서, 전도성 재료는 도핑된 폴리실리콘이고, 증착된 폴리실리콘 막의 두께는 약 0.3 ㎛이다. 폴리실리콘 막은 게이트 트렌치(150)를 완전히 채워야 한다. 증착된 폴리실리콘이 트렌치의 중앙에서 이음매(seam) 또는 틈(crevice)을 남기는 경우, 이는 완성된 소자의 동작에 어떠한 영향도 미치지 않을 것이다.
도 3은 공정 흐름 중 뒤의 시점에서의 도 2의 소자를 도시한다. 이 시점에서, 증착된 폴리실리콘은 산화막(210)의 상부 위에서 그리고 트렌치(150)의 개구부에서 제거되었다. 요소(152)는 제거 단계 이후 트렌치 내의 폴리실리콘의 잔여물이고, 폴리실리콘(152)의 상부는 표면(132)으로부터 리세스되어 있을 수 있다. 이 제거 단계는 매우 선호되고, 이는 칩 표면(132) 상의 이산화규소 막을 실질적으로 감소시키지 않는다.
이 단계에 이어서, 다른 이산화규소 층(310)의 증착이 이루어지고, 이는 칩 표면(132) 위에 이산화물 막의 두께를 더하고, 트렌치(150) 내에서 폴리실리콘(152) 위의 빈 곳을 채우며, 칩 위에 편평한 표면을 실질적으로 형성한다. 칩의 상부에 증착된 이산화규소의 두께는 약 0.3 ㎛이므로, 이는 이전의 공정 단계에서 폴리실리콘이 그러했듯이, 트렌치를 완전히 채운다. 증착된 산화물이 이음매(seam) 또는 틈(crevice)을 남기는 경우, 이는 완료된 소자의 동작에 어떠한 영향도 미치지 않을 것이다.
도 4는 칩 표면(132)과 게이트 트렌치 위의 산화물 막이 부분적으로 제거된 후의 게이트 트렌치 구조를 도시한다. 칩 표면(132) 위에 남아 있는 산화물 막(410)과, 게이트 트렌치(150) 위에 남아 있는 산화물 막(310)은, 다음의 실리콘 식각 단계에서 하드 마스크(310)로 작용하여, 게이트 트렌치(150) 내의 폴리실리콘(152)이 식각되는 것으로부터 보호되도록 충분히 두껍다.
실시예 4의 공정에서, 화학적 기상 증착법(CVD)에 의한 증착 또는 열 성장, 또는 양자 모두에 의해 형성되는 이산화규소 막들은 배타적으로 사용된다. 하지만, 질화 규소 또는 산질화 규소(silicon oxynitride)와 같은 다른 유전체 재료가 사용될 수도 있다.
실시예 5: 필드 플레이트 트렌치 구조의 형태
도 5 및 도 6은 예시적인 필드 플레이트 구조(500)를 형성하는 공정의 개략도를 도시한다.
도 5는 두 단계 식각 공정 중 제1 식각 단계 이후의 공정 흐름 중 일 시점에서의 필드 플레이트 구조를 도시한다. 이 공정 시점에서, 필드 플레이트 트렌치(140)에 증착된 폴리실리콘 막은 도 2에 도시된 게이트 트렌치(150)로부터 폴리실리콘 막(252)을 제거하는 것과 함께 완전히 제거되었다. 폴리실리콘 막(252) 아래의 필드 트렌치의 벽들을 이루는 이산화규소도 도 4에 도시된 실리콘 칩의 상부로부터 산화물 막의 제거와 함께 제거된다.
도 5에 도시된 구조에서, 필드 플레이트 트렌치(540)의 엣지로부터 이산화규소 막(510)의 측면 리세스(543)가 있다. 이는 필드 플레이트 트렌치(540)의 상부는 물론 이의 엣지에서도 산화물이 거의 동일한 속도로 제거되는 등방성 산화물 식각 단계의 결과이다. 리세스(543)는 산화물 막(510)에 의해 덮이지 않은 숄더부 표면의 일부를 노출시킨다.
두 단계 식각 공정 중 제2 및 최종 식각 단계는, 식각 작용이 고도의 방향성이 있다는 점에서 제1 및 초기 식각 단계와 유사하다. 산화물 막(510)이 필드 플레이트 트렌치의 숄더(543)의 일 부분을 노출시키기에, 노출된 실리콘은 필드 플레이트 트렌치(540)의 바닥부에서 실리콘과 거의 동일한 속도로 식각 및 제거될 것이다. 따라서, 하부 방향의 식각 작용은 상승된 엣지(143) 특성을 만들고, 필드 플레이트 트렌치의 상승된 엣지(143)와 바닥부는 식각 공정이 완료되고 필드 플레이트 트렌치의 깊이가 미리 결정된 깊이에 도달할 때까지 동일한 속도로 진행된다.
반응성 이온 식각이 고도의 방향성을 갖기에, 식각의 종점에서 필드 플레이트 트렌치의 상승된 엣지와 바닥 사이의 거리(544)가 보존된다는 것에 주목해야 한다. 즉, 도 5에 도시된 제2 식각 단계의 개시 시점에서의 거리(544)는 도 6에 도시된 단계의 완료 시점에서의 거리(544)와 거의 동일하다. 그리고, 이 거리는 게이트 트렌치(150)의 깊이와 거의 동일하다.
도 6은 공정 흐름 중 뒤의 시점에서의 필드 플레이트 구조를 도시한다. 이 시점에서 필드 플레이트 트렌치는 제2 식각 및 최종 식각되고, 이는 설계된 깊이(149)에 도달한다. 필드 트렌치의 벽(644 및 645)과 바닥 표면(643)은 유전체 막(141)으로 안이 대어져 있다. 이 예시에서, 막은 이산화규소이다. 그리고, 전도성 재료(142)가 필드 플레이트 트렌치에 채워진다.
필드 플레이트 트렌치의 폭(144, 도 1 참조)이 게이트 트렌치의 폭(154) 보다 넓기에, 필드 플레이트 트렌치는 제1 및 초기 식각 단계에서 마이크로-로딩 효과에 기인하여 게이트 트렌치에 비해 다소 빠르게 식각될 것이다. 본 명세서의 맥락에서 이러한 영향을 인식하지만 이를 무시하고, 근사에 의해 제1 식각 단계 이후의 게이트 트렌치의 깊이와 필드 플레이트 트렌치의 식각 깊이를 동일시 한다.
실시예 6: 필드 플레이트 트렌치를 형성하는 대안적인 방법
도 7 및 도 8은 필드 플레이트 트렌치를 형성하는 대안적인 방법의 개략도를 도시한다. 실시예 5에서 서술된 방법에서, 식각 마스크(510)는, 결과적으로 리세스된 숄더(543)를 생성하는 등방성 식각 공정으로, 덮인 구역 위의 산화물 막을 부분적으로 제거함으로써 생성되고, 실시예 6에서 식각 마스크(710)는 필드 플레이트 트렌치의 벽들 상에서 산화물을 보존하는 이방성 식각 처리를 통해 생성된다.
도 7은 이 예시에서 이산화규소인 하드 마스크(710 및 711)의 형태를 도시한다. 필드 플레이트의 숄더부를 덮는 하드 마스크부(710)의 두께는 필드 플레이트 트렌치(740)의 바닥부로부터 이산화규소 모두를 또한 제거하는 제1 식각 단계 이후, 남은 본래의 하드 마스크, 게이트 산화물 및 증착된 산화물을 합한 것이다.
필드 플레이트 트렌치의 엣지 벽(741)을 덮는 식각 마스크(711)는 게이트 산화물(151)과 증착된 이산화규소 층(310)을 합한 것이다. 이 예시에서, 하드 마스크(711)의 두께는 약 0.4 ㎛의 두께이고, 이는 하드 마스크(710)의 것과 거의 동일하다.
제2 식각 단계의 개시 시점에서 칩 표면(132)과 필드 플레이트 트렌치(740)의 바닥 사이의 거리(744)는 게이트 트렌치(150)의 깊이와 거의 동일하다. 필드 플레이트 트렌치의 폭(144, 도 1 참조)이 게이트 트렌치의 폭(154)에 비해 넓기에, 필드 플레이트 트렌치는 제1 및 초기 식각 단계에서 마이크로 로딩 효과에 기인하여 게이트 트렌치에 비해 다소 빠르게 식각될 것이다. 본 명세서의 맥락에서 이러한 영향을 인지하지만 이를 무시하고, 근사에 의해 제1 식각 단계 이후 게이트 트렌치의 깊이와 필드 플레이트 트렌치의 식각 깊이를 동일시 한다.
두 단계의 식각 공정 중 제2 및 최종 단계 동안, 산화물 요소(711)에 의해 덮이지 않는 필드 플레이트 트렌치의 일 부분만이 식각된다. 이 예시에서 상승된 엣지(143)는 식각 마스크(711)에 의해 덮이는 필드 플레이트 트렌치의 바닥부이다. 그리고, 상승된 엣지(143)와 트렌치의 상부 사이의 거리는 제2 및 최종 식각 동안 보존되고, 게이트 트렌치의 깊이와 동일하다.
도 8은 필드 플레이트 트렌치의 제2 및 최종 식각이 완료된 후 공정 중 뒤의 시점에서의 필드 플레이트 트렌치를 도시한다. 제2 식각 단계 이후, 필드 플레이트 트렌치는 유전체 재료(141)의 층으로 안이 대어져 있다(lined with). 이 예시에서 대어져 있는 것(liner)은 이산화규소이다. 이 예시적인 구조가 100V까지 견디도록 설계되기에, 이산화규소의 두께는 0.6 내지 0.8 ㎛이 되도록 선택된다.
마지막으로, 필드플레이트 트렌치는 소자의 다른 노드들과 전기적으로 접속하기 위해 전도성 재료(142)로 채워진다. 이 예시에서, 전도성 재료는 도핑된 폴리실리콘이다. 금속과 같은 다른 전도성 재료도 대신 또는 조합되어 사용될 수 있다.
실시예 9: 포토마스크
도 9는 본 발명의 일부 양상들을 구현하는 트렌치 마스크의 일 부분을 도시한다. 도 9는 폭(954)을 갖는 게이트 트렌치(950)와 폭(944)을 갖는 필드 플레이트 트렌치(940)가 서로 맞물린 반복적인 패턴을 도시한다. 폭(944)과 폭(954)의 차이만이 대표적이다.
반도체 제조에 사용되는 전통적인 포토 마스크는 예를 들어, 게이트 트렌치(950) 및 필드 플레이트 트렌치(940)의 불투명 패턴을 형성하는 크롬 금속을 갖는 석영 기판으로 만들어진다. 피처 크기가 축소됨에 따라 크롬 및 석영 포토 마스크는 반도체 웨이퍼 상에 패턴을 생성하는 다른 기술로 대체되고 있다. 이러한 기술 중 하나는 e-빔 기록이고, 이 기술에서 패턴은 호스트 컴퓨터에 의해 제어되는 전자 빔으로 웨이퍼들 상에 분산된 포토 레지스트 상에 직접 "기록"된다.
도 9가 2개의 세트의 트렌치들을 생성하는 전통적인 포토마스크의 일부를 도시하더라도, 본 발명은 2개의 세트의 트렌치들이 하나의 포토리소그래피 단계에서 패턴화되는 한, 일 패턴을 다른 것에 정렬할 필요가 없어서 2개의 세트의 트렌치들 간 오정렬이 사실상 제거되기 때문에, e-빔 기록과 같은 보다 새로운 기법에 적용될 수 있다.

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