CN103545311B

CN103545311B - 具有平行电阻器的高压器件

Info

Publication number: CN103545311B
Application number: CN201210391197.7A
Authority: CN
Inventors: 苏如意; 杨富智; 蔡俊琳; 霍克孝; 叶人豪; 许竣为
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2012-07-17
Filing date: 2012-10-15
Publication date: 2016-10-05
Anticipated expiration: 2032-10-15
Also published as: US20140021560A1; CN103545311A; TWI560881B; TW201405822A; US8624322B1

Abstract

本发明提供了一种高压半导体器件。该高压半导体器件包括具有栅极、源极和漏极的晶体管。源极和漏极形成在掺杂衬底中并且通过衬底的漂移区间隔开。栅极形成在漂移区上方以及位于源极和漏极的上方。晶体管被配置成处理至少几百伏的高电压条件。高压半导体器件包括形成在晶体管的源极和漏极之间的介电结构。介电结构突出进入衬底和突出到衬底之外。介电结构的不同部分具有不均匀的厚度。高压半导体器件包括形成在介电结构上方的电阻器。电阻器具有基本上均匀间隔开的多个绕组部分。本发明还提供了具有平行电阻器的高压器件。

Description

具有平行电阻器的高压器件

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件及其制造方法。

背景技术

半导体集成电路(IC)产业已经历了快速增长。IC设计和原材料中的技术进步已经生产了IC时代，其中，每个时代都具有比前一代更小并且更复杂的电路。然而，这些进步已经增加了加工和制造IC的复杂性，对于要实现的这些进步，在IC加工和制造中需要类似的发展。在IC发展的过程中，在几何尺寸(即，可以使用制造工艺生成的最小部件)降低的同时，功能密度(即，单位芯片面积上的互连器件的数目)通常增加。

这些IC包括高压半导体器件。随着几何尺寸不断减小，现有的高压半导体器件实现某些性能标准已经变得越来越困难。作为实例，击穿电压可以成为对传统高压半导体器件的性能限制。在传统高压半导体器件中，通过降低漂移区掺杂改善击穿电压可以导致器件的导通状态电阻的不期望的增大。

因此，尽管现有的高压半导体器件通常已经满足了其期望目的，但是现有的高压半导体器件不能在每个方面完全令人满意。

发明内容

根据本发明的一方面，提供了一种半导体器件，包括：衬底；源极和漏极，设置在所述衬底中；漂移区，设置在所述衬底中以及所述源极和所述漏极之间，其中所述漂移区包括具有不同导电类型的多个掺杂部分；介电部件，设置在所述衬底的表面上以及所述源极和所述漏极之间；电阻器，设置在所述介电部件上方；以及栅极，设置在所述介电部件上方以及所述电阻器与所述源极和所述漏极中的一个之间。

在该半导体器件中，所述电阻器电浮置。

在该半导体器件中，所述源极、所述漏极以及所述栅极为晶体管的部件，并且所述电阻器与所述晶体管并联电连接。

在该半导体器件中：所述电阻器具有第一端部和与所述第一端部相对的第二端部；所述电阻器的所述第一端部与所述漏极电连接；并且所述电阻器的所述第二端部与所述源极和所述衬底中的一个电连接。

在该半导体器件中，所述电阻器包含多晶硅并且包括多个绕组部分。

在该半导体器件中，所述多个绕组部分具有基本一致的宽度并且基本上均匀间隔开。

在该半导体器件中，所述介电部件包括突出到所述衬底外的场氧化物。

在该半导体器件中，所述漂移区中的所述多个掺杂部分包括设置在两个N掺杂部分之间的P掺杂部分。

根据本发明的另一方面，提供了一种半导体器件，包括：晶体管，具有栅极、源极和漏极，其中：所述源极和所述漏极形成在掺杂衬底中并且通过所述衬底的漂移区间隔开，其中，所述漂移区包含P掺杂部分和N掺杂部分；所述栅极形成在所述漂移区上方以及所述源极和所述漏极之间；以及所述晶体管被配置成处理至少几百伏的高压条件；介电结构，形成在所述晶体管的所述源极和所述漏极之间，所述介电结构突出到所述衬底中且突出到所述衬底外，其中，所述介电结构的不同部分具有不均匀的厚度；以及电阻器，形成在所述介电结构上方，所述电阻器具有基本上均匀间隔开的多个绕组部分。

在该半导体器件中，所述半导体器件包括指型布局、线型布局、圆型布局以及方型布局。

在该半导体器件中：所述P掺杂部分包括与所述源极电连接并且在所述介电结构下方横向突出的P体延伸件；以及所述N掺杂部分包括位于所述介电结构和所述P体延伸件之间的n阱。

在该半导体器件中，所述电阻器电浮置。

在该半导体器件中，所述电阻器与所述晶体管并联电连接。

在该半导体器件中，所述电阻器与下列部件组中的一组并联电连接：所述漏极和所述源极；以及所述漏极和所述衬底。

在该半导体器件中，所述电阻器的绕组部分具有基本均匀的横向尺寸。

在该半导体器件中：所述电阻器包含多晶硅；并且所述介电结构包括场氧化物。

根据本发明的又一方面，提供了一种制造高压半导体器件的方法，包括：在衬底中形成漂移区，其中，所述漂移区包括具有不同导电类型的掺杂区；在所述漂移区上方形成介电隔离结构；在所述介电隔离结构上方形成晶体管的栅极；在所述介电隔离结构上方形成电阻器件，其中，所述电阻器件包括多个绕组部分；以及在所述衬底中形成源极和漏极，其中，所述源极和所述漏极通过漂移区和所述介电隔离结构间隔开，并且所述电阻器件和所述栅极设置在所述源极和所述漏极之间。

该方法进一步包括：以所述电阻器件与所述晶体管并联电连接或者电浮置的方式在所述衬底上方形成互连结构。

在该方法中，所述电阻器件的所述多个绕组部分具有基本一致的尺寸和间距。

在该方法中，所述介电隔离结构包括突出到所述衬底表面外的局部硅氧化件(LOCOS)。

附图说明

当结合附图进行阅读时，通过以下详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据本发明的各个方面示出制造高压半导体器件的方法的流程图；

图2至图9是根据本发明的各个方面的高压半导体器件的各种实施例的示意性部分截面图；

图10至图13是根据本发明的各个方面的高压半导体器件的各种实施例的简化俯视图。

具体实施方式

应该理解，以下发明提供了用于实现本发明的不同特征的多种不同实施例或实例。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在进行限定。另外，在以下描述中的在第二部件上方或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，也可以包括可以以介于第一部件和第二部件之间的方式形成额外部件使得第一部件和第二部件不直接接触的实施例。为了简单和清楚，可以按照不同的比例任意绘制各个部件。

图1中示出的是根据本发明的各个方面制造高压半导体器件的方法10的流程图。方法10包括框12，其中，在衬底中形成漂移区。漂移区包括具有不同导电类型的掺杂区。方法10包括框14，其中，在漂移区上方形成介电隔离结构。在一些实施例中，介电隔离结构包括突出衬底的表面的局部硅氧化(LOCOS)。方法10包括框16，其中，在介电隔离结构的部分上方形成晶体管的栅极。方法10包括框18，其中，在介电隔离结构上方形成电阻器件。电阻器件包括多个绕组部分。在一些实施例中，绕组部分具有基本一致的尺寸和间距。方法10包括框20，其中，在衬底中形成源极和漏极。源极和漏极通过漂移区和介电隔离区间隔开。电阻器件和栅极设置在源极和漏极之间。

应该理解可以实施额外的步骤以完成高压半导体器件的制造。例如，方法可以包括在衬底上方形成互连结构的步骤。互连结构或者将电阻器件并联电连接至晶体管，或者保持电阻器电浮置。

图2示出了根据本发明的实施例的高压半导体器件20A的示意性部分截面图。应该理解，简化图2以更好理解本发明的创造性概念。

参照图2，高压半导体器件20A包括衬底30的部分。衬底30掺杂有诸如硼的P-型掺杂剂。在另一个实施例中，衬底30掺杂有诸如磷或砷的N-型掺杂剂。衬底30还包括：其他合适的元素半导体材料，例如，金刚石或者锗；合适的化合物半导体，例如，碳化硅、砷化铟或者磷化铟；或者合适的合金半导体，例如，碳化硅锗、砷磷化镓或者磷化铟镓。

通过本领域已知的离子注入工艺在衬底30的一部分中形成隐埋阱35。隐埋阱35形成以具有与衬底30相反的导电类型。在所示的实施例中，由于本文中衬底30为P型衬底，所以隐埋阱35为N型掺杂。在另一个实施例中，衬底30是N型衬底，隐埋阱35是P型掺杂。可以通过注入工艺形成具有大约1×10¹²原子/平方厘米至大约2×10¹²原子/平方厘米范围内的剂量的隐埋阱35。隐埋阱35的掺杂浓度可以在大约1×10¹⁵原子/立方厘米至大约1×10¹⁶原子/立方厘米范围内。

在衬底30中形成高压掺杂阱50。可以通过本领域已知的注入工艺形成高压掺杂阱50。例如，可以通过注入工艺形成具有大约3×10¹²原子/平方厘米至大约4×10¹²原子/平方厘米范围内的剂量的掺杂阱50。在一个实施例中，高压掺杂阱的掺杂浓度在大约1×10¹⁵原子/立方厘米和大约1×10¹⁶原子/立方厘米的范围内。在注入工艺期间可以在衬底35上方形成图案化光刻胶层(未示出)作为掩模。

高压掺杂阱50掺杂有与隐埋阱35相同的导电类型(即，与衬底30的导电类型相反)。因此，在所示的实施例中，高压掺杂阱50为高压N阱(HVNW)。高压掺杂阱50还可称为漂移区50。在一些实施例中，隐埋阱35可以被视为高压掺杂阱50的一部分并且也可视为漂移区50的一部分。

在漂移区50上方形成多个隔离结构，例如，图2所示的隔离结构80和81。隔离结构80和81可以包括介电材料。在图2所示的实施例中，隔离结构80和81为局部硅氧化(LOCOS)器件(也称为场氧化物)。可以使用氮化物掩模以及通过掩模开口热生长氧化物材料形成LOCOS器件。LOCOS器件的至少部分向下突出进入漂移区50和向上突出到漂移区50外部。再者，LOCOS器件可以具有不均匀的厚度(深度)。例如，LOCOS器件的边缘部分可以具有楔形形状并且因此具有较小厚度。在一些实施例中，LOCOS器件的非边缘部分具有厚度90，在某些实施例中，厚度90可以在大约0.2微米(um)和大约1um之间。

可选地，隔离结构80和81可以包括浅沟槽隔离(STI)器件或者深沟槽隔离(DTI)器件。隔离结构80和81有助于限定稍后要形成的某些掺杂区域的边界，例如，场效应晶体管(FET)器件的源极区和漏极区的边界。

在漂移区50中形成掺杂延伸区100。在所示的实施例中，在高压掺杂阱50和隐埋阱35之间形成掺杂延伸区100。掺杂延伸区100具有与衬底30相同的导电类型但是与漂移区50相反的导电类型。因此，在所示的实施例中，掺杂延伸区100具有P-型电导性。

在某些实施例中，可以通过两个单独的离子注入工艺来形成掺杂延伸区100。第一离子注入工艺在漂移区50(漂移区50的上表面附近)的上部中至少部分形成掺杂区。第二离子注入工艺形成横向向外“延伸”或者“突出”的更深更宽的掺杂区。随后，可以实施热工艺以使两个掺杂区相互扩散并且将两个掺杂区合并为单个的掺杂区，从而形成掺杂延伸区100。结果，掺杂延伸区100具有横向延伸或者部分突出进入漂移区50中的突出部分105(或者突出尖端)。因此，掺杂延伸区100本文中也可以称为P体延伸区100。

如图2所示，突出部分105隐埋在漂移区50内部，而不是位于漂移区50的上表面附近。换句话说，突出部分105被设置为远离漂移区50的表面。突出部分105提供的一种优势是它可以提供额外导电路径以降低晶体管的导通状态电阻。

使用形成掺杂延伸区100的相同的注入工艺，还形成掺杂隔离区110。在一个实施例中，使用第二离子注入工艺(形成更宽更深的掺杂区的一种工艺)形成掺杂隔离区110。为了限定掺杂隔离区110的横向尺寸，可以形成具有开口的图案化光刻胶掩模层，并且可以通过开口实施上述第二离子注入工艺以限定掺杂隔离区110。换言之，在掺杂延伸区100的突出部分的形成期间也形成掺杂隔离区110。因此，掺杂隔离区110的掺杂浓度等级可以与突出部分105的掺杂浓度等级大约相同。

在漂移区50的上方形成栅极120。具体地，可以在隔离结构80的一部分上形成栅极120。可以通过多种沉积和图案化工艺形成栅极120。在一些实施例中，栅极120包括具有硅化物表面的多晶硅材料。例如，硅化物表面可以包括硅化钨。

在隔离结构80上方形成电阻器件130。在一些实施例中，电阻器件130包括多晶硅材料，并且因此可以称为多晶硅电阻器。例如，电阻器件130可以包括未掺杂多晶硅材料、P掺杂多晶硅材料或者多晶硅材料上硅化物。电阻器件130被设计成处理高电压，例如，大于大约100伏，并且可以高达几百伏。因此，电阻器件130还可称为高压电阻器件。在一些实施例中，同时形成栅极120和电阻器件130。在其他实施例中，使用不同的工艺在单独的时间形成电阻器件130和栅极120。

根据本发明的各个方面，电阻器件130具有加长和绕组形状。在图2所示的截面图中，电阻器件130显示为多个绕组部分。然而，应该理解这些绕组部分实际上可以为单独延长电阻器件130的部分。在一些实施例中，电阻器件130的绕组部分具有基本一致的垂直尺寸和横向尺寸(即，高度/厚度和宽度)。例如，每个绕组部分的垂直尺寸和横向尺寸可以在另一种绕组部分的垂直尺寸和横向尺寸的几个百分点内(或者小于百分点)变化。在一些实施例中，电阻器件130的相邻绕组部分之间的间距也基本上一致。

重掺杂漏极区150形成在隔离区80一侧的漂移区50的上表面处，并且重掺杂源极区160形成在隔离区80相对侧的掺杂延伸区100的上表面处。换句话说，漏极区150和源极区160设置在隔离区80的相对侧上。重掺杂区161也被形成为邻接源极区160。在一些实施例中，重掺杂区161可以用作保护环。

漏极区150和源极区160具有与漂移区50相同的导电类型，并且重掺杂区161具有与掺杂延伸区100相同的导电类型。因此，在图2所示的实施例中，漏极区150和源极区160为N型掺杂，而重掺杂区161为P-型掺杂。漏极区150和源极区160的掺杂浓度等级明显高于漂移区50的掺杂浓度等级。重掺杂区161的掺杂浓度等级明显高于掺杂延伸区100的掺杂浓度等级。因此，在所示的实施例中，漏极区150和源极区160可以称为N+区，并且重掺杂区161可以称为P+区。还可以在源极区和漏极区上(或者在掺杂隔离区110上)形成诸如焊盘170的导电焊盘以有助于建立与这些源极区和漏极区的电连接。

栅极120(位于漏极区150和源极区160之间)、漏极区150以及源极区160为FET晶体管器件的部件。在本发明中，FET晶体管器件为配置成处理高压的高压晶体管。例如，FET晶体管器件能够在高达几百伏的电压下工作。

在衬底30表面的上方形成互连结构200。换句话说，隔离结构80和81、栅极120、电阻器件130以及源极区和漏极区160和150上方(在其他物体中之间)形成互连结构200。互连结构200包括提供电路、输入/输出以及各种掺杂部件(例如，漂移区50)之间的互连件(例如，布线)的多个图案化介电层和导电层。更具体地，每个互连层包括多个互连部件，也称为金属层。金属线可以为铝互连线或者铜互连线，并且可以包括导电材料，例如，铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或者它们的组合。可以通过包括物理汽相沉积(PVD)、化学汽相沉积(CVD)、溅射、电镀或者它们的组合的工艺来形成金属线。

互连结构200包括提供互连层之间隔离件的层间介电层(ILD)。ILD可以包括诸如低k材料或者氧化物材料的介电材料。互连结构200还包括提供衬底上的不同互连层和/或部件(例如，源极区160和漏极区150或者电阻器件130)之间电连接的多个接触件/接触件。

例如，作为互连结构200的部分，形成多个接触件210至214以提供与掺杂隔离区域110、电阻器件130、漏极区150以及源极区160的电连接。在图2所示的实施例中，在电阻器件130相对远端上形成并且电连接接触件211和212。

互连结构200还包括电连接至接触件210至214的金属线(或者互连线)。例如，金属线220电连接至接触件212和213，并且金属线221电连接至接触件210、211和214。换句话说，电阻器件130的一端电连接至漏极区150，并且电阻器件130的另一端电连接至源极区160和掺杂隔离区110。以这种方式，电阻器件130并联地电连接至FET晶体管器件，具体地，并联地电连接至FET晶体管器件的源极和漏极/衬底。

根据本发明的各个方面，并联连接的电阻器件130提高了漂移区50中的电场的均匀性。如上所述，电阻器件130具有多个基本上一致的绕组部分，绕组部分之间的间距也基本上一致。同样地，每个绕组部分可承受基本固定和一致的电压量。换句话说，由于电阻器件130并联电连接至FET晶体管，所以当高电压(例如，大约几百伏的数量级)施加在FET晶体管源极和漏极之间时，高电压也施加在电阻器件130上。电阻器件130部分的尺寸和间距中的一致性允许高电压均匀一致地分布在电阻器件130的跨距上，从而提高了位于电阻器件130下方的漂移区50中的电场的一致性。作为更一致地分布的电场的结果，也提高了FET晶体管的击穿电压。在测试期间已经观察到，通过根据本发明实施平行电阻器件(parallel resistordevice)，击穿电压可以提高上百伏。

图3至图9示出了根据本发明的可选实施例的高压半导体器件的示意性部分截面图。为了一致性和清楚，在图2至图9中相同的部件标示为相同的标号。

参照图3，高压半导体器件20B在很多方面类似于高压半导体器件20A。高压半导体器件20A和20B之间的一个区别是与高压半导体器件20A不同，高压半导体器件20B是电浮置。例如，电阻器件130的部分没有直接电连接至FET晶体管器件的任何部件。然而，电阻器件130被视为通过感应并联地电连接至FET晶体管器件。在一定程度上，漂移区50、隔离结构80以及电阻器件130形成电容器。具体地，隔离结构80用作电容器(由于隔离结构80为介电的)的绝缘部件，并且漂移区50和电阻器件130均用作夹置绝缘部件电导体。这还有助于提高高压半导体器件20B内的电场的一致性。换言之，即使电阻器件130被实施为电浮置电阻器件，高压半导体器件20B相比于传统高压半导体器件也提供了提高(并且因此更好)的击穿电压。

参照图4，高压半导体器件20C在很多方面类似于高压半导体器件20A。高压半导体器件20A和20C之间的一个区别是高压半导体器件20C包括电浮置金属导体230。电浮置金属导体230设置在电阻器件130上方，并且该电浮置金属导体没有与FET晶体管的部件的直接电连接件。对于类似于上述有关电阻器件130的那些的原因，电浮置金属导体230的实施也有助于提高高压半导体器件内的电场的一致性。因此，高压半导体器件20C相比于传统的高压半导体器件也提供了改善的(即，更大的)击穿电压。

参照图5，高压半导体器件20D结合高压半导体器件20B和20C的各个方面。换句话说，高压半导体器件20D具有电浮置电阻器件130以及电浮置金属导体230。因此，对于类似于上述的那些原因，高压半导体器件20C已经改善了电场一致性并且因此相比于传统的高压半导体器件也提供了改善的击穿电压。

参照图6，高压半导体器件20E在很多方面类似于高压半导体器件20A。高压半导体器件20A和20E之间的一个区别是高压半导体器件20E的电阻器件130电连接至FET晶体管器件的源极区160，但不没有电连接至衬底(例如，通过隔离区110)本身。类似地，图7所示的高压半导体器件20F的电阻器件130电连接至衬底30(通过掺杂隔离区110)，但是没有电连接至源极区160。不管用于电阻器件130的特定的电偏置结构怎样，端部效应是电阻器件130仍然并联地电连接至FET晶体管器件，并且因而由于类似于上述的那些原因，改善了高压半导体器件20内的电场的一致性。同样地，高压半导体器件20E和20F相比于传统的高压半导体器件也提供了改善的击穿电压。

现在参照图8，高压半导体器件20G在很多方面类似于高压半导体器件20A。高压半导体器件20A和20G之间的一个区别是高压半导体器件20G包括具有一种导电类型的漂移区50。在所示的实施例中，高压半导体器件20G具有N型漂移区。相比之下，高压半导体器件20A的漂移区50包括N型掺杂部分(例如，势垒N阱35和HVNW50)和P型掺杂部分(例如，P体延伸100)。FET晶体管器件的源极区160形成在掺杂阱250内(或者由掺杂阱250围绕)，在实施例中以P-阱示出该掺杂阱250。再者，不管漂移区50的掺杂结构怎样，由于平行电阻器件130的设置，高压半导体器件20G仍然提供改善的电场一致性，并且因此相比于传统的高压半导体器件具有更大的击穿电压。

现在参照图9，高压半导体器件20H在很多方面类似于图8的高压半导体器件20G。一个区别是高压半导体器件20G进一步包括位于漂移区50中的掺杂隐埋层260。掺杂隐埋层260具有与漂移区50相反的导电类型。因此，在图9所示的实施例中，掺杂隐埋层260为P-隐埋层。在功能上，掺杂隐埋层260类似于上述的P体延伸区100。在任何情况下，由于平行电阻器件130的设置，高压半导体器件20H还提供改进的电场一致性，并且因此相比于传统的高压半导体器件，具有更大的击穿电压。

应该理解，高压半导体器件20A至20H的每个实施例的方面都可以根据设计需要和制造要求相互结合。例如，应该理解高压半导体器件的实施例可以具有电浮置电阻器件(例如，在图3所示的实施例中)和具有单一导电类型(例如，在图8所示的实施例中)的漂移区。为了简化的原因，本文中没有具体讨论上述实施例的每种可能组合。

图10A至图10D为上述高压半导体器件的实施例的简化的部分俯视图。更具体地，图10B、图10C和图10D为图10A的各部分的放大版本，以更清楚和详细地示出高压半导体器件。在图10A至图10D中的示例性位置中标示出上述的一些元件，例如，FET晶体管的漂移区、栅极极、源极和漏极、以及并联电连接至FET晶体管的电阻器件，以有助于读者协调理解这些俯视图和上述截面图。

也如图10B至图10D所示，电阻器件(并联地电连接至FET晶体管)包括多个绕组部分，在图10A-10D所示的实施例中，该多个绕组部分类似于赛场上的跑道。如上所述，为了便于电场的一致分布，电阻器件的这些绕组部分在其间具有基本一致的尺寸和间距。

图10的俯视图所示的高压半导体器件的布局称为“手指-型”布局。然而，本发明的高压半导体器件不仅限于这种布局。可以在各种可选的实施例中使用其他合适的布局。例如，对于根据本发明的高压半导体器件来说，图11示出了“线-型”布局，图12示出了“环-型”布局，以及图13示出了“方-型”布局。

可以实施附加的工艺步骤以完成高压半导体器件的制造。例如，在互连结构形成之后，可以对高压半导体器件实施钝化工艺。作为另一个实例，高压半导体器件还可以包括一种或者多种测试工艺，例如，晶圆验收测试工艺。为了简化的原因，本文中没有详细阐述这些附加的制造工艺。

本发明的一种更广泛的形式包括一种半导体器件，该半导体其间包括衬底；设置在衬底中的源极和漏极；设置在衬底中以及源极和漏极之间的漂移区，其中，漂移区包括具有不同导电类型的多个掺杂部分；设置在衬底表面上以及源极和漏极之间的介电部件；设置在介电部件上方的电阻器；以及设置在介电部件上方以及在电阻器与源极和漏极中的一个之间的栅极。

在一些实施例中，电阻器电浮置。

在一些实施例中，源极、漏极以及栅极为晶体管的部件，并且其中电阻器并联地电连接至晶体管。

在一些实施例中，电阻器具有第一端部以及与第一端部相对的第二端部；电阻器的第一端部电连接至漏极；并且电阻器的第二端部电连接源极和衬底中的一个。

在一些实施例中，电阻器包含多晶硅并且包括多个绕组部分。

在一些实施例中，多个绕组部分具有基本上一致的宽度并且基本上均匀地间隔开。

在一些实施例中，介电部件包括突出到衬底外部的场氧化物。

在一些实施例中，漂移区中的多个掺杂部分包括设置在两个N掺杂部分之间的P掺杂部分。

本发明另一种更广泛的形式包括一种半导体器件，该半导体器件包括具有栅极、源极和漏极的晶体管，其中：源极和漏极形成在掺杂衬底中并且通过衬底的漂移区间隔开，栅极形成在漂移区上方以及在源极和漏极之间；以及晶体管配置成处理至少几百伏的高电压条件；形成在晶体管的源极和漏极之间的介电结构，介电结构突出进入衬底中和突出到衬底外部，其中介电结构的不同部分具有不均匀的厚度；以及形成在介电结构上方的电阻器，电阻器具有基本均匀间隔开的多个绕组部分。

在一些实施例中，漂移区包含P掺杂和N掺杂部分。

在一些实施例中，半导体器件包括指型布局、线型布局、圆形布局以及方型布局。

在一些实施例中，P掺杂部分包括电连接至源极并且在介电结构下方横向突出的P体延伸区；并且N掺杂部分包括位于介电结构和P体延伸区之间的n阱。

在一些实施例中，电阻器电浮置。

在一些实施例中，电阻器并联地电连接至晶体管。

在一些实施例中，电阻器并联地电连接至下列之一：漏极和源极；以及漏极和衬底。

在一些实施例中，电阻器的绕组部分具有基本一致的横向尺寸。

在一些实施例中，电阻器包含多晶硅；并且介电结构包括场氧化物。

本发明又一种更广泛的形式包括制造高压半导体器件的方法。方法包括：在衬底中形成漂移区，其中漂移区包括具有不同导电类型的掺杂区；在漂移区上方形成介电隔离结构；在介电隔离结构上方形成晶体管的栅极；在介电隔离结构上方形成电阻器件，其中，电阻器件包括多个绕组部分；并且在衬底中形成源极和漏极，其中源极和漏极通过漂移区和介电隔离结构间隔开，并且其中电阻器件和栅极极设置在源极和漏极之间。

在一些实施例中，方法进一步包括：以电阻器件并联地电连接至晶体管或者电浮置的方式在衬底上方形成互连结构。

在一些实施例中，其中电阻器件的多个绕组部分具有基本一致的尺寸和间距。

在一些实施例中，其中介电隔离结构包括突出到衬底表面外部的局部硅氧化(LOCOS)。

上面概述了若干实施例的部件，使得本领域普通技术人员可以更好地理解以下详细描述。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims

1.一种半导体器件，包括：

衬底；

源极和漏极，设置在所述衬底中；

漂移区，设置在所述衬底中以及所述源极和所述漏极之间，其中所述漂移区包括具有不同导电类型的多个掺杂部分；所述漂移区中的所述多个掺杂部分包括设置在两个N掺杂部分之间的P掺杂部分；

介电部件，设置在所述衬底的表面上以及所述源极和所述漏极之间；

电阻器，设置在所述介电部件上方；以及

栅极，设置在所述介电部件上方以及所述电阻器与所述源极和所述漏极中的一个之间。

2.根据权利要求1所述的半导体器件，其中，所述电阻器电浮置。

3.根据权利要求1所述的半导体器件，其中，所述源极、所述漏极以及所述栅极为晶体管的部件，并且所述电阻器与所述晶体管并联电连接。

4.根据权利要求3所述的半导体器件，其中：

所述电阻器具有第一端部和与所述第一端部相对的第二端部；

所述电阻器的所述第一端部与所述漏极电连接；并且

所述电阻器的所述第二端部与所述源极和所述衬底中的一个电连接。

5.根据权利要求1所述的半导体器件，其中，所述电阻器包含多晶硅并且包括多个绕组部分。

6.根据权利要求5所述的半导体器件，其中，所述多个绕组部分具有一致的宽度并且均匀间隔开。

7.根据权利要求1所述的半导体器件，其中，所述介电部件包括突出到所述衬底外的场氧化物。

8.一种半导体器件，包括：

晶体管，具有栅极、源极和漏极，其中：

所述源极和所述漏极形成在掺杂衬底中并且通过所述衬底的漂移区间隔开，其中，所述漂移区包含P掺杂部分和N掺杂部分，其中所述P掺杂部分设置在两个所述N掺杂部分之间；

所述栅极形成在所述漂移区上方以及所述源极和所述漏极之间；

以及

所述晶体管被配置成处理至少几百伏的高压条件；

介电结构，形成在所述晶体管的所述源极和所述漏极之间，所述介电结构突出到所述衬底中且突出到所述衬底外，其中，所述介电结构的不同部分具有不均匀的厚度；以及

电阻器，形成在所述介电结构上方，所述电阻器具有均匀间隔开的多个绕组部分。

9.根据权利要求8所述的半导体器件，其中，所述半导体器件包括指型布局、线型布局、圆型布局以及方型布局。

10.根据权利要求8所述的半导体器件，其中：

所述P掺杂部分包括与所述源极电连接并且在所述介电结构下方横向突出的P体延伸件；以及

所述N掺杂部分包括位于所述介电结构和所述P体延伸件之间的n阱。

11.根据权利要求8所述的半导体器件，其中，所述电阻器电浮置。

12.根据权利要求8所述的半导体器件，其中，所述电阻器与所述晶体管并联电连接。

13.根据权利要求12所述的半导体器件，其中，所述电阻器与下列部件组中的一组并联电连接：

所述漏极和所述源极；以及

所述漏极和所述衬底。

14.根据权利要求8所述的半导体器件，其中，所述电阻器的绕组部分具有均匀的横向尺寸。

15.根据权利要求8所述的半导体器件，其中：

所述电阻器包含多晶硅；并且

所述介电结构包括场氧化物。

16.一种制造高压半导体器件的方法，包括：

在衬底中形成漂移区，其中，所述漂移区包括具有不同导电类型的掺杂区，其中所述不同导电类型的掺杂区包括设置在两个N掺杂部分之间的P掺杂部分；

在所述漂移区上方形成介电隔离结构；

在所述介电隔离结构上方形成晶体管的栅极；

在所述介电隔离结构上方形成电阻器件，其中，所述电阻器件包括多个绕组部分；以及

在所述衬底中形成源极和漏极，其中，所述源极和所述漏极通过漂移区和所述介电隔离结构间隔开，并且所述电阻器件和所述栅极设置在所述源极和所述漏极之间。

17.根据权利要求16所述的方法，进一步包括：以所述电阻器件与所述晶体管并联电连接或者电浮置的方式在所述衬底上方形成互连结构。

18.根据权利要求16所述的方法，其中，所述电阻器件的所述多个绕组部分具有一致的尺寸和间距。

19.根据权利要求16所述的方法，其中，所述介电隔离结构包括突出到所述衬底表面外的局部硅氧化件(LOCOS)。