CN110690212A - 借助掩埋击穿晶闸管装置的单向esd保护 - Google Patents

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Abstract

一种静电放电保护装置包括：基板；第一和第二发射极区，所述第一和第二发射极区安置在所述基板中，在所述基板的一侧上彼此横向间隔开，并且具有相反导电类型；以及第一和第二基极区，所述第一和第二基极区具有相反导电类型，并且其中所述第一和第二发射极区分别安置在晶闸管布置中。所述第一基极区包括在所述第二基极区下方延伸的掩埋掺杂层。所述掩埋掺杂层和所述第二基极区中的每一个包括掺杂剂浓度分布的相应不均一性。在所述相应不均一性处所述掩埋掺杂层与所述第二基极区之间的间隔为所述晶闸管布置建立击穿触发电压。

Description

借助掩埋击穿晶闸管装置的单向ESD保护
技术领域
本实施例涉及半导体装置。
背景技术
集成电路(IC)具有因静电放电(ESD)事件而损坏的风险。ESD事件可能是由持有IC芯片的带静电的人员引起的。ESD事件可包括IC芯片的输入/输出(I/O)端之间的4000伏或更高的静电电位。在ESD事件期间，放电电流通常通过IC芯片中易受攻击的电路系统在I/O端与接地之间流动。
ESD保护装置通常跨IC芯片端被集成到IC芯片中。ESD保护装置经常被配置成通过为放电电流提供另一接地路径而保护这类电路系统。举例来说，ESD保护装置可连接在I/O端与接地或共用端之间。ESD保护装置充当电压和电流限制器，以防止I/O端与接地端之间的电压达到会以其它方式损坏芯片上其它装置的水平。
ESD保护装置被配置成当端之间的电压落入IC芯片的正常操作范围内时保持静态。当电压达到高于该范围的触发电压时，ESD保护装置接通以将任何损坏电流分流到接地，从而防止对IC芯片的损坏。ESD保护装置的触发电压超过IC芯片的最大正常操作电压，以避免干扰IC芯片的正常操作。
发明内容
根据本发明的第一方面，提供一种静电放电保护装置，包括：
基板；
第一和第二发射极区，所述第一和第二发射极区安置在所述基板中，在所述基板的一侧上彼此横向间隔开，并且具有相反导电类型；以及
第一和第二基极区，所述第一和第二基极区具有相反导电类型，并且其中所述第一和第二发射极区分别安置在晶闸管布置中，所述第一基极区包括在所述第二基极区下方延伸的掩埋掺杂层；
其中所述掩埋掺杂层和所述第二基极区中的每一个包括掺杂剂浓度分布的相应不均一性，并且
其中在所述相应不均一性处所述掩埋掺杂层与所述第二基极区之间的间隔为所述晶闸管布置建立击穿触发电压。
在一个或多个实施例中，所述掩埋掺杂层包括相对于所述掩埋掺杂层的其余部分具有降低的掺杂剂浓度水平的片段，以限定所述掩埋掺杂层中的所述不均一性。
在一个或多个实施例中，所述掩埋掺杂层包括相对于所述掩埋掺杂层的其余部分具有较深的上边界的片段，以限定所述掩埋掺杂层中的所述不均一性。
在一个或多个实施例中，所述第二基极区包括第一和第二组成阱区，所述第二组成阱区不同于所述第一组成阱区，以限定所述第二基极区的所述掺杂剂浓度分布的所述不均一性。
在一个或多个实施例中，所述第二组成阱区比所述第一组成区更深地延伸到所述基板中。
在一个或多个实施例中，相较于所述第一组成阱区，所述第二组成阱区具有更高的峰值掺杂剂浓度水平。
在一个或多个实施例中，所述第二组成阱区横向重叠所述第二发射极区和所述第二基极区的接触区。
在一个或多个实施例中，所述击穿触发电压由每个相应不均一性的相应横向宽度确定。
在一个或多个实施例中，所述第一和第二发射极区以及所述第一和第二基极区被成形为使得所述晶闸管布置具有八边形布局。
在一个或多个实施例中，在所述八边形布局中，所述第一发射极区和所述第一基极区的阱区安置在所述第二发射极区和所述第二基极区的内侧。
在一个或多个实施例中，所述第一和第二发射极区分别电系结到所述第一和第二基极区，使得所述晶闸管布置为二端晶闸管布置。
根据本发明的第二方面，提供一种电子设备，包括：
基板；
阳极，所述阳极由所述基板支撑；
阴极，所述阴极由所述基板支撑并在所述基板的一侧上与所述阳极横向间隔开；以及
根据本文中所公开的任何所述的静电放电保护装置。
在一个或多个实施例中，所述晶闸管布置具有八边形布局；
所述阳极安置在所述八边形布局的中心中；并且
所述阴极围绕所述八边形布局的外周边安置。
根据本发明的第三方面，提供一种制造静电放电保护装置的方法，所述方法包括：
执行植入程序以在半导体基板的半导体层中形成掩埋掺杂层，所述半导体基板包括基底基板以及在所述基底基板与所述半导体层之间的掩埋绝缘层，所述半导体层和所述掩埋掺杂层分别具有第一和第二导电类型，所述掩埋掺杂层形成晶闸管布置的第一基极区的掩埋部分；
执行第一和第二阱植入程序以在所述半导体层中植入所述第一导电类型的掺杂剂，从而形成所述晶闸管布置的第二基极区的第一和第二组成区；
其中形成所述掩埋掺杂层的所述植入程序被配置有掩模，所述掩模具有开口以限定在所述掩埋掺杂剂层中掺杂剂浓度分布的不均一性；
其中所述第一和第二阱植入程序被配置成使得所述第一与第二组成区之间的差异限定在所述第二组成区处所述第二基极区的掺杂剂浓度分布的不均一性；并且
其中在所述相应不均一性处所述掩埋掺杂层与所述第二基极区之间的间隔为所述晶闸管布置建立击穿触发电压。
在一个或多个实施例中，所述第二阱植入程序被配置成使得相较于所述第一组成区，所述第二组成区具有更深的下边界和更高的峰值掺杂剂浓度水平。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
组件及附图未必按比例绘制，而是强调说明各种实施例的原理。此外，在附图中，相同的附图标号贯穿不同的视图指代对应的零件。
图1为根据一个实施例的示例性静电放电(ESD)保护装置的示意性局部剖视图，该静电放电(ESD)保护装置具有带有掩埋击穿的晶闸管布置。
图2为图1的示例性ESD保护装置的示意性局部剖视图，该图2带有描绘在操作期间电流流动路径的标记。
图3为根据一个实施例的另一示例性ESD保护装置的示意性局部剖视图，该ESD保护装置具有带有掩埋击穿的晶闸管布置。
图4为根据一个实施例的示例性ESD保护装置的布局图，该ESD保护装置具有带有掩埋击穿的晶闸管布置。
图5为根据一个实施例的构建ESD保护装置的示例性制造顺序的流程图，该ESD保护装置具有带有掩埋击穿的晶闸管布置。
具体实施方式
本文描述了静电放电(ESD)保护装置的实施例，如ESD保护夹钳，以及包括这类夹钳或装置的电子设备。该装置和设备经由掩埋结的雪崩阻断而提供ESD保护。掩埋结形成在晶闸管布置的两个基极区或内部区之间。结的掩埋性质由在另一个基极区下延伸的基极区中的一个的掩埋掺杂层建立。击穿触发电压的水平由掩埋掺杂层与另一个基极区之间的间隔建立。在一些情况下，击穿电压水平约为45伏，但可如本文所述达到一定范围的水平。掩埋结的击穿在ESD事件期间建立电流路径，该电流路径穿过基板的块体而非基板表面处或附近。如本文所述，电流路径的掩埋性质导致更稳固的ESD保护。
在掩埋掺杂层和其它基极区的掺杂剂浓度分布的相应不均一性下建立间隔。不均一性可包括或呈现在结处具有不同掺杂剂浓度水平和/或不同边界深度的片段或其它部分。举例来说，掩埋掺杂层可具有带有较深上边界的片段。较深上边界可经由掺杂剂植入程序掩模和/或附加植入程序中的间隙形成。
基极区中的一个或两个可包括多个组成区。多个组成区的存在可用于建立掩埋击穿的间隔。举例来说，p型基极区可包括两个组成区，一个组成区比另一个组成区延伸得更深，以限定该基极区的掺杂剂浓度分布的不均一性。
击穿电流流动路径的掩埋性质避免在装置中如在基板表面附近的高电流密度水平。电流密度水平保持足够低，使得由焦耳自热产生的局部温度不会接近半导体基板的熔融温度。电流远离表面流过基板还允许基板散热。掩埋击穿电流路径还避免硅/二氧化硅界面附近的热点。避免热载流子注入到氧化区中。由于这些原因，防止了在应力测试如带电荷装置模型(CDM)应力测试期间的装置故障或其它损坏。在一个例子中，所公开的装置能够通过涉及在1千伏特(kV)下的10安培(A)的峰值电流的CDM测试。其它例子能够持续较高的应力水平，如在2kV下的16A。掩埋击穿避免在表面处的氧化物附近的高电流密度水平。避免了泄漏和其它装置故障。因此提供较稳固的ESD保护。
所公开的实施例的装置和设备被配置成单极性或单向ESD保护装置。举例来说，所公开的装置可被安置成用于在正向模式下在输入/输出接脚与接地(或负极)接脚之间进行阻断。在反向模式下，装置正向偏置并且是导电的。所公开的装置和设备的实施例可相应地包括以相反朝向安置在接脚之间的另一夹钳，以处理另一个反向极性。另一个夹钳可如本文所述被配置成带有类似或不同击穿电压，或可具有不同配置(例如，保护二极管)。在一些情况下，夹钳可串联安置在两个接脚之间。可以使用替代的布置。
在不负面影响装置尺寸(例如，占据面积)的情况下实现ESD保护的改进。实际上，可借助减小装置占据面积来实现ESD保护的改进。举例来说，减小可超过50％。因而，即使在为两种极性提供ESD保护的情况下，也可以实现减小的占据面积。
本文将所公开的实施例的装置和设备描述为单叠层ESD保护装置或单个叠层ESD保护装置。在其它情况下，可堆叠多个装置以实现较高的击穿电压水平。因此，堆叠装置可用于与具有广泛范围的操作电压水平的保护电路系统连接。举例来说，所公开的装置可被堆叠以保护具有高操作电压的集成电路，使得触发在约80伏至约100伏的范围内发生。
所公开的ESD保护装置是可堆叠的，只要晶闸管布置与基板隔离。举例来说，SOI基板的掩埋绝缘层可与隔离沟槽(例如，深隔离沟槽(DTI)区)结合，以将晶闸管布置横向与受保护集成电路的其余部分隔离。装置还可通过掩埋氧化物层与块状基板或基底基板隔离。
所公开的实施例的触发电压是可调节的。如下所述，可选择在不均一性下的基极区之间的间隔，以实现所需触发电压水平。
所公开的实施例可用于保护具有广泛范围的操作电压的多种半导体装置。尽管以下结合涉及功率晶体管装置(如LDMOS装置)的制造工艺进行描述，但是所公开的实施例可被配置成保护其它半导体装置，如双极晶体管或其它MOS装置。举例来说，在一些实施例中，包括其中受保护装置包括LDMOS晶体管装置的实施例中的一些，IC芯片的接脚可被额定在低至约5伏至高至约105伏的电压下操作。如下所述，所公开的实施例可被配置成经由所公开的ESD保护装置的堆叠或其它串联布置而适应这类宽范围的操作电压。因此，所公开的ESD保护装置可用于在同一IC芯片上适应不同的操作电压。如下所述，可以通过改变配置，例如横向宽度、深度、掺杂剂浓度水平和/或基极区的其它方面而替代地或另外适应不同操作电压。
尽管以下结合p型基板层进行描述，但是所公开的装置不限于任何特定的晶体管掺杂剂配置。所公开的装置不限于p型外延层或p型块状基板。在使用n型外延层的情况下，相反导电类型的半导体区可取代本文所述的区。因此，例如，下述例子中的每个半导体区、层或其它结构可具有与以下例子中所识别的类型相反的导电类型，例如，n型或p型。
图1为根据一个实施例构造的ESD保护装置20的例子的示意性剖视图。装置20包括半导体基板22，该半导体基板22又可包括若干外延层24。在此例子中，半导体基板22包括生长在基底基板26上方的p型外延层24。可生长附加外延层。基底基板26可为重掺杂的n型半导体基板，但是也可使用p型基板。基底基板26的掺杂浓度水平也可改变，并且不必重掺杂。装置20可替代地或另外包括其它半导体层，例如，非外延层，其中形成一个或多个装置区。半导体基板22的层中的任何一个或多个层可包括硅。在其它实施例中，可使用替代或附加半导体材料。
基板22可包括在基底基板26与一个或多个外延层24之间的掩埋绝缘层28。掩埋绝缘层28可包括氧化硅，例如SiO2。掩埋绝缘层28的厚度可为约0.3μm，但是也可使用其它厚度、材料和层。在一些情况下，基底基板26和掩埋绝缘层28可与绝缘体上硅(SOI)基板的硅和绝缘层对应。基板22可具有其它绝缘体上半导体构造。外延层24可经由常规SOI技术生长，该常规SOI技术涉及例如安置在掩埋绝缘层28上的晶种层。
半导体基板22的结构、材料以及其它特性可不同于示出的例子。举例来说，半导体基板22中可包括附加的、更少的或替代的层。可包括任何数目的附加半导体和/或非半导体层。因此，所公开的装置不限于例如块状硅基板或包括外延生长层的基板，并且取而代之可由广泛多种其它类型的半导体基板支撑。
在图1的横截面中描绘装置20的装置区域30。装置区域30可被视为装置20的有源区域或与装置20的有源区域对应。在此实施例中，装置区域30的横向周界或周边由一个或多个隔离沟槽限定。在此例子中，一个或多个环形深沟槽隔离(DTI)区32围绕装置区域30。一个或多个DTI区32可包括绝缘材料，如SiO2。一个或多个DTI区32的构造、材料和其它特性可改变。举例来说，可通过蚀刻一个或多个外延层24的半导体材料而形成一个或多个DTI区32。一个或多个DTI区32可通过横向围绕装置区域30并向下延伸达到掩埋绝缘层28或其它装置隔离层的深度而将装置区域30与周围的基板22隔离。
图1所示的装置区域30可仅与装置20的一部分对应。举例来说，所示的装置区域30可与装置20的一半或约一半对应。在这类情况下，所示的装置区域30的部分可围绕横向对称线复制，如图1的剖视图的左侧。
一个或多个隔离沟槽可包括基板连接件以偏置基板22。在此例子中，隔离沟槽包括安置在DTI区32之间的基板系结件34。基板系结件34可被配置为内部导电沟槽，如掺杂多晶硅栓塞，该内部导电沟槽从基板22的表面延伸通过一个或多个外延层24和掩埋绝缘层28，以建立到基底基板26的电连接。装置区域30可替代地或另外由半导体基板22中的一个或多个外部掺杂隔离区限定，例如，沿着装置区域30的横向周边安置的外延层24。
装置20包括掩埋掺杂层36。掩埋掺杂层36可被配置成为基板22中形成的其它晶体管装置提供附加装置隔离。举例来说，掩埋掺杂层36可形成围绕这类其它晶体管装置安置的隔离槽的下部。在此例子中，掩埋掺杂层36为安置在掩埋绝缘层28上方的n型掩埋层。掩埋掺杂层36可在一个或多个外延层24的生长之前形成或安置在原始SOI基板中。在此实施例中，掩埋掺杂层36横向延伸穿过装置区域30，例如在装置区30下方横向延伸。可选择掩埋掺杂层36的厚度、掺杂剂浓度水平和其它特性以为在基板22中形成的其它装置的有源区域提供隔离。
尽管对那些其它装置具有隔离功能，但是掩埋掺杂层36被配置成为ESD装置20提供非隔离功能。掩埋掺杂层36被配置成充当装置20的硅控整流器(SCR)或其它晶闸管布置的基极区或内部区的一部分。在这种情况下，掩埋掺杂层36为晶闸管布置的电流路径的一部分。如下所述，掩埋掺杂层36建立晶闸管布置的结。因此掩埋掺杂层36的定位、掺杂剂浓度和其它方面决定装置20的击穿触发电压。在掩埋掺杂层36与基板表面间隔开的情况下，结为掩埋结。电流路径相应地与基板22的表面间隔开。
ESD保护装置20可为具有若干端的电子设备的一部分，ESD事件可发生在该若干端上。端可为或包括任何类型的输入/输出(I/O)端，如接脚或垫。在此例子中，电子设备包括阳极端38和阴极端40。阴极端40可与电子设备的共用或接地端对应。然而，提及“阳极”和“阴极”仅为了方便描述ESD保护装置20的双向性质而提供。作为单极性或单向装置，ESD保护装置20被配置成当阳极端38相对于阴极端40为正时，在端38、端40之间分流ESD放电电流，并远离电子设备的受保护装置。
除了ESD保护装置20的垫、接脚或其它外部连接组件之外，阳极端38和阴极端40包括由半导体基板22支撑并由一个或多个电介质层钝化的一个或多个金属层、互连件或其它导电连接件，这些金属层、互连件或其它导电连接件未示出。图1中示意性描绘了这类金属层、互连件或连接件。
ESD保护装置20被配置为安置在阳极端38与阴极端40之间的SCR装置或其它类型的晶闸管。装置20具有晶闸管布置，其意义为在阳极端38与阴极端40之间安置交替导电类型的四个区(例如，p-n-p-n区的夹层)。四个区被布置成形成一对互连的双极晶体管、一个PNP晶体管和一个NPN晶体管。本文提及的晶闸管布置针对于四个区的这种布置，而非针对于区可端接的方式。如下所述，常规地与晶闸管装置的栅极端相关联的区电系结到被视为晶闸管装置阴极的端。ESD保护装置20因此可被视为呈现或包括二端晶闸管装置，而非三端晶闸管装置。
在图1的实施例中，晶闸管被布置成用于响应于正向极性ESD事件的非破坏性击穿，在正向极性ESD事件中阳极端38关于阴极端40正偏置。晶闸管被配置成使得击穿触发电压水平适当地高于形成在基板22中的其它装置的操作电压。晶闸管布置在负极性ESD事件期间是导电的。一个或多个另外的ESD保护装置可安置在基板22中，以解决这类负极性ESD事件。
晶闸管布置包括安置在基板22中的发射极区42、发射极区44。发射极区42、发射极区44在基板22的同一侧上彼此横向隔开。晶闸管因此具有横向布置。发射极区42电系结到阳极38。发射极区44电系结到阴极40。发射极区42、发射极区44具有相反导电类型。在所示例子中，发射极区42为或包括重掺杂的p型接触区。发射极区44为或包括重掺杂的n型接触区。
晶闸管布置包括安置在基板22中的基极区46、基极区48。基极区46、基极区48为晶闸管布置的内部区。基极区46、基极区48因此可被称为内部晶闸管区。发射极区42、发射极区44分别安置在基极区46、基极区48中，以形成晶闸管布置。如下所述，发射极区42、发射极区44可分别电系结到基极区46、基极区48。在图1的例子中，区经由一个或多个图案化金属层电系结。
基极区46、基极区48各自可为包括任何数目的组成区的复合区。在此例子中，基极区46包括阱区50，发射极区42安置在该阱区50中。阱区50为n型阱区。
基极区46还包括安置在基板22中在阱区50内的接触区52。在这种情况下，基极接触区52为重掺杂的n型区。类似于发射极区42，基极接触区52电系结到阳极端38。发射极区42和基极接触区52(以及通过延伸的基极区46的其余部分)因此彼此电系结。总起来说，发射极区42和基极接触区52形成二端晶闸管布置的一个端。
基极区46另外包括掺杂掩埋层36。在这种此情况下，阱区50延伸通过外延层24以到达掺杂掩埋层36。阱区50可被配置为或包括从基板表面延伸到掩埋掺杂层36的沉降区。在这种情况下，阱区50与掺杂掩埋层36接触。施加到接触区52的ESD事件的电压因此经由阱区50提供到掩埋掺杂层36。
晶闸管布置的基极区48包括多个组成阱区。在此例子中，基极区48包括阱区54和被阱区54横向包围的阱区56。在这种情况下，阱区54、阱区56为安置在外延层24中的n型阱。基极区48另外包括位于基板表面的接触区58，用于偏置基极区48。类似于发射极区44，基极接触区58电系结到阴极40。基极接触区58(以及通过延伸的基极区48的其余部分)和发射极区44因此彼此电系结，以提供二端晶闸管布置的另一端。
两个基极区46、48限定晶闸管布置的结。在ESD事件期间，击穿发生在结的掩埋区段或部分上。装置20的晶闸管被布置成使得基极区46的掺杂掩埋层36在基极区48的组成阱区54、56下方延伸。掺杂掩埋层36与组成阱区54、56之间的结的区段或部分因此掩埋在基板22内。结的此区段在掩埋深度处横向延伸跨过装置区域30。因此，结的此区段在装置区域30的这一部分中横向朝向。
晶闸管布置的击穿触发电压由两个基极区46、48之间的间隔或间隙建立。在所示例子中，间隔在掩埋掺杂层36与基极区48之间。在这种情况下，基板22的外延层24的一部分安置在间隔中。
掩埋掺杂层36和基极区48中的每一个包括掺杂剂浓度分布的相应不均一性。掩埋掺杂层36与基极区48之间的间隔在相应不均一性处建立。在此例子中，不均一性在掩埋掺杂层36与基极区48之间创建最小间隔的两个区域60。掩埋掺杂层36(和基极区46的其它部分)和基极区48被配置成使得ESD事件中的击穿发生在区域60中的一个或两个中。下文更详细地描述掩埋掺杂层36和基极区48的不均一性的性质和特性。
术语“不均一”和“不均一性”在本文用于指安置在半导体基板中的阱或其它区内掺杂剂浓度分布(即，掺杂剂浓度水平与深度)的有效差异。如果不存在不均一性，否则的话该区内的掺杂剂浓度分布将会为均一的。相反，在区的横向边缘处或附近的掺杂剂浓度分布的变化不被视为在该区内，在所述横向边缘处或附近，掺杂剂浓度分布自然地过渡到相邻区的横向边缘处或附近。在本文使用该术语时这类变化相应地不被视为掺杂剂浓度分布的不均一性。有效差异为对装置操作或性能具有可辨别且显著影响的差异。因而，术语“不均一”(及其任何衍生词)在本文中用于意指“有效不均一”。
掩埋掺杂层36包括限定掩埋掺杂层36中的不均一性的片段62。在一些情况下，相对于掩埋掺杂层36的其余部分，区段62具有降低或较低的掺杂剂浓度水平。片段62的较低掺杂剂浓度水平因此可限定掩埋掺杂层36中的不均一性。在图1中，为了便于图示，片段62被描绘为掩埋掺杂层36中的间隙。片段62的横向宽度σ为不均一性的特性，可调节该特性以在掩埋掺杂层36与基极区48之间建立所需间隔，并且因此建立所需击穿触发电压水平。因此，横向宽度σ可为决定击穿触发电压的一个因素。在一些情况下，片段62的横向宽度σ落在约1.5至约2.5微米的范围内，但是也可使用其它横向宽度。
片段62可与在针对于形成掩埋掺杂层36的植入程序期间使用的掩模中的间隙或孔对应，或者以其它方式经由该间隙或孔形成。横向宽度σ可或可不与掩模中间隙的尺寸对应。在后续处理步骤期间，在该程序期间植入的掺杂剂扩散，散布到间隙中。因而，片段62中的掺杂剂浓度水平低于掩埋掺杂层36中的其它地方。
掩埋掺杂层36中的不均一性可替代地或另外由片段62的定位而限定。举例来说，相对于掩埋掺杂层36的其余部分，掩埋掺杂层36的上边界可在片段62中更深。片段62的较深上边界可由上文提及的掩模间隙、另一植入程序和/或另一工艺变化而产生。
在图1的例子中，片段62的较深上边界和/或较低掺杂剂浓度水平导致击穿发生在区域60中，而非例如在片段62与基极区48之间。片段62的较低的掺杂浓度水平和/或较深的上边界和/或掩埋掺杂层36的不均一性的其它特性可由其它程序形成，该其它程序包括例如单独植入程序和/或其它掺杂工艺。
基极区48的掺杂剂浓度分布的不均一性由组成阱区56不同于组成阱区54的方式限定。在这种情况下，掺杂剂浓度分布在深度和峰值掺杂剂浓度水平方面都不同。组成阱区56比组成区54更深地延伸到基板22中。相较于组成阱区54，组成阱区56具有更高的峰值掺杂剂浓度水平。在一些情况下，在给定深度处，相较于组成阱区54，组成阱区56可具有更高的掺杂剂浓度水平。
可选择组成阱区56的下边界的深度，以实现掩埋掺杂层36与基极区48之间的所需间隔。击穿电压水平相应地变化。举例来说，击穿电压水平随着组成阱区56的下边界的深度增加而降低。在一个例子中，组成阱区56比组成阱区54延伸到基板22中深约2至约3微米。组成阱区56的下边界的深度可因其它原因而变化，包括例如组成阱区56和/或其它相邻或附近区的掺杂剂浓度水平。
击穿电压水平还由组成阱区56的掺杂剂浓度水平决定。击穿电压水平随着组成阱区56的掺杂剂浓度水平的增加而降低。在一个例子中，组成阱区56的峰值掺杂剂浓度水平约为组成阱区54的两倍。
装置20的操作也可通过选择组成阱区56的横向宽度W来优化。举例来说，横向宽度W可决定掩埋掺杂层36与基极区48之间的间隔。击穿发生中的间隔随着横向宽度W减小而增加，从而增加击穿电压水平。横向宽度W因此可为实现所需击穿电压水平的另一因素。在一些情况下，横向宽度W落在约0.7至约2微米的范围内，但是也可使用其它宽度。
可调节由上述不均一性提供的各种参数，以实现所需击穿触发电压水平。但是对于给定装置或制造技术，并非全部的参数都为可调节的。举例来说，深度和掺杂剂浓度水平参数可被设定用于其它目的，只要预先存在的植入程序可用于形成相应的阱或其它区。尽管如此，在那些深度和浓度水平的情况下，通过调节上述横向宽度，仍然可实现所需击穿水平。在图1的例子中，可通过选择横向宽度W和横向宽度σ来设定所需击穿电压水平。在一个例子中，实现落在约43伏至约46伏范围内的击穿电压水平。在该情况下，如果基极区48仅包括具有组成阱区54(即，无组成阱区56)分布的单个阱，并且掩埋掺杂层36不包括片段62，则击穿电压将约为38伏。击穿电压水平可与该例子大大不同。举例来说，可借助增加基极区46、基极区48之间的间隔(例如，通过增加片段62的横向宽度和/或通过减小组成阱区56的横向宽度)来实现在50伏或更高电压下的击穿。
可优化或以其它方式选择上文提及的参数和区，以实现其它装置操作特性。举例来说，可通过调节组成阱区56的横向宽度W和/或横向位置来实现装置20的所需保持电压(例如，突返后的电压)。在图1的例子中，组成阱区56横向重叠p+接触区58和发射极区44。可优化或以其它方式选择组成阱区56的横向边界的重叠程度和/或定位位置，以实现所需保持电压。举例来说，随着基极接触区58附近的横向边界朝基极区46移位(即，向图1视图中的左边)，保持电压增加。保持电压的变化可由移位横向边界和/或横向重叠量产生的电流路径的更改引起。也可选择边界定位和/或重叠量以调节阴极端40的发射极区44与基极区48之间的寄生电阻。横向重叠的量可改变。例如，如所示，组成阱区56可或可不横向重叠基极接触区58的一半以上。类似地，如所示，组成阱区56可或可不横向重叠发射极区44的一半以下。
也可选择组成阱区56的相对定位，以调谐或以其它方式实现所需操作特性。举例来说，可经由组成阱区56的横向移位而调制保持电压。在所示例子中，将组成阱区56朝发射极区44移动可导致更快的触发和更低的保持电压。在这类情况下，组成阱区56的横向宽度W可保持不变或可不保持不变。
装置20的其它区可限定基极区46、基极区48之间的结的其它区段。在此例子中，结的另一区段安置在阱区50与阱区54之间。阱区50、阱区54之间的界面垂直延伸。因此，结的此区段为垂直朝向的。阱区50、阱区54之间的横向距离在图1中表示为距离Sp。距离Sp足够大，使得在此区段中不会发生ESD事件期间的击穿。在一些情况下，距离Sp大于不均一性处的基极区46、基极区48之间的间隔。但是在其它情况下，组成阱区54的较低掺杂剂浓度水平可允许距离Sp更高。无论哪种方式，距离Sp足够大，以确保例如，在晶闸管布置的结的上述横向朝向区段中发生掩埋击穿。
如下所述，晶闸管布置的上述区可经由用于在基板22中形成其它装置的一个或多个现有植入程序形成。举例来说，现有程序可被配置为相应功率FET植入。下文结合图5提供关于功率FET植入例子的另外细节。在一些情况下，阱、层或其它区由单一植入形成(例如，形成阱区50的深或沉降植入)。其它情况下，经由多个植入的组合形成区。
如所示，发射极区42、发射极区44和基极接触区52、基极接触区58的相对横向尺寸可不同。举例来说，发射极区42、发射极区44可大于基极接触区52、基极接触区58，以支撑所需电流容量。可使用其它横向尺寸和相对尺寸。
发射极区42、发射极区44和基极接触区52、基极接触区58高度掺杂，以建立或支撑到端38、端40中的相应一个端的欧姆接触或其它低电阻连接。发射极区42和基极接触区52的相对位置可调换。发射极区44和基极接触区58的相对位置可调换。
若干浅沟槽隔离(STI)区64-66可形成在半导体基板22的表面处。在此实施例中，STI区65横向邻近基极区46、基极区48安置，并安置在基极区46、基极区48之间。保护STI区65免受热载流子注入和/或由经由基极区46、基极区48中的上述不均一性建立的掩埋击穿的其它损坏。可提供附加的、更少的或替代的STI区。举例来说，在一些情况下，根据对隔离的需求，沿着DTI区32的STI区66可被放大或省略。
多个硅化物块68、70可形成在基板表面上，以隔离上文提及的接触区中的每一个的接触。在此例子中，硅化物块68、硅化物块70、硅化物块72由半导体基板22支撑，并且定位成邻近阳极端38和阴极端40的接触。硅化物块68定位于发射极区42与基极区52的相应接触之间。硅化物块70定位于发射极区44与基极接触区58的相应接触之间。在一些情况下，硅化物块68、硅化物块70限定或建立接触区之间的间隔。硅化物块68、硅化物块70中的一个或两个可由一个或多个二氧化硅和一个或多个氮化硅层的夹层构成或包括该夹层。可提供附加的、更少的或替代的硅化物块。举例来说，附加硅化物块可定位于STI区65上方。
由掩埋绝缘层28提供的基板隔离允许ESD保护装置20是可堆叠的。举例来说，多个ESD保护装置可串联布置，以形成具有击穿触发电压水平的多装置ESD夹钳，该击穿触发电压水平大致等于各个触发电压水平的总和或以其它方式与各个触发电压水平的总和对应。串联布置可包括将顶部或上部ESD保护装置的阳极电极连接到接脚或其它I/O端，将顶部ESD保护装置的阴极电极连接到底部或下部ESD保护装置的阳极电极，以及将底部ESD保护装置的阴极电极连接到接地或另一I/O端或另一ESD保护装置。在具有两个ESD保护装置的一个例子中，每个ESD保护装置具有40伏的触发电压水平，堆叠或串联布置提供80伏的触发电压水平。因此，在同一IC芯片上具有不同操作电压水平的接脚可提供适当的ESD保护。ESD夹钳的突返点的电压水平也可大致等于各个突返电压水平的总和。美国专利公开案第2011/0176243号中提供关于ESD夹钳或其它保护装置的堆叠的另外细节。
图2是装置20的另一剖视图，以描绘装置20的操作特性。装置20的晶闸管布置可被视为包括两个双极晶体管74、76。在此例子中，晶体管74为pnp晶体管。pnp晶体管74包括分别作为发射极和基极的发射极区42和基极区46。基极区48的各种p型区有效地充当pnp晶体管74的集电极。在此例子中，晶体管76为npn晶体管。npn晶体管76包括分别作为发射极和基极的发射极区44和基极区48。基极区46的各种n型区有效地充当npn晶体管76的集电极。
如上所述，在正向极性操作期间，当正ESD应力相对于阴极端40施加到阳极端38时，基极区46、基极区48之间的结被反向偏置，ESD保护装置20的击穿触发电压由不均一性处的基极到基极间隔决定。基极区46的掩埋掺杂层36最终达到电压水平-击穿触发电压水平-这造成掩埋掺杂层36与组成阱区56之间的结上雪崩击穿的足够损耗。然后电流被提供给晶体管74、晶体管76的相应基极。每个晶体管74、76相应地接通，允许相当大量的电流在阳极端38与阴极端40之间流动。如所示，电流沿着掩埋路径78分流。掩埋路径78穿过掩埋掺杂层36和组成阱区56。
在反向极性操作中，相对于阴极端40，负应力被施加到阳极端38。阴极端40因此被有效地正偏置。在该情况下，装置20的晶体管74、晶体管76被转换为正向偏置二极管。二极管包括系结到阴极40的p型区和系结到阳极38的n型区。
图3描绘根据具有替代的不均一性的实施例的ESD保护装置80。ESD保护装置80被配置为在几个方面类似于上述装置的另一单极性、二端ESD保护装置。举例来说，ESD保护装置80具有晶闸管布置，晶闸管布置如上所述可配置成用于掩埋击穿。掩埋击穿发生在基极区84的掩埋掺杂层82与基极区88的组成阱区86之间。
掩埋掺杂层82与组成阱区86之间的结因此可类似地定位和朝向。举例来说，结可由掩埋掺杂层82和组成阱区86的不均一性而配置。掩埋掺杂层82包括相对于掩埋掺杂层82的其余部分具有更深的上边界和更低的掺杂剂浓度水平的片段90。相对于基极区88的另一个组成阱区，组成阱区86可具有更深的下边界和更高的掺杂剂浓度水平。
结合掩埋掺杂层82的配置，ESD保护装置80不同于上述实施例。片段90相对于掩埋掺杂层82的其余部分仍然具有降低的掺杂剂浓度水平和更深的上边界，以限定掩埋掺杂层82中的不均一性。但在此例子中，掩埋掺杂层82的片段90的掺杂剂浓度分布可定制或以其它方式由专用掺杂剂植入程序形成。举例来说，片段90可用相较于用于形成掩埋掺杂层82的其余部分的植入具有更高能量的植入形成。因而，更高能量的植入形成相较于掩埋掺杂层82的其余部分具有更深的上边界的掺杂剂浓度分布。因此，不必仅仅依赖于扩散形成片段90的分布。片段90和掩埋掺杂层82的其余部分的分布可以以附加和/或替代的方式而不同。举例来说，片段90中的分布可具有随深度增加的掺杂剂浓度水平，该掺杂剂浓度水平在片段90的整个厚度中保持低于掩埋掺杂层82的其余部分的掺杂剂浓度。
在此例子中，片段90宽于组成阱区86的横向宽度W。可使用其它宽度和相对宽度。
可优化或以其它方式选择组成阱区86的下边界与片段90的上边界之间的距离δ，以将击穿电压水平调节至所需水平。在一些情况下，距离δ落在约0.5微米至约1微米的范围内，但是可使用其它距离。
晶闸管布置的区中的一个或多个区可不同于上文所述的例子。举例来说，掩埋掺杂层36(图1)和掩埋掺杂层82(图3)可不由具有间隙的植入物形成。在这类情况下，掩埋掺杂层36、掩埋掺杂层82可不包括在DTI区附近的外部。尽管如此，较低的掺杂浓度水平和较低的上边界的片段仍然可经由扩散和/或单独的植入程序形成，如本文所述。
其它不均一性配置或布置可用于实现所需击穿电压水平下的掩埋击穿。举例来说，上述不均一性的一个或多个方面可在装置的基极区之间调换。不均一性可被视为两种类型中的一种类型。第一类型为建立较深下边界的较高掺杂的突出件。第二类型为建立较深上边界的较低掺杂的凹陷件。在上述例子中，p型基极区具有第一类型，并且n型基极区具有第二类型。在其它实施例中，基极区可被配置成呈现或包括另一个类型的不均一性。在这类情况下，p型基极区具有带有较浅的下边界和较低的掺杂剂浓度水平的组成区、区段或其它部分。较浅的下边界有效地从n型基极区收回。n型基极区具有带有较浅的上边界和较高掺杂浓度水平的区、区段或其它部分。较浅的上边界有效地朝p型基极区向上突出。以此方式，可再次优化或选择两个基极区之间的间隔，以在所需击穿电压水平下实现掩埋击穿。
上述装置以简化形式示出。举例来说，图1至图3并未示出被配置成用于与装置的各个区和结构电耦合的金属层。为了易于图示，装置可具有图1至图3中未示出的用于连接、隔离、钝化以及其它目的若干其它结构或组件。举例来说，装置可包括任何数目的附加隔离区或层，例如，除了上文所述的那些之外以及除了所示的硅化物块之外。
上述半导体基板中的上述半导体区的掺杂剂浓度、厚度和其它特性可改变。在图1中示出的实施例的一个例子中，上文提及的半导体区可具有以下粗略估计浓度和厚度：
Figure BDA0002118650000000181
在其它实施例中，浓度和厚度可不同。举例来说，原始基板26的掺杂剂浓度可大大改变。
图4为如本文所述且根据一个例子的具有晶闸管布置的装置100的布局图，该晶闸管布置被配置成用于掩埋击穿。在这种情况下，装置100被配置为上文结合图1和图2的例子或图3的例子所述。在其它情况下，装置100的配置在一个或多个方面不同于上文所述的例子。举例来说，不均一性可反转，如上所述。
装置100具有由DTI环102限定的装置区域。在此例子中，DTI环102具有正方形布局。DTI环102的直线式性质可由用于形成DTI环102的制造工艺的设计规则而产生。设计规则可仅允许90度方向变化。在其它情况下，可使用其它形状或图案。举例来说，DTI环102可具有匹配装置区域的布局的图案。
在图4的例子中，装置100的装置区域具有八边形布局。在这种情况下，八边形布局在八边形布局的中心具有输入/输出接触或阳极104，并且沿着八边形布局的外周边具有接地或负接触或阴极106。输入/输出接触或阳极104因此可具有八边形形状。接地接触或阴极106因此可成形为八边形形状的环。
本文所述的装置100的各个区和元件构成围绕输入/输出接触104的相应八边形环或区域。举例来说，接地接触106被成形为八边形环。围绕接地接触106安置的是从DTI环102向内延伸的装置100的组成阱区108。组成阱区108可与于图1的组成阱区54对应。在组成阱区108内，形成八边形环形状的接触区，如基极接触区110和基极接触区110外侧的发射极区。装置100的基极接触区110、发射极区和基极区被成形为使得晶闸管布置具有八边形布局。在八边形布局中，另一个发射极区和另一个基极区的阱区安置在基极接触区110和外部发射极区内侧。
可使用其它布局。举例来说，装置可具有正方形或其它直线式布局。在一些情况下，例如，当设计规则允许时，可使用圆形或其它圆的布局。
在图4的例子中，装置100占据62微米乘62微米的面积。相对于为给定击穿电压和/或电流容量配置的其它ESD保护装置，该面积可与装置占据面积中的超过50％减少对应。装置布局、面积和占据面积可大大不同于所示例子。
图5示出用于在电子设备中制造ESD保护装置的示例性制造方法500。方法500可涉及制造如上所述的具有带有掩埋击穿的晶闸管布置的ESD保护装置。用半导体基板制造ESD保护装置，该半导体基板的区或层可具有上文所述的例子的导电类型，或者替代地被配置成具有相反导电类型。该方法包括一系列步骤或动作，为了便于图示，仅描绘一系列步骤或动作的最重要步骤或动作。在其它实施例中，步骤的排序可改变。举例来说，针对于形成一个基极区的阱的一个或多个植入可在针对于形成另一个基极区的阱的植入之后实施。制造方法不限于任何特定掺杂机制，且可包括将来开发的掺杂技术。
方法500中使用的掺杂剂植入程序中的每种程序可为预先存在的掺杂剂植入程序。因此，该程序可被配置成形成在同一基板中形成的其它装置的区，即由ESD保护装置保护的受ESD保护的晶体管装置。ESD保护装置因此可在不增加制造工艺步骤的情况下形成。相应地避免成本增加。
方法500可从步骤502开始，或者包括步骤502，在步骤502中，经由例如n型植入程序在半导体基板的半导体层中形成n型层。半导体层可为具有基底基板的SOI基板的p型层，和在基底基板与半导体层之间的掩埋绝缘层。
如上所述，n型层可被形成为具有掺杂剂浓度分布的不均一性。在一些情况下，步骤502包括步骤504，在步骤504中，使用被配置成使得掺杂剂不沉积在具有所需宽度的间隙中的掩模执行植入程序。然后掺杂剂随后扩散到间隙中建立构成不均一性的n型层的较低掺杂片段。在一些情况下，步骤502还包括步骤506，在步骤506中，执行另一植入程序以形成较低掺杂片段。在这类情况下，较低掺杂片段的宽度可大于基极区的稍后形成的组成阱区的横向宽度W。步骤504的植入的间隙可宽于形成较低掺杂片段的植入的宽度。
然后，在步骤508中，可在原始半导体基板上生长p型外延层，以限定基板的半导体层的表面。可生长任何数目的外延层。借助外延层的生长，n型层被配置为掩埋掺杂层。
然后，在步骤510中，可在基板中形成任何数目的STI和DTI区。STI和DTI区可经由任何现在已知的或此后开发的程序形成。举例来说，步骤510可包括形成沟槽和在沟槽中经由例如化学气相沉积(CVD)沉积一种或多种材料。在一些实施例中，沟槽填充有氧化硅。可沉积附加或替代材料以填充沟槽或损坏基板。在替代实施例中，在形成ESD保护装置的一个或多个区或组件之后，形成STI和/或DTI区。步骤510还可包括形成如上所述的内沟槽基板系结件，在该形成中沉积导电材料，例如掺杂多晶硅，以形成从半导体层的表面延伸通过掩埋绝缘层以电连接到基底基板的栓塞或其它系结件。
在步骤512中，经由一个或多个掺杂剂植入程序在半导体基板中形成ESD保护装置的基极区的阱区。该一个或多个程序可以被配置成形成功率FET装置的一个或多个沉降区，例如，装置隔离区。因而，基极区的阱的阱区可延伸通过外延层到达掩埋掺杂层。在一些实施例中，植入被配置成植入n型掺杂剂。在图5的示例性方法中，深功率FET n型阱植入用于形成阱区。
在步骤514中，经由多个掺杂剂植入程序在半导体基板中形成ESD保护装置的基极区的组成阱区。组成阱区可与上文所述的p型组成阱区对应。多个程序可被配置和用于形成功率FET装置的一个或多个区。举例来说，在步骤516中，该掺杂剂植入程序中的一个程序可针对于形成功率FET装置的主体区，如LDMOS装置的主体。步骤516的程序可被配置成形成图1的组成阱区54。用于掺杂剂植入程序的掩模将所得组成基极区与如上所述的另一个基极区的阱区(例如，阱区50)横向间隔开，使得取而代之发生掩埋击穿。
步骤514的多个掺杂剂植入程序被配置成限定不均一性。举例来说，在步骤518中，该程序中的另一种程序可被配置成形成图1的组成阱区56。步骤518的程序还可被配置和用于形成另一装置的区，如功率FET装置。在一些情况下，步骤518可包括多个植入-例如，基于相同掩模的多步骤植入。多个植入可具有不同的能量和/或剂量。步骤518可导致相对于由步骤516形成且如上所述的另一个组成阱区更深的下边界和更高的峰值掺杂剂浓度水平。举例来说，多个植入可被配置成使得所得组成阱区(例如，组成阱区56)在其整个厚度上相对于另一个组成阱区具有更高的掺杂剂浓度水平。
在步骤520中形成上述发射极区和接触区。在步骤520中可使用现有掺杂剂植入程序。举例来说，接触区和发射极区可由功率FET装置的n型和p型源极/漏极植入形成。
在形成基极接触区和发射极区之后，在步骤522中实施若干程序，以产生由半导体基板表面支撑的结构。举例来说，可形成若干硅化物块。基板表面也可经由一个或多个电介质层的沉积而钝化。钝化层或介电层可经图案化以允许沉积一个或多个导电(例如，金属)层以建立上述电端连接件，如连接基极和发射极区的互连件。
上述过程和步骤可以其它顺序执行。举例来说，硅化物块可在形成发射极和接触区之前沉积，以充当硬掩模。在制造程序期间，可在不同的点实施附加或替代的步骤或动作。
所公开的ESD保护装置被配置成在阳极端与阴极端之间，或者在SCR或其它晶闸管布置的p+与n+发射极之间建立掩埋传导路径。掩埋传导路径避免雪崩发生在基板表面处或附近。雪崩取而代之定位于横越掩埋结的基板的块体中。在块体中具有雪崩击穿将任何自热与基板表面间隔开。掩埋击穿也降低在表面附近氧化物界面处损坏的机率。因此实现更稳固的ESD保护。
上述装置还可具有避免边缘效应或以其它方式影响装置鲁棒性的其它效应的布局或拓扑。举例来说，装置可具有如上所述的八边形或其它准圆形布局。准圆形对称有助于避免边缘效应或其它寄生效应。
掩埋结可沿着较深且高度掺杂的阱区与掩埋掺杂层的较低掺杂片段之间的界面形成。较低掺杂片段可由带有掩模间隙的植入和/或由单独的植入形成。掩埋掺杂层植入的间隙间隔和阱区的横向宽度调制装置的击穿电压。晶闸管布置的基极区的横向间隔足够大(例如，大于约3.5微米)，以避免击穿远离掩埋结，即接近基板表面。
在第一方面，ESD保护装置包括半导体基板，该半导体基板包括掩埋绝缘层和具有第一导电类型的在掩埋绝缘层上方的半导体层，以及第一和第二双极晶体管装置，该第一和第二双极晶体管装置安置在半导体层中，彼此横向间隔开，并且共用具有第二导电类型的公共集电极区。以不对称布置配置第一和第二双极晶体管装置，其中第二双极晶体管装置包括掩埋掺杂层，该掩埋掺杂层具有第二导电类型并且沿着掩埋绝缘层从公共集电极区延伸穿过第二双极晶体管装置的装置区域。
在第二方面，电子设备包括半导体基板，该半导体基板包括掩埋绝缘层和具有第一导电类型的在掩埋绝缘层上方的半导体层；由半导体基板支撑的一对端；以及双极性静电放电(ESD)保护装置，该双极性静电放电(ESD)保护装置安置在半导体层中并包括第一和第二双极晶体管装置以及具有第二导电类型并延伸通过半导体层到达掩埋绝缘层的内部和外部沉降区。内部沉降区被配置为第一和第二双极晶体管装置的公共集电极区。外部沉降区安置在第二双极晶体管装置与双极性ESD保护装置的横向周边之间。以不对称布置配置第一和第二双极晶体管装置，其中第一双极晶体管装置的传导由沿着内部沉降区的第一结处的击穿触发，并且其中第二双极晶体管装置的传导由沿着外部沉降区的第二结处的击穿触发。
在第三方面，制造ESD保护装置的方法包括在半导体基板的半导体层中形成掩埋掺杂层，该半导体基板包括基底基板以及在基底基板与半导体层之间的掩埋绝缘层，该半导体层和该掩埋掺杂层分别具有第一和第二导电类型。该方法另外包括执行第一阱植入程序，以在半导体层中植入第二导电类型的掺杂剂，从而形成内部和外部沉降区。内部沉降区被配置成建立ESD保护装置的第一和第二双极晶体管装置的公共集电极区。方法另外包括执行第二阱植入程序，以在半导体层中植入第一导电类型的掺杂剂，从而形成第一和第二双极晶体管装置的相应基极区。第一阱植入程序被配置成使得内部和外部沉降区延伸通过半导体层到达掩埋掺杂层。第一和第二阱植入程序被配置成使得第一双极晶体管装置的传导由第一双极晶体管装置的内部沉降区与基极区之间的击穿触发，并且使得第二双极晶体管装置的传导由第二双极晶体管区的外部沉降区与基极区之间的击穿触发。
根据实施例，提供静电放电保护装置，该静电放电保护装置包括基板；第一和第二发射极区，该第一和第二发射极区安置在基板中，在基板的一侧上彼此横向间隔开，并且具有相反导电类型；以及第一和第二基极区，该第一和第二基极区具有相反导电类型，并且其中第一和第二发射极区分别安置在晶闸管布置中。第一基极区包括在第二基极区下方延伸的掩埋掺杂层。掩埋掺杂层和第二基极区中的每一个包括掺杂剂浓度分布的相应不均一性。在相应不均一性处掩埋掺杂层与第二基极区之间的间隔为晶闸管布置建立击穿触发电压。
在例子中，掩埋掺杂层包括相对于掩埋掺杂层的其余部分具有降低的掺杂剂浓度水平的片段，以限定掩埋掺杂层中的不均一性。
在例子中，掩埋掺杂层包括相对于掩埋掺杂层的其余部分具有更深的上边界的片段，以限定掩埋掺杂层中的不均一性。
在例子中，掩埋掺杂层包括相对于掩埋掺杂层的其余部分具有降低的掺杂剂浓度水平和更深的上边界的片段，以限定掩埋掺杂层中的不均一性。
在例子中，第二基极区包括第一和第二组成阱区，第二组成阱区不同于第一组成阱区，以限定第二基极区的掺杂剂浓度分布的不均一性。
在例子中，第二组成阱区比第一组成阱区更深地延伸到基板中。
在例子中，相较于第一组成阱区，第二组成阱区具有更高的峰值掺杂剂浓度水平。
在例子中，第二组成阱区横向重叠第二发射极区和第二基极区的接触区。
在例子中，击穿触发电压由每个相应不均一性的相应横向宽度确定。
在例子中，第一和第二发射极区以及第一和第二基极区被成形为使得晶闸管布置具有八边形布局。
在例子中，第一发射极区和第一基极区的阱区安置在第二发射极区和第二基极区的内侧。
在例子中，第一和第二发射极区分别电系结到第一和第二基极区，使得晶闸管布置为二端晶闸管布置。
根据实施例，提供电子设备，该电子设备包括基板、由基板支撑的阳极、由基板支撑并在基板的一侧上与阳极横向间隔开的阴极、以及安置在基板中并连接在阳极与阴极之间的静电放电保护装置。静电放电保护装置包括安置在晶闸管布置中的第一和第二基极区。第一基极区包括在第二基极区下方延伸的掩埋掺杂层。掩埋掺杂层和第二基极区中的每一个包括掺杂剂浓度分布的相应不均一性。在相应不均一性处掩埋掺杂层与第二基极区之间的间隔为晶闸管布置建立击穿触发电压。
在例子中，掩埋掺杂层包括相对于掩埋掺杂层的其余部分具有降低的掺杂剂浓度水平的片段，以限定掩埋掺杂层中的不均一性。第二基极区包括第一和第二组成阱区，第二组成阱区不同于第一组成阱区，以限定第二基极区的掺杂剂浓度分布的不均一性。
在例子中，掩埋掺杂层的片段相对于掩埋掺杂层的其余部分具有更深的上边界。
在一个例子中，第二组成阱区比第一组成阱区更深地延伸到基板中，并且相较于第一组成阱区，具有更高的峰值掺杂剂浓度水平。
在例子中，晶闸管布置具有八边形布局。阳极安置在八边形布局的中心中。阴极围绕八边形布局的外周边安置。
根据实施例，提供制造静电放电保护装置的方法。方法包括执行植入程序以在半导体基板的半导体层中形成掩埋掺杂层，该半导体基板包括基底基板以及在基底基板与半导体层之间的掩埋绝缘层。半导体层和掩埋掺杂层分别具有第一和第二导电类型。掩埋掺杂层形成晶闸管布置的第一基极区的掩埋部分。方法另外包括执行第一和第二阱植入程序，以在半导体层中植入第一导电类型的掺杂剂，从而形成晶闸管布置的第二基极区的第一和第二组成区。形成掩埋掺杂层的植入程序被配置有掩模，该掩模具有开口以限定在掩埋掺杂剂层中掺杂剂浓度分布的不均一性。第一和第二阱植入程序被配置成使得第一与第二组成区之间的差异限定在第二组成区处第二基极区的掺杂剂浓度分布的不均一性。在相应不均一性处掩埋掺杂层与第二基极区之间的间隔为晶闸管布置建立击穿触发电压。
在例子中，第二阱植入程序被配置成使得相较于第一组成区，第二组成区具有更深的下边界和更高的峰值掺杂剂浓度水平。
在例子中，方法另外包括执行另外的植入程序，以在半导体层中在与掩模开口对应的位置中植入第二导电类型的掺杂剂。相较于被配置有具有开口的掩模的植入程序，另外的植入程序具有更高的能量和更低的掺杂剂浓度水平。
尽管缺乏金属栅极电极以及氧化物栅极绝缘体，但导电栅极电极被定位在电介质或其它绝缘体之上的半导体装置可被视为MOS装置。相应地，可使用术语金属氧化物半导体以及缩写“MOS”，尽管这类装置可不采用金属或氧化物，但是可使用导电材料(例如，金属、合金、硅化物、掺杂半导体等而非简单金属)和除了氧化物以外的绝缘材料(例如，氮化物、氮氧化物混合物等)的各种组合。因此，如本文所用，术语MOS以及LDMOS旨在包括这类变化形式。
本发明由所附权利要求书和其等效物限定，且此章节中的任何内容都不应被视为对那些权利要求的限制。上文结合优选的实施例描述本发明的另外方面以及优势，且稍后可独立地或以组合形式主张这些方面以及优势。
虽然上文已经参考各种实施例描述本发明，但应理解，可在不脱离本发明的范围的情况下进行许多改变以及修改。因此，希望前述详细描述应被看作为说明性而非限制性的，且应理解，希望所附权利要求书(包括所有等效物)限定本发明的精神和范围。

Claims (10)

1.一种静电放电保护装置，其特征在于，包括：
基板；
第一和第二发射极区，所述第一和第二发射极区安置在所述基板中，在所述基板的一侧上彼此横向间隔开，并且具有相反导电类型；以及
第一和第二基极区，所述第一和第二基极区具有相反导电类型，并且其中所述第一和第二发射极区分别安置在晶闸管布置中，所述第一基极区包括在所述第二基极区下方延伸的掩埋掺杂层；
其中所述掩埋掺杂层和所述第二基极区中的每一个包括掺杂剂浓度分布的相应不均一性，并且
其中在所述相应不均一性处所述掩埋掺杂层与所述第二基极区之间的间隔为所述晶闸管布置建立击穿触发电压。
2.根据权利要求1所述的静电放电保护装置，其特征在于，所述掩埋掺杂层包括相对于所述掩埋掺杂层的其余部分具有降低的掺杂剂浓度水平的片段，以限定所述掩埋掺杂层中的所述不均一性。
3.根据权利要求1或权利要求2所述的静电放电保护装置，其特征在于，所述掩埋掺杂层包括相对于所述掩埋掺杂层的其余部分具有较深的上边界的片段，以限定所述掩埋掺杂层中的所述不均一性。
4.根据在前的任一项权利要求所述的静电放电保护装置，其特征在于，所述第二基极区包括第一和第二组成阱区，所述第二组成阱区不同于所述第一组成阱区，以限定所述第二基极区的所述掺杂剂浓度分布的所述不均一性。
5.根据权利要求4所述的静电放电保护装置，其特征在于，所述第二组成阱区比所述第一组成区更深地延伸到所述基板中。
6.根据权利要求4或权利要求5所述的静电放电保护装置，其特征在于，相较于所述第一组成阱区，所述第二组成阱区具有更高的峰值掺杂剂浓度水平。
7.根据权利要求4至6中任一项权利要求所述的静电放电保护装置，其特征在于，所述第二组成阱区横向重叠所述第二发射极区和所述第二基极区的接触区。
8.根据在前的任一项权利要求所述的静电放电保护装置，其特征在于，所述第一和第二发射极区以及所述第一和第二基极区被成形为使得所述晶闸管布置具有八边形布局。
9.一种电子设备，其特征在于，包括：
基板；
阳极，所述阳极由所述基板支撑；
阴极，所述阴极由所述基板支撑并在所述基板的一侧上与所述阳极横向间隔开；以及
根据在前的任一项权利要求所述的静电放电保护装置。
10.一种制造静电放电保护装置的方法，其特征在于，所述方法包括：
执行植入程序以在半导体基板的半导体层中形成掩埋掺杂层，所述半导体基板包括基底基板以及在所述基底基板与所述半导体层之间的掩埋绝缘层，所述半导体层和所述掩埋掺杂层分别具有第一和第二导电类型，所述掩埋掺杂层形成晶闸管布置的第一基极区的掩埋部分；
执行第一和第二阱植入程序以在所述半导体层中植入所述第一导电类型的掺杂剂，从而形成所述晶闸管布置的第二基极区的第一和第二组成区；
其中形成所述掩埋掺杂层的所述植入程序被配置有掩模，所述掩模具有开口以限定在所述掩埋掺杂剂层中掺杂剂浓度分布的不均一性；
其中所述第一和第二阱植入程序被配置成使得所述第一与第二组成区之间的差异限定在所述第二组成区处所述第二基极区的掺杂剂浓度分布的不均一性；并且
其中在所述相应不均一性处所述掩埋掺杂层与所述第二基极区之间的间隔为所述晶闸管布置建立击穿触发电压。
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