KR100670722B1

KR100670722B1 - Ｍｏｓ형 가변 용량 소자

Info

Publication number: KR100670722B1
Application number: KR1020057008500A
Authority: KR
Inventors: 다까오끼 오가와; 가즈히로 도미따; 고주 아오끼
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-05-12
Filing date: 2003-03-03
Publication date: 2007-01-19
Also published as: KR20050072484A

Abstract

p형 반도체 기판(2) 중에 n웰(3)을 형성한다. p형 반도체 기판(2) 및 n웰(3)에 게이트 절연막(4)을 형성하고, 게이트 절연막(4) 상에 게이트 전극(6)을 형성한다. p형 반도체 기판(2), n웰(3) 및 양자에 걸쳐 있는 영역의 표면에 게이트 절연막(4)과 인접하여 고농도의 n형 불순물이 선택적으로 확산된 소스층(8)이 형성된다. 또한, 이 소스층(8)과 이격되어 고농도의 p형 불순물이 선택적으로 확산된 컨택트층(11)이 형성되어 있다. 소스층(8)과 게이트 전극(6) 사이에 단자간 전압(VT)을 인가함으로써, 단자간 전압(VT)에 대하여 광범위하고 선형성이 좋은 용량 특성을 얻을 수 있다. 단자간 전압(VT)에 대하여 광범위하고 선형성이 좋은 특성을 얻을 수 있고, VCO 회로 등의 성능 개선에 기여하는 동시에, 구조가 간단하고 마스크 및 공정을 추가할 필요 없이 제조할 수 있는 MOS형 가변 용량 소자를 제공할 수 있다.

Description

ＭＯＳ형 가변 용량 소자{MOS VARIABLE CAPACITIVE DEVICE}

본 발명은 MOS형 가변 용량 소자에 관한 것이다. 특히, 일반적인 반도체 회로 장치의 제조 프로세스에 의해 용이하게 제조할 수 있고, 또한 양호한 가변 용량 특성을 가지며, 전압 제어 발진기 등의 성능 향상에 기여하는 MOS형 가변 용량 소자에 관한 것이다.

가변 용량 소자를 사용하는 회로의 일례로서, 전압 제어 발진 회로(이하, VCO 회로라 약기함)를 들 수 있다. 도 14에는 일례로서 VCO 회로(100)를 도시한다. VCO 회로(100)에는 2개의 가변 용량 소자(102)가 포함되어 있다. 그 접속점인 노드(104)에 제어 전압(VC)이 인가되어 있다. 여기서, 노드(105)는 직류적으로 일정 전압이 인가되기 때문에, 제어 전압(VC)을 조정함으로써 가변 용량 소자(102)의 용량치를 조정할 수 있다. 따라서 VCO 회로(100)에서는, 제어 전압(VC)에 의해 가변 용량 소자(102)와 코일(103)에 의한 LC 공진 주파수를 제어할 수 있는 것이다. 이러한 VCO 회로의 특성으로서는, 제어 전압(VC)에 대하여, 얻어지는 발진 주파수가 광범위하고 선형적으로 변화하는 것이 바람직하다.

VCO 회로(100)의 특성을 얻기 위해서는 제어 전압(VC)에 대하여 광범위하고 선형적으로 용량 변화를 얻을 수 있는 가변 용량 소자를 이용할 필요가 있다.

특허문헌 1로서, 일본 특허 공개 제2000-58877호 공보에 개시되어 있는 MOS형 가변 용량 소자를 모식적으로 도시한 평면도를 도 15에, 도 15에서 A-A'선을 따른 단면도를 도 16에 도시한다. MOS형 가변 용량 소자(200)는 도 16에 도시한 바와 같이 n형의 실리콘 반도체 기판(201) 내에 p웰로 이루어진 제1 반도체층(202)이 형성된다. 이 제1 반도체층(202)의 표면에는 p형 불순물이 선택적으로 확산되어 제2 반도체층(203)이 형성되어 있다. 또한, 이 제2 반도체층(203)과 이격되어 고농도의 p형 불순물을 선택적으로 확산시킨 컨택트층(204)이 형성되어 있다. 그리고, 제2 반도체층(203)의 표면에는 산화실리콘으로 이루어진 게이트 절연층(205)이 형성되고, 이 게이트 절연층(205)의 표면에는 게이트 전극(206)이 형성되어 있다.

제2 반도체층(203)은 복수(도면에서는 2개)의 다른 플랫 밴드 전압을 갖는 영역(203a, 203b)으로 구성되어 있다. 플랫 밴드 전압이 다른 영역(203a, 203b)은 그 불순물 농도가 단계적으로 변화되도록 형성되어 있다.

플랫 밴드 전압이 다른 영역(203a, 200b)은 용량(C100, C200)을 구성한다. 그리고, MOS형 가변 용량 소자(200)의 용량(CT100)은 용량(C100, C200)의 합성 용량이 된다. 게이트 전극(206)과 컨택트층(204) 사이의 단자간 전압(VT)을 변경함으로써 용량(C100, C200)이 변화되고, 그 때문에 MOS형 가변 용량 소자(200)의 용량(CT100)은 변화된다.

여기서, 영역(203a, 203b)의 플랫 밴드 전압이 각각 VFB, VFB'인 경우의 단자간 전압(VT)에 대한 용량 변화의 특성을 도 17a에 도시한다. 플랫 밴드 전압(VFB, VFB')의 차이에 따라 용량(C100, C200)의 각각의 특성 커브가 병행 이동하여 용량 변화가 시작되는 단자간 전압(VT)의 전압값이 시프트되지만, 용량(C100, C200)의 특성 커브 자체의 형태가 변화되는 일은 없다. 그 때문에, 이들 합성 용량인 MOS형 가변 용량 소자(200)의 용량(CT100)은 도 17b에 도시한 바와 같이, 단자간 전압(VT)에 대하여 용량(C100, C200)에 의한 용량 변화 영역에 해당하는 범위에서 선형성을 갖는 특성이 된다.

그러나, 전술한 종래 기술에 있어서는, 이하와 같은 문제가 있었다. 즉, 특허문헌 1에 개시되어 있는 MOS형 가변 용량 소자(200)에 있어서는, 도 17a 및 도 17b에 도시한 바와 같이, 플랫 밴드 전압이 다른 2개의 영역에서의 용량 변화를 합성함으로써 용량(CT100)의 선형 특성을 얻었지만, VCO 회로(100)에 요구되는 가변 용량 소자(102)에 있어서는, 제어 전압(VT)에 대하여 더욱 광범위하고 선형성이 좋은 특성이 요구되는 경우가 있다. MOS형 용량 소자(200)에서는, 서로 플랫 밴드 전압이 다른 영역을 다수 마련할 필요가 있다. 다수의 영역을 작성하기 위해서는 불순물을 선택적으로 확산시키기 위한 노광용 마스크가 더 필요하게 되고, 그것에 따라 노광 공정, 세정 공정 등의 공정의 추가가 필요하게 된다. 제조 공정이 복잡해지는 동시에 제조 비용의 증가를 피할 수 없어 문제이다.

본 발명은 전술한 종래 기술이 갖는 문제점을 해결하기 위해서 이루어진 것이다. 즉, 그 목적으로 하는 바는 제어 전압(VT)에 대하여 광범위하고 선형성이 좋은 특성을 얻을 수 있고, VCO 회로 등의 성능 개선에도 대응할 수 있는 것에 덧붙여 구조가 간단하고 일반적인 반도체 회로 장치의 제조 프로세스에 있어서 마스크 및 공정을 추가할 필요 없이 용이하게 제조할 수 있는 MOS형 가변 용량 소자를 제 공하는 데에 있다.

상기 목적을 달성하기 위해서, 청구항 1에 따른 MOS형 가변 용량 소자는 제1 도전형으로 구성되는 적어도 하나의 제1 반도체층과, 제1 반도체층에 인접하고, 제2 도전형으로 구성되는 적어도 하나의 제2 반도체층과, 제1 및 제2 반도체층의 각각의 바로 위에 적어도 하나씩 배치되는 게이트 절연층과, 게이트 절연층 상에 배치되는 게이트층과, 게이트 절연층에 인접하여 배치되는 제1 또는 제2 도전형의 소스층을 구비하여 게이트층과 소스층을 전극으로 하는 것을 특징으로 한다.

청구항 1의 MOS형 가변 용량 소자에서는, 제1 도전형의 제1 반도체층에, 게이트 절연층, 게이트층 및 게이트 절연층에 인접한 제1 또는 제2 도전형의 소스층에 의한 제1 MOS 구조에 덧붙여 제2 도전형의 제2 반도체층에 게이트 절연층, 게이트층 및 게이트 절연층에 인접한 제1 또는 제2 도전형의 소스층에 의한 제2 MOS 구조를 갖는다.

이에 따라, 제1 및 제2 MOS 구조 중 어느 한쪽은 소스층과 백 게이트의 도전형이 다른 통상의 증가형 MOS 구조가 된다. 다른 쪽은 소스층과 백 게이트에서 동일한 도전형의 MOS 구조가 된다. 2개의 다른 MOS 구조가 병렬 접속되어 MOS형 가변 용량 소자를 구성할 수 있다.

통상의 증가형 MOS 구조에 있어서는, 전극간의 바이어스 전압에 따라 게이트 절연층 바로 아래의 제1 또는 제2 반도체층에서의 캐리어 상태가 반전 상태에서 공핍 상태로 변화된다. 이 변화에 따라 전극간의 MOS 커패시터의 용량은 게이트 절연층 단독에 의한 용량에서 게이트 절연층과 공핍층의 직렬 접속에 의한 용량으로 변화되어 용량치는 감소하게 된다. 여기서, 용량치의 감소는 용량의 직렬 접속에 의한 감소에 덧붙여 공핍층이 넓어짐에 따른 용량치 자체의 감소 때문에 급격해진다.

이것에 대하여, 소스층과 백 게이트에서 동일한 도전형의 MOS 구조에 있어서는, 전극간의 바이어스 전압에 따라 게이트 절연층 바로 아래의 제1 또는 제2 반도체층에서의 캐리어 상태가 축적 상태 부근에서 공핍 상태로 변화된다. 이 변화에 따라 전극간의 MOS 커패시터의 용량은 게이트 절연층과 공핍층의 직렬 접속에 의한 용량에 있어서, 공핍층의 확대에 따라 변화되어 감소하게 된다. 용량치의 감소는 공핍층의 확대에만 의존하기 때문에, 완만한 감소가 된다.

MOS형 가변 용량 소자는 상기 2개의 다른 MOS 구조의 병렬 접속으로서, 그 용량치는 양자의 합성 용량치가 된다. 용량 변화가 발생하는 바이어스 전압값은 각각의 MOS 구조에 있어서 다른 것이 일반적인 것에 덧붙여 급격한 용량 변화 특성을 갖는 것과 완만한 용량 변화 특성을 갖는 것이 조합되는 결과, 합성 용량치는 광범위한 바이어스 전압에 대하여 선형 특성을 갖는 것이 된다. 용량 조정이 용이한 MOS형 가변 용량 소자를 얻을 수 있다.

또한, 청구항 2에 따른 MOS형 가변 용량 소자는 청구항 1에 기재한 MOS형 가변 용량 소자에 있어서, 제1 반도체층은 반도체 기판이고, 제2 반도체층은 반도체 기판의 표면으로부터 깊이 방향으로 선택적으로 형성되는 것을 특징으로 한다. 제1 도전형의 반도체 기판 내에, 제2 반도체층이 제2 도전형 웰로서 형성된다. 또한, 청구항 3에 따른 MOS형 가변 용량 소자는 청구항 1에 기재한 MOS형 가변 용량 소자에 있어서, 반도체 기판을 구비하고, 제1 반도체층은 반도체 기판의 표면으로부터 깊이 방향으로 선택적으로 형성되며, 제2 반도체층은 제1 반도체층의 표면으로부터 깊이 방향으로, 제1 반도체층 내에 선택적으로 형성되는 것을 특징으로 한다. 반도체 기판 내에, 제1 반도체층이 제1 도전형 웰로서 형성되며, 그 속에, 제2 반도체층이 제2 도전형 웰로서 선택적으로 더 형성된다. 또한, 청구항 4에 따른 MOS형 가변 용량 소자는 청구항 1에 기재한 MOS형 가변 용량 소자에 있어서, 반도체 기판을 구비하고, 제1 및 제2 반도체층은 반도체 기판의 표면으로부터 깊이 방향으로 선택적으로 형성되는 것을 특징으로 한다. 반도체 기판 내에 제1 및 제2 반도체층이 제1 및 제2 도전형 웰로서 형성된다.

이에 따라, MOS 구조의 반도체 집적 회로 장치에 있어서 통상되는 제조 프로세스에 의해 가변 용량 범위가 다른 2종류의 MOS 구조를 구성할 수 있다. 바이어스 전압에 대한 합성 용량의 가변 용량 범위가 광범위한 MOS형 가변 용량 소자를 통상의 제조 프로세스에서, 게다가 제조 공정을 추가하지 않고 실현할 수 있다. 종래부터 제조되고 있는 반도체 집적 회로 장치에 추가 제조 비용을 수반하지 않고 즉시 적용할 수 있다.

또한, 청구항 5에 따른 MOS형 가변 용량 소자는 청구항 1 내지 4 중 적어도 어느 한 항에 기재한 MOS형 가변 용량 소자에 있어서, 소스층의 불순물 농도는 동일한 도전형의 제1 또는 제2 반도체층의 불순물 농도에 비하여 높은 것을 특징으로 한다. 이에 따라, 소스층으로부터 전극을 용이하게 인출할 수 있다.

또한, 청구항 6에 따른 MOS형 가변 용량 소자는, 청구항 1 내지 5 중 적어도 어느 한 항에 기재한 MOS형 가변 용량 소자에 있어서, 제1 및 제2 반도체층 중 적어도 어느 한쪽에 있어서의, 게이트 절연층의 바로 아래의 영역은 제1 및 제2 반도체층의 벌크 영역에서의 불순물 농도와는 다른 불순물 농도인 것을 특징으로 한다. 이에 따라, 바이어스 전압에 따른 용량 변화 특성을 적절히 조정할 수 있다.

여기서, 게이트 절연막의 바로 아래의 영역에 대하여 선택적으로 불순물의 확산을 행함으로써, 불순물 농도를 제1 또는 제2 반도체층과는 독립적으로 조정할 수 있다.

또한, 청구항 7에 따른 MOS형 가변 용량 소자는 청구항 1 내지 6 중 적어도 어느 한 항에 기재한 MOS형 가변 용량 소자에 있어서, 소스층에는 서로 인접하는 제1 반도체층 내의 게이트 절연층과 제2 반도체층 내의 게이트 절연층 사이에 배치되는 제1 공유 소스층을 포함하고, 제1 공유 소스층은 제1 및 제2 반도체층에 걸쳐 배치되는 것을 특징으로 한다. 이에 따라, 게이트 절연층과 인접하는 소스층으로 구성되는 MOS 구조 레이아웃에 있어서, 소스층의 중간 영역을 제1 및 제2 반도체층의 경계로서, 2개의 다른 MOS 구조를 병렬로 배치할 수 있다.

또한, 청구항 8에 따른 MOS형 가변 용량 소자는 청구항 1 내지 7 중 적어도 어느 한 항에 기재한 MOS형 가변 용량 소자에 있어서, 게이트 절연층에는 제1 반도체층과 제2 반도체층의 경계를 넘어서 배치되는 연장 게이트 절연층을 포함하고, 연장 게이트 절연층과 인접하는 소스층에는 제1 반도체층과 제2 반도체층의 경계를 넘어서 배치되는 연장 소스층, 또는, 제1 및 제2 반도체층에 걸친 영역을 넘어서 제1 또는 제2 반도체층에 배치되는 제2 공유 소스층을 포함하는 것을 특징으로 한다. 이에 따라, 제1및 제2 반도체층을 가로질러 연장 게이트 절연층을 배치할 수 있다. 이것에 따라, 제1 및 제2 반도체층의 경계에 걸쳐 연장 소스층 또는 제2 공유 소스층을 배치할 수 있다. 게이트 절연층과 인접하는 소스층으로 구성되는 MOS 구조 레이아웃에 있어서, 2개의 다른 MOS 구조를 적절히 절단할 수 있다.

도 1은 실시 형태 1의 MOS형 가변 용량 소자의 단면도.

도 2는 실시 형태 1의 MOS형 가변 용량 소자를 2개로 나눈 경우의 단면도.

도 3은 MOS형 가변 용량 소자(1a, 1b)의 특성을 도시한 도면.

도 4는 실시 형태 1의 MOS형 가변 용량 소자의 특성을 도시한 도면.

도 5는 실시 형태 1의 MOS형 가변 용량 소자의 레이아웃예 1을 도시한 도면.

도 6은 실시 형태 1의 MOS형 가변 용량 소자의 레이아웃예 2를 도시한 도면.

도 7은 실시 형태 1의 MOS형 가변 용량 소자의 레이아웃예 3을 도시한 도면.

도 8은 실시 형태 1의 MOS형 가변 용량 소자의 레이아웃예 4를 도시한 도면.

도 9는 실시 형태 1의 MOS형 가변 용량 소자의 레이아웃예 5를 도시한 도면.

도 10은 실시 형태 1의 MOS형 가변 용량 소자의 레이아웃예 6을 도시한 도면.

도 11은 실시 형태 2의 MOS형 가변 용량 소자의 단면도.

도 12는 실시 형태 3의 MOS형 가변 용량 소자의 단면도.

도 13은 실시 형태 4의 MOS형 가변 용량 소자의 단면도.

도 14는 VCO 회로의 일례를 도시한 회로도.

도 15는 특허문헌 1의 MOS형 가변 용량 소자의 평면도.

도 16은 도 15에 있어서의 A-A'의 단면도.

도 17a 및 17b는 특허문헌 1의 MOS형 가변 용량 소자의 특성을 도시한 도면.

이하, 본 발명을 구체화한 실시 형태에 대해서 도 1 내지 도 12를 참조하면서 상세히 설명한다.

도 1에는 실시 형태 1로서 MOS형 가변 용량 소자(1)에 본 발명을 적용한 일례를 도시한다. MOS형 가변 용량 소자(1)는 p형의 실리콘 반도체 기판(2) 중에 n웰(3)이 형성된다. p형 반도체 기판(2) 및 n웰(3) 상에는 게이트 절연막(4)이 형성되고, 게이트 절연막(4) 상에는 게이트 전극(6)이 형성된다. 게이트 절연막(4)과 인접하는 동시에, p형 반도체 기판(2), n웰(3) 및 p형 반도체 기판(2)과 n웰(3)에 걸쳐 있는 영역에는 각각의 표면에 3개의 고농도 n형 불순물이 선택적으로 확산된 소스층(8)이 형성된다. 또한, 소스층(8)과 이격되어 p형 반도체 기판(2)의 표면에 고농도의 p형 불순물이 선택적으로 확산된 컨택트층(11)이 형성된다. 게이트 전극(6)은 단자(12)로부터 전압이 공급된다. 소스층(8)은 단자(13)로부터, 컨택트층(11)은 단자(14)에 의해 전압이 공급된다.

MOS형 가변 용량 소자(1)를 VCO 회로(100) 내의 가변 용량 소자(102)로서 사용하는 경우, 소스층(8)의 단자인 단자(13)는 노드(104)에 접속된다. 또한, 게이트 전극(6)의 단자인 단자(12)는 노드(105)에 접속된다. 단자간 전압(VT)은 노드(105)를 기준 전압으로 한 경우의, 노드(105)로부터 노드(104)로의 차전압이다. 또한, 단자(14)는 접지 전압에 접속된다.

여기서, MOS형 가변 용량 소자(1)의 동작에 대해서 도 2에 도시한 바와 같이 2개의 부분으로 나누어 설명한다. 도 2(a)는 MOS형 가변 용량 소자(1a)로서, MOS형 가변 용량 소자(1)에 있어서 n웰(3)에 관계되지 않은 부분이다. 한편, 도 2(b)는 MOS형 가변 용량 소자(1b)이며, MOS형 가변 용량 소자(1)에 있어서 n웰(3)에 관한 부분이다.

MOS형 가변 용량 소자(1a)에 있어서, 단자(12, 13, 14)에 각각 전압(VG, VD, VS)를 인가한다. 단자(14)에 인가되는 전압(VS)는 접지 전압이다. 전압(VD)으로서 제어 전압(VC; 도 14 참조)이 인가된다. 단자(12)에는 전압(VG)으로서는 직류적으로 일정한 전압이 인가되는 것과 함께 단자간 전압(VT)은 VT＝VD－VG라고 기록할 수 있다. 단자간 전압(VT)의 증감은 전압(VD)의 증감에 의해 제어되게 된다.

단자간 전압(VT)이 작고 전압(VG)에 대한 전압(VD)의 차전압이 크지 않은 경우에, 게이트 산화막(4)의 바로 아래에는 반전층이 형성된다. MOS형 가변 용량 소자(1a)에서의 단자(12, 13)간의 용량(Ca)은 게이트 산화막(4)의 용량이 되어, 일정 용량치가 유지된다. 단자간 전압(VT)이 커지고 전압(VG)에 대하여 전압(VD)이 커지면, 소스층(8)과 p형 반도체 기판(2)과의 접합면에서 p형 반도체 기판(2)을 향해 공핍층이 신장한다. 용량(Ca)은 게이트 산화막(4)과 공핍층이 직렬 접속된 용량이 되어, 용량치가 감소한다. 단자간 전압(VT)에 대한 용량(Ca)의 특성을 도 3(a)에 도시한다. MOS형 가변 용량 소자(1a)에서는, 반전 영역으로부터 공핍 영역에서의 공핍층의 변화에 의해 용량 변화를 얻을 수 있다.

다음에, MOS형 가변 용량 소자(1b)에서, 단자(12, 13, 14)에 각각 전압(VG, VD, VS)을 인가한다. n웰(3)에는 전압(VD)이 인가되게 된다. 단자(13)에 전압(VD)으로서 제어 전압(VC; 도 14 참조)이 인가된다. 단자(12)에는 전압(VG)으로서는 직류적으로 일정한 전압이 인가된다. 단자간 전압(VT)은 VT＝VD－VG이기 때문에, 단자간 전압(VT)의 증감은 전압(VD)의 증감에 의해 제어되게 된다.

단자간 전압(VT)이 작은 전압값에서 큰 전압값으로 변화하는 것에 따라, 전압(VG)에 대하여 전압(VD)의 차전압이 커져 간다. 이에 따라, 게이트 산화막(4)의 바로 아래는 축적층이 형성되는 상태에 가까운 상태로부터 공핍층이 신장해 나간다. 이 때의 단자간 전압(VT)에 대한 용량(Cb)의 특성을 도 3(b)에 나타낸다. MOS형 가변 용량 소자(1b)에서는, 용량(Cb)은 게이트 산화막(4)과 공핍층이 직렬 접속된 용량이 되지만, 축적 영역에 가까운 상태로부터 공핍층이 서서히 신장해 나가는 특성이 되어, 용량치가 감소해 나가는 용량 변화를 얻을 수 있다.

여기서, 도 3(a) 및 도 3(b)에 있어서 용량(Ca, Cb)을 비교하면, MOS형 가변 용량 소자(1a)에서는, 단자간 전압(VT)에 따라 반전층이 형성되어 게이트 산화막(4)에 의해 일정 용량치가 유지되는 상태로부터 공핍층이 형성되면, 공핍층에 의한 용량 성분이 직렬로 접속되게 된다. 용량 성분의 직렬 접속에 의해 용량치가 감소하는 것에 덧붙여 공핍층의 확대에 의해 직렬 접속되는 용량치 자체도 감소하므로, 용량(Ca)은 단자간 전압(VT)에 따라 급격하게 용량치가 감소하는 특성이 된다. 이것에 대하여, MOS형 가변 용량 소자(1b)에서는, 단자간 전압(VT)의 작은 전압값의 단계로부터 공핍층이 형성되어 있고, 용량(Cb)은 게이트 산화막(4)에 의한 용량 성 분과 공핍층에 의한 용량 성분의 직렬 접속이 된다. 따라서, 단자간 전압(VT)에 의한 용량치의 감소 특성은 공핍층의 길이에만 의존하게 되고, MOS형 가변 용량 소자(1a)의 경우에 비하여 단자간 전압(VT)에 대한 용량치의 변화 커브는 완만해진다.

여기서, 도 3(a) 및 도 3(b)에 도시한 MOS형 가변 용량 소자(1a, 1b)의 용량(Ca, Cb)의 변화 특성을 중복 기록하여 도 4(a)에 새롭게 도시한다. MOS형 가변 용량 소자(1)의 용량(CT)은 MOS형 가변 용량 소자(1a, 1b)의 용량(Ca, Cb)을 병렬 접속한 것이다. 그 때문에 도 4(b)에 도시한 바와 같이 단자간 전압(VT)에 대한 용량 변화의 특성은 도 4(a)에 도시한 용량(Ca, Cb)의 용량 변화의 특성을 합성한 것이 된다. 또한, 도 4(b)에 있어서는 플랫 밴드 전압이 다른 2개의 영역(203a, 203b)에 의해 얻어지는 도 4(c)에 도시된 용량(C100, C200)의 변화 특성(도 17a)을 합성함으로써 얻은 종래 기술에 의한 MOS형 가변 용량 소자(200)의 용량(CT100)의 변화 특성(도 17b)도 비교를 위해 합쳐서 도시한다. MOS형 가변 용량 소자(1b)는 용량 변화가 완만한 커브가 되기 때문에, MOS형 가변 용량 소자(1)의 용량 변화의 특성은 단자간 전압(VT)에 대하여 선형성이 좋은 동시에 종래 기술인 MOS형 가변 용량 소자(200)의 용량 변화의 특성에 대하여 광범위하고 선형인 특성을 얻을 수 있다. 이 때문에, VCO 회로(100)의 성능 개선에도 기여할 수 있다.

또한, MOS형 가변 용량 소자(1)의 제조는 통상의 반도체 집적 회로 장치의 제조 공정을 이용하여 용이하게 행할 수 있다. 그 때문에, 마스크 증가에 따른 비용 상승을 초래하는 일도 없다.

도 5 내지 도 10은 MOS형 가변 용량 소자(1)를 상측에서 본 경우의 레이아웃 예이다. 도 5 내지 도 10에 있어서는, p형 반도체 기판(2) 상에 소스층(8)과 게이트 전극(6)이 교대로 배치되어 있다. 게이트 전극(6)의 아래쪽에는 게이트 절연막(도시되지 않음)이 배치된다. 또한, p형 반도체 기판(2)에는 이들과는 별도로 컨택트층(11)이 배치된다. n웰(3)은 도 5 내지 도 10에 있어서 각각 임의로 배치된다. 도 5에 있어서는 영역을 3개로 나누어 게이트 전극(6)으로 규정되는 MOS형 가변 용량 소자의 유닛을 하나 걸러 포함하도록 배치된다. 도 6에 있어서는, 인접하는 3개의 MOS형 가변 용량 소자의 유닛을 포함하여 배치된다. 도 7에 있어서는, MOS형 가변 용량 소자의 유닛의 채널 폭 방향의 일부를 포함하여 배치된다. 도 8에 있어서는, MOS형 가변 용량 소자의 유닛의 채널 폭 방향에 있어서의 양단부 및 중간부의 3개의 영역에 배치된다. 도 9에 있어서는, 인접하는 3개의 MOS형 가변 용량 소자의 유닛에 대하여 채널 폭 방향의 일부를 포함하여 배치된다. 도 10은 도 6과 도 9의 배치를 조합시킨 배치이다. 어느 것에 있어서도, 전술한 바와 같은 단자간 전압(VT)에 대한 가변 용량 특성을 나타낼 수 있다. 또한 n웰(3)의 배치에 관해서는 이들에 한정되지 않고 적절한 장소에 배치할 수 있다.

도 11에는 실시 형태 2로서 MOS형 가변 용량 소자(21)에 본 발명을 적용한 일례를 도시한다. MOS형 가변 용량 소자(21)는 p형 반도체 기판(22) 중에 n웰(23) 및 p웰(25)이 형성된다. n웰(23) 및 p웰(25)에는 게이트 절연막(24)이 형성되고, 게이트 절연막(24) 상에는 게이트 전극(26)이 형성된다. 게이트 절연막(24)과 인접하는 동시에, n웰(23), p웰(25) 및 n웰(23)과 p웰(24)에 걸쳐 있는 영역에는 각각의 표면에 3개의 고농도의 n형 불순물이 선택적으로 확산된 소스층(28)이 형성된 다. 또한, 이 소스층(28)과 이격되어 p형 반도체 기판(22)의 표면에, 고농도의 p형 불순물이 선택적으로 확산된 컨택트층(31)이 형성된다. 게이트 전극(26)은 단자(32)로부터 전압이 공급된다. 소스층(28)은 단자(33)로부터 컨택트층(31)은 단자(34)에 의해 전압이 공급된다. 또한, MOS형 가변 용량 소자(21)의 동작 및 그 작용·효과는 MOS형 가변 용량 소자(1)와 기본적으로 동등하므로 여기서의 설명은 생략한다.

또한, 실시 형태 3으로서 도 12에 도시한 MOS형 가변 용량 소자(41)와 같이 p형 반도체 기판 중에 p웰(45)을 형성하고, p웰(45) 중에 n웰(43)을 형성하여도 좋다.

p웰(45) 및 n웰(43) 상에는 게이트 절연막(44)이 형성되고, 게이트 절연막(44) 상에는 게이트 전극(46)이 형성된다. 게이트 절연막(44)과 인접하는 동시에, p웰(45), n웰(43) 및 p웰(45)과 n웰(43)에 걸쳐 있는 영역에는 각각의 표면에 3개의 고농도의 n형 불순물이 선택적으로 확산된 소스층(48)이 형성된다. 또한, 소스층(48)과 이격되어 p웰(45)의 표면에 고농도의 p형 불순물이 선택적으로 확산된 컨택트층(51)이 형성된다. 게이트 전극(46)은 단자(52)로부터 전압이 공급된다. 소스층(48)은 단자(53)로부터, 컨택트층(51)은 단자(54)에 의해 전압이 공급된다. 이 경우도 MOS형 가변 용량 소자(1)와 기본적으로 동등한 동작 및 그 작용·효과를 얻을 수 있다.

반도체 집적 회로 장치의 제조 공정의 형편에 맞추어 MOS형 가변 용량 소자(1, 21 또는 41)를 선택할 수 있다. 또한, 어느 것에 있어서도 실시 형태 1에서 도 시한 바와 같이 n웰을 적절한 위치에 배치하는 것이 가능하다.

이상, 상세히 설명한 실시 형태의 MOS형 가변 용량 소자에 따르면, 실시 형태 1(도 1)에서는, p형 반도체 기판(2) 중에 n웰(3)을 형성한다. 실시 형태 2(도 11)에서는, p웰(25)과 n웰(23)을 형성한다. 실시 형태 3(도 12)에서는, p웰(45) 중에 n웰(43)을 형성한다. p형 반도체 기판(2) 및 n웰(3), p웰(25) 및 n웰(23), 또는 p웰(45) 및 n웰(43)의 바로 위에는 게이트 절연막(4, 24)을 형성하고, 게이트 절연막(4, 24) 상에는 게이트 전극(6, 26)을 형성한다. 게이트 절연막(4, 24)과 인접하고, p형 반도체 기판(2) 및 n웰(3), p웰(25) 및 n웰(23), 또는 p웰(45) 및 n웰(43)의 표면에는 3개의 고농도의 n형 불순물이 선택적으로 확산된 소스층(8, 28)이 형성된다. 소스층(8, 28)과 게이트 전극(6, 26) 사이에 제어 전압(VT)을 인가함으로써, 제어 전압(VT)에 대하여 광범위하고 선형성이 좋은 용량 특성을 얻을 수 있다.

즉, 서로 도전형이 다른 소스층(8, 28)과 백 게이트인 p형 반도체 기판(2), p웰(25)로 구성되는 통상의 증가형 MOS 구조와, 서로 동일한 도전형의 소스층(8, 28)과 백 게이트인 n웰(23)로 구성되는 MOS 구조의 2개의 다른 MOS 구조가 구성된다. 이들 MOS 구조가 병렬 접속되어 MOS형 가변 용량 소자를 구성할 수 있다.

통상의 증가형 MOS 구조에 있어서는, 전극간의 제어 전압(VT)에 따라 게이트 절연막(4, 24) 바로 아래의 백 게이트에 있어서의 캐리어의 상태가 반전 상태로부터 공핍 상태로 변화된다. 이 변화에 따라 전극간의 MOS 커패시터의 용량은 게이트 절연막(4, 24) 단독에 의한 용량으로부터 게이트 절연막(4, 24)과 공핍층의 직렬 접속에 의한 용량으로 변화되어, 용량치는 감소하게 된다. 여기서, 용량치의 감소 는 용량의 직렬 접속에 의한 감소에 덧붙여 공핍층이 넓어짐에 따른 용량치 자체의 감소 때문에, 급격해진다.

이것에 대하여, 소스층(8, 28)과 백 게이트에서 동일한 도전형의 MOS 구조에 있어서는, 전극간의 제어 전압(VT)에 따라 게이트 절연막(4, 24) 바로 아래의 백 게이트에 있어서의 캐리어의 상태가 축적 상태 부근에서 공핍 상태로 변화된다. 이 변화에 따라 전극간의 MOS 커패시터의 용량은 게이트 절연막(4, 24)과 공핍층의 직렬 접속에 의한 용량에 있어서, 공핍층의 확대에 따라 변화되어 감소하게 된다. 용량치의 감소는 공핍층의 확대에만 의존하기 때문에, 완만한 감소가 된다.

MOS형 가변 용량 소자(1, 21, 41)는 상기 2개의 다른 MOS 구조의 병렬 접속으로서, 그 용량치는 양자의 합성 용량치가 된다. 용량 변화가 발생하는 제어 전압값은 각각의 MOS 구조에서 다른 것이 일반적인 것에 덧붙여 급격한 용량 변화 특성을 갖는 것과 완만한 용량 변 화특성을 갖는 것이 조합되는 결과, 합성 용량치는 광범위한 바이어스 전압에 대하여 선형 특성을 갖는 것이 된다. 용량 조정이 용이한 MOS형 가변 용량 소자를 얻을 수 있다.

종래 기술에 의한 MOS형 가변 용량 소자에 있어서는, 제어 전압(VT)에 대하여 광범위하고 선형성이 좋은 용량 특성을 얻기 위해서 플랫 밴드 전압이 다른 영역을 마련하고 있었다. 그러나, 플랫 밴드 전압 변경에 대해서는 용량 변화가 시작되는 제어 전압값이 시프트할 뿐이며 특성 커브의 형태가 변화되는 일은 없다. 그 때문에 광범위하고 선형성이 좋은 용량 특성을 얻기 위해서는 서로 플랫 밴드 전압이 다른 영역을 복수 마련할 필요가 있었다. 복수의 플랫 밴드 전압이 다른 영역을 마련하기 위해서는 각각 불순물 농도를 바꾸지 않으면 안되어 제조 공정이 복잡해진다. 그것에 따라 추가 마스크가 필요해지는 동시에 노광 공정, 세정 공정 등의 제조 공정이 증가하여 비용의 증대를 초래한다.

한편, 본 실시 형태의 MOS형 가변 용량 소자(1, 21, 41)에 있어서는, 제어 전압(VT)에 대하여 광범위하고 선형성이 좋은 용량 특성을 통상의 반도체 집적 회로 장치의 제조 공정으로 용이하게 제조할 수 있다. 그 때문에, 저렴하게 용량 특성이 좋은 MOS형 가변 용량 소자를 제공할 수 있다. MOS 구조의 반도체 집적 회로 장치에 있어서 통상 사용되는 제조 프로세스에 의해 가변 용량 범위가 다른 2종류의 MOS 구조를 구성할 수 있고, 바이어스 전압에 대한 합성 용량의 가변 용량 범위가 광범위한 MOS형 가변 용량 소자(1, 21, 41)를 통상의 제조 프로세스에서, 게다가 제조 공정을 추가하지 않고 실현할 수 있다. 종래부터 제조되고 있는 반도체 집적 회로 장치에, 추가 제조 비용을 수반하지 않고 즉시 적용할 수 있다.

여기서, 소스층(8, 28)의 불순물 농도는 동일한 도전형의 제1 또는 제2 반도체층인 p형 반도체 기판(2) 또는 n웰(3), p웰(25) 또는 n웰(23), p웰(45) 또는 n웰(43)의 불순물 농도에 비하여 높은 농도로 해 둔다. 이에 따라, 소스층(8, 28)으로부터 전극을 용이하게 인출할 수 있다.

또한, p형 반도체 기판(2) 및 n웰(3), p웰(25) 및 n웰(23), 또는, p웰(45) 및 n웰(43) 중 적어도 어느 한쪽에서의 게이트 절연막(4, 24)의 바로 아래의 영역은 벌크 영역에서의 불순물 농도와는 다른 불순물 농도이다. 이에 따라, 제어 전압(VT)에 따른 용량 변화 특성을 적절히 조정할 수 있다. 여기서, 게이트 절연막(4, 24)의 바로 아래의 영역에 대하여 선택적으로 불순물의 확산을 행함으로써, 불순물 농도를 독립적으로 조정할 수 있다.

모든 소스층(8, 28)을 접속한 단자(13, 33)에 용량을 제어하는 제어 전압(VT)을 인가한다. 모든 게이트 전극(6, 26)에 접속한 단자(12, 32) 사이에서 MOS형 가변 용량 소자(1, 21, 41)를 구성할 수 있다. 이에 따라, MOS형 가변 용량 소자(1, 21, 41)의 용량을 특성이 서로 다른 2개의 MOS 구조의 합성 용량으로 할 수 있다.

또한, 도 5 내지 도 10에 도시한 바와 같이, 바로 아래에 게이트 절연막을 갖는 게이트 전극(6)과 인접하는 소스층(8)으로 구성되는 MOS 구조의 레이아웃에 대해서는 소스층(8)의 중간 영역을 경계로 하여 2개의 다른 MOS 구조를 병렬로 배치할 수 있다. 또한, p형 반도체 기판(2)과 n웰(3)의 경계를 가로질러 게이트 전극(6)을 연장 게이트 절연층으로서 배치할 수 있다. 이것에 따라, p형 반도체 기판(2)과 n웰(3)의 경계에 걸쳐 소스층(8)을 연장 소스층 또는 제2 공유 소스층으로서 배치할 수 있다. MOS 구조 레이아웃에 있어서, 2개의 다른 MOS 구조를 적절히 절단할 수 있다. n웰(3)의 배치에 관해서는 도 5 내지 도 10에 한정되지 않고 적절한 장소에 배치하는 것이 가능하다. 또한, 도 5 내지 도 10을 적절히 조합한 배치가 가능한 것은 물론이다.

또한, 본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지 개량, 변형이 가능한 것은 물론이다. 실시 형태에서는, p형 반도체 기판 상에 본 발명을 적용하였지만, 물론 n형 반도체 기판 상에 서도 적용할 수 있다. 이 경우는 모든 웰, 소스층, 컨택트층을 본 실시 형태에서 도시한 도전형과 반대의 도전형으로 하면 좋다.

또한, 도 13에 도시된 실시 형태 4의 MOS형 가변 용량 소자(61)를 구성하는 것도 가능하다. SOI 등의 기술을 적용하여 이면의 반도체 기판을 연마하는 경우 등을 생각할 수 있다. 인접하는 p형 반도체층(62) 및 n형 반도체층(63) 상에는 게이트 절연막(64)이 형성되고, 게이트 절연막(64) 상에는 게이트 전극(66)이 형성된다. 게이트 절연막(64)과 인접하는 동시에, p형 반도체층(62), n형 반도체층(63)에는 각각의 표면에 고농도의 n형 불순물이 선택적으로 확산된 소스층(68)이 형성된다. 도 13에서는, p형 반도체층(62)과 n형 반도체층(63)의 각각의 영역에 소스층(68)이 형성되는 경우를 도시하고 있지만, 실시 형태 1 내지 3에 도시한 바와 같이 p형 반도체층(62)과 n형 반도체층(63)에 걸쳐 있는 영역에 형성할 수도 있다. 게이트 전극(66)은 단자(72)로부터 전압이 공급된다. 소스층(68)은 단자(73)로부터 전압이 공급된다. 또한, p형 반도체층(62), n형 반도체층(63)에는 도시하지 않은 단자에 의해 소정 전압이 공급되는 것은 물론이다. 이 경우도, 실시 형태 1 내지 3에 도시하는 MOS형 가변 용량 소자와 기본적으로 동등한 동작 및 그 작용·효과를 얻을 수 있다.

본 발명에 따르면, 단자간 전압(VT)에 대하여 광범위하고 선형성이 좋은 특성을 얻을 수 있고, VCO 회로 등의 성능 개선에도 대응할 수 있는 것에 덧붙여 구조가 간단하고 일반적인 반도체 회로 장치의 제조 프로세스에 있어서 마스크 및 공 정을 추가할 필요 없이 용이하게 제조할 수 있다, MOS형 가변 용량 소자를 제공하는 것이 가능하다.

Claims

제1 도전형으로 이루어진 반도체층, 게이트 산화막 및 게이트 전극이 적층되며, 제2 도전형의 소스 영역을 갖는 제1 MOS형 가변 용량 소자와,

제2 도전형으로 이루어진 반도체층, 게이트 산화막 및 게이트 전극이 적층되고, 상기 제2 도전형의 소스 영역을 갖는 제2 MOS형 가변 용량 소자를 구비하고,

상기 제1 MOS형 가변 용량 소자와 상기 제2 MOS형 가변 용량 소자를 병렬로 접속하여 구성되는 것을 특징으로 하는 MOS형 가변 용량 소자.
제1항에 있어서, 상기 제1 도전형으로 이루어진 반도체층은 반도체 기판이고, 상기 제2 도전형으로 이루어진 반도체층은 상기 반도체 기판의 표면으로부터 깊이 방향으로 선택적으로 형성되는 것을 특징으로 하는 MOS형 가변 용량 소자.
제1항에 있어서, 반도체 기판을 구비하고,

상기 제1 도전형으로 이루어진 반도체층은 상기 반도체 기판의 표면으로부터 깊이 방향으로 선택적으로 형성되며,

상기 제2 도전형으로 이루어진 반도체층은 상기 제1 도전형으로 이루어진 반도체층의 표면으로부터 깊이 방향으로 상기 제1 도전형으로 이루어진 반도체층 내에 선택적으로 형성되는 것을 특징으로 하는 MOS형 가변 용량 소자.
제1항에 있어서, 반도체 기판을 구비하고,

상기 제1 도전형 및 제2 도전형으로 이루어진 반도체층은 상기 반도체 기판의 표면으로부터 깊이 방향으로 선택적으로 형성되는 것을 특징으로 하는 MOS형 가변 용량 소자.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 도전형의 소스 영역의 불순물 농도는 상기 제2 도전형으로 이루어진 반도체층의 불순물 농도에 비하여 높은 것을 특징으로 하는 MOS형 가변 용량 소자.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 도전형 및 제2 도전형으로 이루어진 반도체층 중 적어도 어느 한쪽에 있어서의 상기 게이트 산화막의 바로 아래의 영역은 상기 제1 도전형 및 제2 도전형으로 이루어진 반도체층의 벌크 영역에서의 불순물 농도와는 상이한 불순물 농도인 것을 특징으로 하는 MOS형 가변 용량 소자.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 소스 영역은,

서로 인접하는 상기 제1 도전형으로 이루어진 반도체층 내의 상기 게이트 산화막과 상기 제2 도전형으로 이루어진 반도체층 내의 상기 게이트 산화막 사이에 배치되는 제1 공유 소스 영역을 포함하고,

상기 제1 공유 소스 영역은 상기 제1 도전형 및 제2 도전형으로 이루어진 반도체층에 걸쳐 배치되는 것을 특징으로 하는 MOS형 가변 용량 소자.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 게이트 산화막은,

상기 제1 도전형으로 이루어진 반도체층과 제2 도전형으로 이루어진 반도체층의 경계를 넘어서 배치되는 연장 게이트 산화막을 포함하고,

상기 연장 게이트 산화막과 인접하는 상기 소스 영역은, 상기 제1 도전형으로 이루어진 반도체층과 상기 제2 도전형으로 이루어진 반도체층의 경계를 넘어서 배치되는 연장 소스 영역을 포함하는 것을 특징으로 하는 MOS형 가변 용량 소자.
제1 MOS형 가변 용량 소자(1a)와,

상기 제1 MOS형 가변 용량 소자보다도 단자간 전압에 대한 용량 변화 영역의 선형성이 광범위한 제2 MOS형 가변 용량 소자(1b)의 합성 용량에 의해 구성되는 것을 특징으로 하는 MOS형 가변 용량 소자.
제9항에 있어서, 상기 제2 MOS형 가변 용량 소자는 소스층 및 드레인층과 동일한 도전형의 반도체층에 의해 구성되는 백 게이트층을 구비하는 것을 특징으로 하는 MOS형 가변 용량 소자.