KR100359978B1 - 무선주파수전력트랜지스터를위한에미터안정바이패스 - Google Patents
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Abstract
전력 트랜지스터의 에미터 안정 저항을 바이패스하여, 트랜지스터 이득을 증가시키기 위한 장치 및 방법이 제공된다. 교대 배치형의 전력 트랜지스터에서는, 에미터 안정 저항을 바이패스하기 위해서는 각 개별 안정 저항을 캐패시터와 병렬로 바이패스하는 것이 필요하다. 따라서, 바이패스는 실리콘 칩 상에서 행해진다. 특히, 본 발명의 한 실시예에 따르면, RF 전력 트랜지스터는 실리콘 다이, 실리콘 다이 상에 형성되는 에미터 안정 저항(13) 및, 실리콘 다이 상에 형성되고, 에미터 안정 저항(13)와 병렬로 접속되는 바이패스 캐패시터(40)를 포함한다. 저항은 확산 저항일 수 있고, 캐패시터는 메탈-온 폴리 실리콘 캐패시터일 수 있다. 본 발명의 다른 실시예에 따르면, 실리콘 칩 상에 형성되고, 실리콘 칩 상에 형성되는 에미터 안정 저항을 갖는 RF 트랜지스터의 이득을 증가시키기 위한 방법이 제공되는데, 이런 트랜지스터에서, 캐패시터가 실리콘 칩 상에 형성되고, 안정 저항와 병렬 접속된다.
Description
최근의 RF 바이폴라 전력 트랜지스터의 대부분은 다수의 병렬 트랜지스터 세그먼트를 포함하여, 대량의 전류를 분산시키고, 기생 성분(parasitics)을 감소시키며, 열 확산(heat spreading)을 행함으로써 고 전력 용량을 제공하고 있다. 가장 일반적인 레이아웃 구조, 교대 배치형(interdigitated) 레이아웃은 실리콘의 상부상의 금속 리본에 의해 접속되는 병렬의 베이스 및 에미터 영역의 교번 핑거(alternating fingers)로 이루어진다.
능동 바이폴라 트랜지스터는 양의 온도 계수를 갖는다. 즉, 온도가 증가함에 따라, 정지 콜렉터 전류가 증가한다. 이 상태는 규정 전류에 대한 베이스-에미터 전압 Vbe가 섭씨(C) 온도 당 약 0.002볼트의 비율로 감소하기 때문에 생긴다. 트랜지스터의 공급 바이어스가 일정하게 유지되고, 온도가 상승할 경우, Vbe가 감소하고, 콜렉터 전류가 증가한다. 이러한 콜렉터 전류의 증가는 전력 손실을 증가시켜, 트랜지스터 접합 온도를 더욱 증가시킨다. 다른 영향이 없으면, 이런 상태는 트랜지스터가 "열폭주(thermal run away)"시키는 데, 여기에서 트랜지스터가 이상을 일으키는 전류에 도달한다.
이런 상태를 외부적으로 제어하기 위한 다수의 상이한 방법이 존재한다. 가장 일반적인 방법은, 콜렉터 전류를 감지하고, 음의 피드백을 제공하여 온도의 변화에 대하여 콜렉터 전류를 일정하게 유지하도록 하는 회로이다. 다른 방법은 Vbe에 반대의 온도 특성을 갖는 온도 바이어스 네트워크의 온도 감지 요소를 이용하는 것이다. 제 3 방법은 접지에 에미터 저항을 사용하는 것이다. 콜렉터 전류가 증가함에 따라, Vbe가 감소되어, 베이스 전류가 감소한다.
트랜지스터 자체의 외부 전류가 복잡성을 부가시켜 회로의 비용을 증가시킨다. 온도 보상을 제공하는 가장 원가 효율적인 방법은 에미터-접지 저항이다. 이런 방법은 주변 온도의 변화의 보상에 관련하여 매우 효과적일 수 있지만, 이런 저항을 트랜지스터와 물리적으로 가깝게 배치시켜 에미터 리드(lead) 인덕턴스를 최소화하기가 매우 어렵다.
반도체 제조자는, 이런 에미터 저항을 배치할 최적의 장소가 능동 트랜지스터에 따라 실리콘 칩 상에 있다는 것을 알았다. 이런 방법으로는, 에미터 저항과 직렬인 인덕턴스가 최소로 유지된다. 반도체 산업에서는, 이런 에미터 저항을 종종 에미터 안정 저항 또는 그냥 안정 저항이라 한다. 일반적으로, 고 전력 밀도는더 높은 값의 에미터 안정 저항을 필요로 한다.
에미터 안정 저항, re는 전력 이득에 대해서 음의 영향을 갖고 있다. 동일한 양의 출력 전력에 대해 보다 적은 입력 전력이 필요하기 때문에, 고 전력 이득이 더욱 바람직하다.
통상적으로, 바이폴라 트랜지스터의 고유 에미터 저항은, 에미터 안정 저항에 비교했을때 무시할 만한 정도이어서, 에이터 저항은 실제적인 목적에 대해 에미터 안정 저항에만 동일한 것으로 고려될 수 있다. 간략화된 트랜지스터 모델을 이용하여, 바이폴라 트랜지스터의 전력 이득이 다음 식으로 주어진다:
여기에서 β는 콜렉터 전류 대 베이스 전류의 비이고, RL은 콜렉터 부하 저항이고, re는 에미터 저항이다. 상술된 모델은, 에미터 리드 인덕턴스와 같은 고주파수 영향을 포함하지 않으며, 전력 이득에 대한 콜렉터 피드백 용량의 가능한 음의 영항을 포함하지 않는다. 그렇다고 해도, 일반적으로, 보다 낮은 re가 보다 높은 이득으로 되는 것이 실험적으로 판명되었다. 특히, 상술된 모델에서는 re가 1/2로 감소될 때 마다, 이득은 3dB 만큼 증가된다.
이득에 대한 re의 영향을 무효화하기 위한 회로 설계에 사용되는 통상의 기술은 캐패시터로 re를 바이패스시키는 것이다. 캐패시터가 re값에 동일한 용량 리액턴스를 가지면, 캐피시터와 병렬인 re의 전체 임피던스는 1/2로 감소된다. 이런 경우, 바이폴라 트랜지스터는 다음과 같이 더욱 정확하게 모델화될 수 있다;
상술한 관찰에 의해 증명되는 바와 같이, 에미터 안정 저항의 이득에 대한 음의 영향은 에미터 안정 저항을 바이패스하여 극복될 수 있다. 다음으로, 필요한 것은 상술된 형태의 전력 트랜지스터의 에미터 안정 저항을 바이패스하기 위한 기술이다.
〈발명의 요약〉
본 발명은, 일반적으로, 전력 트랜지스터의 에미터 안정 저항을 바이패스하여 트랜지스터 이득을 증가시키기 위한 장치 및 방법을 제공한다. 교대 배치형의 전력 트랜지스터에서는, 에미터 안정 저항을 바이패스하기 위해서는 병렬인 캐피시터로 각 개별 안정 저항을 바이패스할 필요가 있다. 따라서, 실리콘 칩 상에서 바이패스가 행해진다. 특히, 본 발명의 한 실시예에 따르면, RF 전력 트랜지스터는 실리콘 다이, 실리콘 다이 상에 형성된 에미터 안정 저항, 및 실리콘 다이상에 형성되고, 에미터 안정 저항과 병렬 접속되는 바이패스 캐피시터를 포함한다. 본 발명의 다른 실시예에 따르면, RF 전력 트랜지스터는 실리콘 다이, 및 복수의 병렬 전극 핑거를 갖는 실리콘 다이 상에 형성된 교대 배치형 전극을 포함한다. 확산 영역은 전극 핑거 아래에 형성된다. 저항은 실리콘 다이 상에 형성되고, 제1 노드에서 전극 핑거와 직렬 접속된다. 본드 패드 영역을 포함하는 금속화 영역은 실리콘다이 상에 형성되고, 제 2 노드에서 금속 경로에 의해 저항에 접속된다. 도전층은 금속화 영역 아래에 있고, 제1 노드에서 전극 핑거에 접속되어 있다. 절연층은 금속화 영역과 도전층을 분리시킨다. 본 발명의 또다른 실시예에 따르면, 실리콘 칩상에 형성되고, 실리콘 칩 상에 형성되는 에미터 안정 저항을 가지며, 캐패시터가 실리콘 칩 상에 형성되어 안정 저항과 병렬로 접속되어 있는 RF 트랜지스터의 이득을 증가시키는 방법이 제공된다.
본 발명은 전력 트랜지스터에 관한 것으로, 특히, 실리콘 바이폴라형 무선 주파수(RF) 전력 트랜지스터에 관한 것이다. 이러한 트랜지스터는 통상적으로 무선 기지국 증폭기의 증폭단에 사용되지만, 또한 다른 RF 관련 응용 분야에도 광범위하게 사용되고 있다.
도 1은 바이폴라 전력 트랜지스터의 종래의 에미터 안정 저항의 단면도.
도 2는 MOS 바이패스 캐패시터 구조를 포함하는 에미터 안정 저항의 단면도.
도 3은 도 2의 MOS 캐패시터 구조의 등가 회로도.
도 4는 통상의 RF 전력 트랜지스터 구조로 집적된 폴리실리콘/산화막/금속 MOS 캐패시터 구조의 단면도.
도 5는 본 발명의 실시예에 따른, RF 전력 트랜지스터내의 바이패스 캐패시터의 레이아웃의 상세 평면도.
도 6은 도 5의 MOS 캐패시터 구조의 등가 회로도.
전력 트랜지시터의 에미터 안정 저항을 용량적으로 바이패스하기 위해, 충분히 높은 값의 캐패시터를 구현하는 방법이 요구된다. MOS 캐패시터는 바이폴라 기술로 가장 일반적으로 이용되는데, 그 이유는 캐패시터가 매우 선형적이고, 고 항복 전압을 가지며, 저 온도 계수를 갖고, 트랜지스터에서 트랜지스터로의 용량의양호한 일관성(consistency)으로 제조될 수 있기 때문이다. 역 바이어스된 PN 접합 부가 또한 사용될 수 있고, 이런 접합부는 항상 역 바이어스된 상태로 유지된다. 그러나, 대용량값은 고 도핑 레벨을 필요로 하는데, 이는 결과적인 구조의 항복 전압을 수용할 수 없게 한다.
도 1을 참조하면, (종래의 바이폴라 전력 트랜지스터에서와 같이) 에미터 안정 저항은, N형 기판(11)내에 P형 확산 영역(13)을 제공하여 형성되고, 한 단부에서 금속 와이어(15)에 의해 에미터 핑거쌍에 접속되며, 다른 단부에서 금속 와이어(17)에 의해 에미터 본드 패드(도시되지 않음)에 접속된다. (동일한 금속화층 내에 형성되는) 금속 와이어(15)및 금속 와이어(17)는 제각기 산화막 층의 부분(19 및 21)에 의해 기판(11)으로부터 절연된다.
도 2를 참조하면, 바이폴라 기술에서, MOS 캐패시터를 부가적으로 제공하기 위한 가장 간단한 방법은 공정 중에 부가적인 마스크 단계를 삽입하여, 실리콘 이 산화막(23)의 박층을 성장시키는 확산 영역(13) 상에 영역을 형성한다. 그 후, 금속화층(25)은 얇은 산화막 층 상에 배치되어, 높은 값의 고 항복 전압 캐패시터를 생성시킨다.
그러나, 도 3에서 도시된 바와 같이, 상당한 기생 용량은 접합부의 공핍 용량 인해 확산 영역(13) 및 기판 영역(11)(트랜지스터의 콜렉터) 사이에 존재한다. 다시 말해서, 확산 영역(13)은 기생 캐패시터의 한쪽 플레이트로 되고, 기판(11)은 반대의 플레이트로 된다. 용량은 확산 영역 및 기판 간의 인터페이스에 위치한 P/N 접합의 공핍 영역을 점유한다. 이러한 기생 용량은 콜렉터-에미터 용량을 증가시키고, 트랜지스터가 사용되는 증폭기의 대역폭을 감소시키기 때문에 좋지 않다.
이런 기생 용량을 저감하는 한가지 방법은 폴리실리콘/산화물/금속 캐패시터를 이용하는 것이다. 도 4를 참조하면, N형 기판(11), P+ 안정 저항을 형성하는 P형 확산 영역(13) 및 산화 영역(19 및 21)은 도 1의 종래의 구성과 같다. 또한, RF 트랜지스터의 능동 에미터 영역(27)이 도시된다. 도 2의 MOS 캐패시터와는 대조적으로, 고농도로 도핑된 폴리실리콘 층(29)은 캐패시터의 하부 전극을 형성하는 데에 이용되며, 수 미크론의 두께로 형성될 수 있는 산화 영역(21)에 의해 기판으로부터 분리된다. 결과적으로, 기판에 대한 용량은 크게 감소된다. 얇은 산화막 층(37)은 폴리실리콘 층(29) 상에 성장되어, 캐패시터 플레이트(폴리실리콘 층(29)및 에미터 패드 금속화 층(31)) 간에 유전체를 형성시킨다. 금속부 층(33)은 한쌍의 에미터 핑거를 안정 저항(13)에 접속하고, 또한 안정 저항(13)을 폴리실리콘 층(29)에 접속한다.
결과적으로, 도 4의 폴리실리콘-금속 캐패시터(40)는 도 2의 캐패시터와 유사한 특성을 갖는 MOS 캐패시터이다. 표준 실리콘 처리 단계만이 도 4에 도시된 바와 같이 캐패시터를 통상적인 고주파 트랜지스터 공정에 부가할 필요가 있고, 하나 또는 두 개의 부가적인 마스크 단계를 포함한다. 폴리실리콘 층(29)은 캐패시터전극내의 공핍 효과를 최소화하기 위해 강하게 도핑되어야 한다. 즉, 폴리실리콘이 강하게 도핑되지 않으면, 폴리실리콘은 어떤 전압 바이어스에서 캐리어(carrier)가공핍화하여, 용량이 산화막 용량과 직렬로 된다. 이런 공핍화는 전용량의 저하 및,전압 의존성이 있고, 비선형적인 용량값에 이른다.
바시패스 캐패시터(40)에 대한 통상의 레이아웃의 단순화된 세부 사항은 도 5에 도시되고, 여기서는, 하나의 본드 패드(41)에 접속되는 4개의 에미터(33, 34, 36 및 38)만을 갖는 것으로 도시된다. 실제 트랜지스터는 본드 패드에 접속되는 수백개의 에미터로 구성될 수 있다. 라인 IV-IV는 도 4에 도시된 단면도를 나타낸다. 종래의 레이아웃과 비교할 때, 레이아웃은 메탈-온(on)-폴리실리콘 영역(29)을 부가하고, MOS 캐패시터(40)를 형성함으로써 확장된다. 캐패시터(40)는 통상적으로 1fF/um2까지의 용량값을 보인다.
도 5의 메탈-온-폴리실리콘 캐패시터(40)의 폭은 필요한 용량값에 의존한다. 예를 들어, 2 GHz에서 1.6 Ohm의 임피던스를 달성하기 위해 1560 에미터 핑거 레이아웃에 50 pF이 필요하다면, 폴리실리콘의 상부에 300 Å의 실리콘 이산화막이 사용되는 경우, 도 5에 도시된 메탈-온-폴리실리콘의 폭은 단지 37 um의 폭이 필요하다. 레이아웃의 증가된 사이즈는 40-60 um의 통상적 에미터 핑거 치수 및 100 x 100 um까지의 통상적 본드 패드 사이즈와 비교되어야 한다.
도 6에는 레이아웃의 등가 회로가 도시되어 있으며, 여기서 RF 전력 트랜지스터(50)는 바이패스 캐패시터(40′)에 의해 바이패스되는 안정 저항(13′)에 접속된다.
본 기술 분야의 통상의 지식을 가진 자는 본 발명이 본 발명의 사상 또는 본질적인 특성에서 벗어나지 않고 또다른 특정 형태로 구현될 수 있다는 것을 알 수있을 것이다. 그러므로, 상술된 실시예는 모든 점에서 예시적인 것이며, 제한적이지 않는 것으로 고려된다. 본 발명의 범위는 상술된 설명보다는 오히려 첨부된 청구범위로 나타내며, 그것의 등가적 의미 및 범위 내에 속하는 모든 변형들이 포함된다.
Claims (10)
- 반도체 다이 상에 형성된 전력 트랜지스터에 있어서,제 1 용량 플레이트를 형성하는 금속화된 영역,상기 금속화된 영역 밑에 위치하고, 제 2 용량 플레이트를 형성하는 도전층,상기 도전층으로부터 상기 금속화된 영역을 분리하고, 그 사이에 유전체를 형성하는 제 1 절연층으로서, 상기 금속화된 영역, 상기 제 1 절연층 및 상기 도전층은 다수의 캐패시터를 형성하는 제 1 절연층,다수의 저항을 형성하는 도전형의 확산 영역,상기 확산 영역으로부터 상기 도전층을 분리하는 제 2 절연층 및,다수의 병렬 전극 핑거를 갖는 교대 배치형 에미터 전극으로서, 상기 다수의 각 전극 핑거는 각 저항과 직렬로 접속되고, 상기 각 저항은 각 캐패시터와 병렬로 접속되는 교대 배치형 에미터 전극을 구비하는 것을 특징으로 하는 반도체 다이 상에 형성된 전력 트랜지스터.
- 제1항에 있어서,상기 금속화된 영역은 도전형의 상기 확산 영역에 접속되는 것을 특징으로 하는 반도체 다이 상에 형성된 전력 트랜지스터.
- 제2항에 있어서,상기 제 1 절연층은 산화막 층으로 이루어지는 것을 특징으로 하는 반도체 다이 상에 형성된 전력 트랜지스터.
- 제 1 항에 있어서,상기 금속화된 영역은 본드 패드를 포함하는 것을 특징으로 하는 반도체 다이 상에 형성된 전력 트랜지스터.
- 제 1 항에 있어서,상기 도전층은 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 다이 상에 형성된 전력 트랜지스터.
- 제 1 항에 있어서,상기 제 2 절연층은 산화막 층으로 이루어지는 것을 특징으로 하는 반도체 다이 상에 형성된 전력 트랜지스터.
- 반도체 다이 상에 형성된 전력 트랜지스터에 있어서,교대 배치형 에미터 전극,상기 에미터 전극과 직렬로 접속된 에미터 안정 저항,절연층 및,상기 에미터 안정 저항과 병렬로 접속되고, 상기 절연층에 의해 상기 에미터안정 저항으로부터 분리되는 바이패스 캐패시터를 구비하는 것을 특징으로 하는 반도체 다이 상에 형성된 전력 트랜지스터.
- 제 7 항에 있어서,상기 절연층은 산화막 층으로 이루어지는 것을 특징으로 하는 반도체 다이상에 형성된 전력 트랜지스터.
- 제 7 항에 있어서,상기 에미터 안정 저항은 확산 저항을 포함하는 것을 특징으로 하는 반도체 다이 상에 형성된 전력 트랜지스터.
- 제 7 항에 있어서,상기 바이패스 캐패시터는 메탈-온-폴리실리콘 캐패시터를 포함하는 것을 특징으로 하는 반도체 다이 상에 형성된 전력 트랜지스터.
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