KR19980702471A - 무선 주파수 전력 트랜지스터를 위한 에미터 안정 바이패스 - Google Patents
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Abstract
전력 트랜지스터의 에미터 안정 저항기를 바이패스하여, 트랜지스터 이득을 증가시키기 위한 장치 및 방법이 제공된다. 교대 배치형의 전력 트랜지스터에서는, 에미터 안정 저항기들을 바이패스하는 것이 병렬로된 캐패시터를 갖는 가 개별적인 안정 저항기를 바이패스하는 것을 요한다. 따라서, 바이패스는 실리콘 칩 상에서 이루어 진다. 특히, 본 발명의 한 실시예에 따르면, RF 전력 트랜지스터는 실리콘 다이, 실리콘 다이상에 형성되는 에미터 안정 저항기(13), 및 실리콘 다이상에 형성되고 에미터 안정 저항기(13)와 병렬로 접속되는 바이패스 캐패시터(40)를 포함한다. 저항기는 확산 저항기일 수 있고, 캐패시터는 금속-온 다결정 실리콘 캐패시터일 수 있다. 본 발명의 또 다른 실시예에 따르면, 실리콘 칩상에 형성되고 실리콘 칩상에 형성되는 에미터 안정 저항기를 갖는 RF 트랜지스터의 이득을 증가시키기 위한 방법이 제공되는데, 여기에는, 캐패시터가 실리콘 칩상에 형성되고 안정 저항기와 병렬 접속된다.
Description
현재의 대부분의 RF 바이폴라 전력 트랜지스터는 대량의 전류를 분산하고 기생을 줄이고 열 확산을 제공함으로써 고 전력 용량을 제공하도록 대량의 병렬 트랜지스터 세그먼트를 포함하고 있다. 가장 흔한 레이아웃 구조인, 교대 배치형 레이아웃은 실리콘의 상부상의 금속 리본에 의해 접속되는 베이스와 에미터 영역이 병렬로 교대하는 핑거로 이루어진다.
액티브 바이폴라 트랜지스터는 양의 온도 계수를 갖는다. 즉, 온도가 증가함에 따라 정지 콜렉터 전류가 증가한다. 이 상태는 지정 전류에 대한 베이스-에미터 전압 Vbe가 섭씨(C) 온도 당 약 0.002볼트의 비율로 감소하기 때문에 발생한다. 트랜지스터의 바이어스 전원이 일정하게 고정되어 있고 온도가 증가하게 되면, Vbe가 감소하고 콜렉터 전류가 증가한다. 이러한 콜렉터 전류의 증가는 또 다른 전력 분산의 증가를 초래하고, 이어서 트랜지스터 접합 온도를 더욱 증가하게 만든다. 다른 영향이 없으면, 이 상태는 트랜지스터가 열적 런 어웨이(run away)되게 하고, 여기에서 트랜지스터가 이상을 일으키는 전류에 이르게 된다.
이 상태를 외부적으로 제어하기 위한 여러 많은 방법이 있다. 가장 흔한 방법이 콜렉터 전류를 감지하고 음의 피드백을 제공하여 온도의 변화로 콜렉터 전류를 일정하게 고정하는 것이다. 다른 방법은 Vbe에 대해 반대 온도 특성을 갖는 온도 감지 소자를 바이어스 네트워크에서 이용하는 것이다. 세번째 방법은 접지에 에미터 저항기를 사용하는 것이다. 콜렉터 전류가 증가함에 따라, Vbe가 감소하고, 이에 따라 베이스 전류가 감소한다.
트랜지스터 자체의 외부 전류가 복잡성을 부가시켜 회로의 비용을 증가시킨다. 온도 보상을 가하는 가장 비용이 적게 드는 방법은 에미터-접지 저항기이다. 이 방법은 주변 온도의 변화의 보상에 관련하여 매우 효과적일 수 있지만, 저항기를 트랜지스터와 물리적으로 충분히 가깝게 위치시켜 에미터 유도 인덕턴스를 최소화하는 것은 매우 어렵다.
반도체 제조 업자들은 가장 적절한 에미터 저항기의 위치가 액티브 트랜지스터와 함께 실리콘 칩 위라는 것을 알았다. 이 방법으로는, 에미터 저항기와 직렬 배치된 인덕턴스가 최소로 유지된다. 반도체 산업에서는, 이 에미터 저항기를 종종 에미터 안정 저항기 또는 그냥 안정 저항기로 언급한다. 일반적으로, 고 전력 밀도가 더 높은 값의 에미터 안정 저항을 필요로 한다.
에미터 안정 저항, re는 전력 이득면에서 부정적인 효과를 갖고 있다. 동일한 양의 출력 전력에 대해 적은 입력 전력이 필요하기 때문에, 고 전력 이득이 더욱 바람직하다.
통상, 바이폴라 트랜지스터의 진성 에미터 저항은 에미터 안정 저항에 비교했을때 무시할 만한 정도이어서, 실상 에미터 저항이 에미터 안정 저항에만 동일한 것으로 고려될 수 있다. 단순화된 트랜지스터 모델을 사용하여, 바이폴라 트랜지스터의 전력 이득이 다음 식으로 주어진다.
여기에서 β는 콜렉터 전류 대 베이스 전류의 비이고, RL은 콜렉터 부하 저항이고, re는 에미터 저항이다. 상술된 모델은 에미터 유도 인덕턴스와 같은 고 주파수 효과를 포함하지 않으며 콜렉터 피드백 용량의 전원 이득에 대한 가능한 부정적 효과를 포함하지 않는다. 그렇다고 해도, 일반적으로 더 낮은 re결과가 이득을 더 높인다는 것이 실험적으로 판명되었다. 특히, 상술된 모델에서는 re가 1/2로 저하될 때 마다, 이득은 3dB 만큼 증가된다.
이득에 대한 re의 효과를 무효화하기 위한 회로 설계에 사용되는 통상의 기술은 re를 커패시터로 바이패스시키는 것이다. 커패시터가 re값에 동일한 용량성 리액턴스를 가지면, 커패시터와 병렬인 re의 총 임피던스는 1/2로 감소된다. 이 경우, 바이폴라 트랜지스터는 다음과 같이 더욱 정확하게 모델화될 수 있다.
상술된 고찰에서 증명되는 바와 같이, 에미터 안정 저항기의 이득에 대한 부정적 효과는 에미터 안정 저항기를 바이패스하여 극복될 수 있다. 다음으로, 필요한 것은 상술된 형태의 전력 트랜지스터의 에미터 안정 저항기를 바이패스하기 위한 기술이다.
〈발명의 요약〉
본 발명은, 일반적으로 말하여, 전력 트랜지스터의 에미터 안정 저항기를 바이패스하여 트랜지스터 이득을 증가시키기 위한 장치 및 방법을 제공한다. 교대 배치형 전력 트랜지스터에서는, 에미터 안정 저항기를 바이패스하는 것은 병렬 커패시터로 각 개별 안정 저항기를 바이패스하는 것을 요한다. 따라서 실리콘 칩상에서 바이패스가 행해진다. 특히, 본 발명의 한 실시예에 따르면, RF 전력 트랜지스터는 실리콘 다이, 실리콘 다이상에 형성된 에미터 안정 저항기, 및 실리콘 다이상에 형성되며 에미터 안정 저항기와 병렬 접속되는 바이패스 커패시터를 포함한다. 본 발명의 다른 실시예에 따르면, RF 전력 트랜지스터는 실리콘 다이 및 복수의 병렬 전극 핑거를 갖는 실리콘 다이상에 형성된 교대 배치형 전극을 포함한다. 확산 영역은 전극 핑거 아래에 형성된다. 저항기는 실리콘 다이상에 형성되고 제1 노드에서 전극 핑거와 직렬 접속된다. 결합 패드 영역을 포함하는 금속화 영역은 실리콘 다이상에 형성되고 제2 노드에서 금속 경로에 의해 저항기에 접속된다. 도전층은 금속화 영역 아래에 있고 제1 노드에서 전극 핑거에 접속되어 있다. 절연층은 금속화 영역과 도전층을 분리시킨다. 본 발명의 다른 실시예에 따르면, 실리콘 칩상에 형성되고 실리콘 칩상에 형성되는 에미터 안정 저항기를 갖는 RF 트랜지스터의 이득을 증가시키기 위한 방법이 제공되는, 여기에는 캐패시터가 실리콘 칩상에 형성되고 안정 저항기와 병렬로 접속되어 있다.
본 발명은 전력 트랜지스터에 관한 것으로, 특히 실리콘 바이폴라형 무선 주파수(RF) 전력 트랜지스터에 관한 것이다. 이러한 트랜지스터는 통상 무선 기지국 증폭기의 증폭단에 사용되지만, 또한 다른 RF 관련 응용 분야에도 광범위하게 사용되고 있다.
도 1은 바이폴라 전력 트랜지스터의 종래의 에미터 안정 저항기의 단면도.
도 2는 MOS 바이패스 캐패시터 구조를 포함하는 에미터 안정 저항기의 단면도.
도 3은 도 2의 MOS 캐패시터 구조의 등가 회로.
도 4는 통상의 RF 전력 트랜지스터 구조로 집적되게 도시되는 다셜정 실리콘/산화물/금속 MOS 캐패시터 구조의 단면도.
도 5는 본 발명의 실시예에 따른, RF 전력 트랜지스터의 바이패스 캐패시터에 대한 레이아웃의 상세한 평면도.
도 6은 도 5의 MOS 캐패시터 구조의 등가 회로.
전력 트랜지시터의 에미터 안정 저항기를 용량적으로 바이패스하기 위해서, 충분히 높은 값의 캐패시터를 유효화하도록 구현하는 방법이 요구된다. MOS 캐패시터는 매우 선형적이고, 높은 항복 전압을 가지며, 저 온도 계수를 갖고, 그리고 트랜지스터들 사이에 캐패시턴스를 일관성있게 제공하도록 제조될 수 있기 때문에, 바이폴라 기술에서 가장 흔하게 사용된다. 역바이어스된 PN 접합 또한 사용될 수 있고, 접합부는 항상 역바이어스된 상태로 유지된다. 그러나, 대용량의 캐패시턴스 값은 고농도의 도핑 레벨을 필요로 하는데, 이는 결과 구조의 수용할 수 없을 만큼의 항복 전압을 유도한다.
도 1을 참조하면, 에미터 안정 저항기는 P형 확산 영역(13)을 N형 기판(11)내에 제공함으로써 한 단은 금속 배선(15)에 의해서 에미터 핑거쌍에 접속되고 나머지 한 단은 금속 배선(17)에 의해서 에미터 접합 패드(도시되지 않음)에 접속되면서 형성된다. (동일한 금속화층 내에 형성되는) 금속 배선(15)과 금속 배선(17)은 산화물 층의 부분(19 및 21, 각각)에 의해서 기판(11)으로부터 분리된다.
도 2를 참조하면, 바이폴라 기술에서, MOS 캐패시터를 부가적으로 제공하는 가장 간단한 방법은 얇은 층의 실리콘 산화물(23)이 성장하는 확산 영역(13) 위의 영역을 정하기 위해서 과정 내에 부가적인 마스크 단계를 넣는 것이다. 금속화층(25)은 얇은 산화물 층 위에 놓여지고, 높은 값의 높은 항복 전압 캐패시터를 생성시킨다.
그러나, 도 3에서 도시된 바와 같이, 상당한 기생 캐패시턴스가 접합부의 공핍 캐패시턴스로 인해 확산 영역(13) 및 기판 영역(11)(트랜지스터 Fs 콜렉터) 사이에 존재한다. 다시 말해서, 확산 영역(13)은 기생 캐패시터의 한쪽 극이되고 기판(11)은 반대의 극이된다. 캐패시턴스는 확산 영역과 기판간의 인터페이스에 위치한 P/N 접합의 공핍 영역을 점유한다. 이러한 기생 캐패시턴스는 콜렉터 에미터 캐패시턴스를 증가시키고 트랜지스터가 사용되는 증폭기의 대역폭을 감소시키기 때문에 좋지 않다.
이 기생 캐패시턴스를 줄이는 한가지 방법은 다결정 실리콘/산화물/금속 캐패시터를 사용하는 것이다. 도 4를 참조하면, N형 기판(11), P+ 안정 저항기를 형성하는 P형 확산 영역(13), 및 산화 영역(19 및 21)은 도 1의 종래의 구성과 같다. 또한, RF 트랜지스터의 액티브 에미터 영역(27)이 도시된다. 도 2의 MOS 캐패시터와는 반대로, 고농도로 도핑된 다결정 실리콘층(29)은 캐패시터의 전극을 낮추는데 이용되며, 수 미크론의 두께일 수 있는 산화 영역(21)에 의해 기판으로부터 분리된다. 결과적으로, 기판에 대한 캐패시턴스는 크게 감소된다. 얇은 산화물 층(37)은 다결정 실리콘층(29) 위에 성장하고 캐패시터 양극(다결정 실리콘층(29)와 에미터 패드 금속화층(31))간에 비유전체를 형성시킨다. 금속부(33)는 한쌍의 에미터 핑거들을 안정 저항기(13)에 접속시키고 또한 안정 저항기(13)를 다결정 실리콘층(29)에 접속시킨다.
도 4의 최종 다결정 실리콘-금속 캐패시터(40)는 도 2의 캐패시터와 유사한 특성을 갖는 MOS 캐패시터이다. 표준 실리콘 처리 단계만이 도 4에 도시된 바와 같이 하나 또는 두 개의 부사적인 마스크 단계를 포함하여 캐패시터를 통상적인 고주파수 트랜지스터 처리에 부가한다. 다결정 실리콘층(29)은 캐패시터 전극내의 공핍 효과를 최소화하기 위해 강하게 도핑되어야 한다. 즉, 다결정 실리콘이 강하게 도핑되지 않으면, 다결정 실리콘은 어떤 전압 바이어스에서 캐리어들이 공핍될 수 있고, 산화 캐패시턴스에 이어서 캐패시턴스를 야기시킬 수 있다. 이 공핍은 전압에 따라 매우 비선형적인 캐패시턴스 값을 줄여서 총 캐패시턴스를 줄이는 것을 유도한다.
바시패스 캐패시터(40)에 대한 통상의 레이아웃의 단순화된 세부 사항은 도 5에 도시되고, 여기서, 하나의 결합 패드(41)에 접속되는 4개의 에미터(33, 34, 36 및 38)만을 갖는 것으로 도시된다. 실제 트랜지스터는 결합 패드에 접속되는 수백개의 에미터로 구성될 수 있다. 라인 IV-IV는 도 4에 도시된 교차부를 표시하다. 종래의 레이아웃과 비교할때, 레이아웃은 금속-온-다결정 실리콘 영역(29)을 부가하고, MOS 캐패시터(40)를 형성함으로써 연장될 수 있다. 캐패시터(40)는 통상적으로 1fF/um2까지의 캐패시턴스 값을 보인다.
도 5의 금속-온-다결정 실리콘 캐패시터(40)의 폭은 필요한 캐패시턴스 값에 따른다. 예를 들어, 2 GHz에서 1.6 Ohm의 임피던스를 성취하기 위해 1560 에미터 핑거 레이아웃에 50 pF이 필요하다면, 도 5에 도시된 금속-온-다결정 실리콘의 폭은 다결정 실리콘의 상부에 300 Å의 실리콘 이산화물이 사용되는 경우 37 um 넓이가 된다. 증가된 레이아웃 크기는 40-60 um의 통상적 에미터 핑거 치수 및 100 x 100 um까지의 통상적 결합 패드 크기와 비교되어야 한다.
도 6에는 레이아웃의 등가 회로가 도시되어 있으며, 여기서 RF 전력 트랜지스터(50)는 바이패스 캐패시터(40°)에 의해 바이패스되는 안정 저항기(13°)에 접속된다.
본 기술 분야에 대한 통상의 지식을 가진자들은 본 발명이 본 발명의 사상 또는 본질적 특징에서 벗어나지 않는 또 다른 특정 형태로 구현될 수 있다는 것을 알 수 있을 것이다. 그러므로, 상술된 실시예는 모든 점에서 예시적인 것이며 제한적이지 않다고 고려된다. 본 발명의 범위는 상술된 설명보다는 오히려 첨부된 청구범위로 표현되며, 그것의 등가적 의미 및 범위 내에 속하는 모든 변형들이 포함된다.
Claims (8)
- RF 전력 트랜지스터에 있어서,실리콘 다이;복수의 병렬 전극 핑거를 갖는 실리 콘 다이 상에 형성된 교대 배치형 전극(interdigitated electrode);상기 전극 핑거 하부에 형성된 확산 영역;상기 실리콘 다이 상에 형성되고, 제1 노드에서 상기 전극 핑거와 직렬로 접속된 저항기;결합 패드 영역을 포함하며 상기 실리콘 다이 상에 형성된 금속화 영역;상기 금속화 영역에 접속되며 제2 노드에서 상기 저항기와 접속된 금속 경로;상기 금속화 영역 하부에 배치되며 상기 제1 노드에서 상기 전극 핑거와 접속된 도전층; 및상기 금속화 영역과 상기 도전층을 분리하는 절연층을 포함하는 RF 전력 트랜지스터.
- 제1항에 있어서, 상기 도전층은 다결정 실리콘으로 도핑된 RF 전력 트랜지스터.
- 제2항에 있어서, 상기 절연층은 산화물 층인 RF 전력 트랜지스터.
- RF 전력 트랜지스터에 있어서,실리콘 다이;상기 실리콘 다이 상에 형성된 에미터 안정 저항기; 및상기 실리콘 다이 상에 형성되며 상기 에미터 안정 저항기와 병렬로 접속된 바이패스 캐패시터를 포함하는 RF 전력 트랜지스터.
- 제4항에 있어서, 상기 에미터 안정 저항기는 확산 저항기인 RF 전력 트랜지스터.
- 제5항에 있어서, 상기 캐패시터는 금속-온-다결정 실리콘(meltal-on-polysilicon) 캐패시터인 RF 전력 트랜지스터.
- 실리콘 칩 상에 형성되며, 상기 실리콘 칩상에 형성된 에미터 안정 저항기를 갖는 RF 트랜지스터의 이득을 증가시키는 방법에 있어서,상기 실리콘 칩 상에 캐패시터를 형성하는 단계; 및상기 안정 저항기와 병렬로 상기 캐패시터를 접속시키는 단계를 포함하는 RF 트랜지스터의 이득 증가 방법.
- 실리콘 칩 상에 형성되며, 상기 실리콘 칩상에 형성된 복수의 에미터 안정 저항기를 갖는 RF 트랜지스터의 이득을 증가시키는 방법에 있어서,상기 실리콘 칩 상에 캐패시터를 형성하는 단계; 및상기 각각의 안정 저항기와 병렬로 상기 캐패시터를 접속시키는 단계를 포함하는 RF 트랜지스터의 이득 증가 방법.
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