KR0182061B1 - 바이폴라 트랜지스터 회로소자 - Google Patents

바이폴라 트랜지스터 회로소자 Download PDF

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Abstract

바이폴라 트랜지스터 회로소자는 반도체 기판과; 그 기판 위에 연속적으로 설치된, 베이스층, 에미터층 및 콜렉터층과; 상기 콜렉터층, 베이스층, 에미터층의 부분으로 형성되고 상기 베이스층에 전기적으로 접속된 베이스 전극 및 상기 베이스층에 외부적으로 접속시키기 위한 베이스 전극 패드를 포함하는 바이폴라 트랜지스터와; 상기 바이폴라 트랜지스터로 부터 격리된 그 베이스층의 일부로 부터 형성되어 상기 베이스 전극을 상기 베이스 전극 패드에 전기적으로 접속하는베이스 안정 저항; 및 상기 베이스 안정 저항에 병렬로 접속된 베이스 병렬 커패시터를 구비하고 상기 베이스 병렬 커패시터는 상기 베이스 입력 부분과, 상기 베이스 전극 패드의 부분위에 형성된 유전체 막과, 상기 베이스 전극 패드에 댜향하여 상기 유전체 층위에 형성되고 상기 바이폴라 트랜지서터의 상기에미터 전극에 전기적으로 접속된 제2전극을 포함한다.
베이스 안정 저항은 좋은 균일성과 수율로 대량 생산이 가능하게 하도록 에미터 안정 리액터에 관련하여 큰 저항값을 갖는다.

Description

바이폴라 트랜지스터 회로소자
제1도는 본 발명의 한 실시예에 따른 바이폴라 트랜지스터 회로소자의 개략도이다.
제2(a)도는 본 발명의 제1실시예에 따른 HBT 회로소자에 대한 평면도이고,
제2(b)도와 제2(c)도는 제2(a)도에 대해 선(2b-2b)와 선(2c-2c)에 따라 취한 단면도이다.
제3도는 본 발명의 제1실시예에 따른 HBT 회로소자에 있어서 에미터핑거의 온도 분포와 안정 저항이 없는 유사한 HBT에 있어서의 에미터 핑거의 온도 분포의 그래프이다.
제4도는 본 발명의 제1실시예에 따른 HBT 회로소자에 있어서 에미터 핑거의 전류 밀도 분포와 안정 저항이 없는 유사한 HBT에 있어서의 에미터 핑거의 전류 밀도 분포의 그래프이다.
제5도는 본 발명의 제1실시예에 따른 HBT 회로소자의 I-V특성이다.
제6도는 안정 저항이 없는 HBT의 I-V특성이다.
제7(a)도는 본 발명의 제1실시예에 따른 HBT 회로소자에 대한 평면도이고,
제7(b)도와 제7(c)도는 제7(a)도에 대하여 각각 선(7b-7b)와 선(7c-7c)에 따라 취해진 단면도이다.
제8도는 에미터 안정 저항을 갖는 종래의 바이폴라 트랜지스터의 개략도이다.
모든 핑거에 있어서 같은 소자는 같은 참조 번호로 주어진다.
본 발명은 헤테로접합 바이폴라 트랜지스터(HBT)가 될 수도 있는 바이폴라 트랜지스터를 포함하는 바이폴라 트랜지스터 회로소자에 관한 것이다.
바이폴라 트랜지스터에 있어서, 트랜지스터의 온도와 콜렉터 전류 사이에 정귀환(positive feedback) 관계가 존재한다.
복수개의 에미터 핑거를 포함하는 바이폴라 트랜지스터에 있어서, 상기 에미터 핑거는 상이한 온도에서 동작하는데, 특정한 에미터 핑거가 운반하는 전류에 관련된 자체-가열로 인한 불균일 온도 분포를 가진다. 상기 에미터 핑거 사이의 그러한 온도 분포 때문에, 몇몇 에미터 핑거는 다른에미터 핑거보다 더 뜨거워진다.
더 뜨거운 에미터 핑거는 더 차가운 에미터 핑거 보다 더 많은 전류를 운반하기 때문에, 상기 에미터 핑거의 온도가 변화함에 따라서 몇 개 또는 심지어 단일 에미터 핑거를 통하여 흐르는 전류의 집중도를 증가시킬수 있다.
이러한 자체 가열 효과 때문에, 한 개보다 많은 에미터 핑거를 가진 트랜지스터에서 복수개의 에미터 핑거에 콜랙터 전류를 균일하게 분배하는 것이 가능하지 않다.
트랜지스터의 에미터 핑거중 몇 개에 흐르는 전류의 집중도는 그 트랜지스터의 열 폭주와 파괴를 가져올 수 있다.
열 폭주를 방지하기 위해서, 종래의 바이폴라 트랜지스터 회로소자는 바이폴라 트랜지스터 에미터에 직렬로 접속된 에미터 안정 저항을 포함한다.
상기 에미터 안정 저항은 상기 회로소자의 그 열 저항을 줄어들게 하여 열 폭주에 대항하는 몇가지 자동 제어기능을 제공한다.
이 바이폴라 트랜지스터 회로소자에서, 콜렉터 전류를 결정하는, 그 에미터-베이스 접합 전압은, 그 에미터 안정 저항을 통한 상기 에미터 전류의 흐름 때문에 그 에미터 안정 저항에 나타나는 전압 강하에 응답하여 자동으로 제어된다.
제8도는 에미터 안정 저항을 포함하는 종래의 바이폴라 트랜지스터 회로소자를 나타낸다.
상기 에미터 안정 저항은 반도체 기판 위에 실장된 박막저항일 수도 있는데, 상기 바이폴라 트랜지스터와, 예를 들면 이온 주입에 의해 준비된 상기 기판의 저항과, 상기 기판을 통한 저항 접촉과 상기 에미터층 사이의 일정한 저항, 또는 상이한 반도체 재료의 에미터층 위에 설치된 한 개의 반도체 재료로된 에피택셜 층을 포함하는 것이다.
상기 회로소자의 열 저항은 상기 바이폴라 트랜지스터를 포함하는 그 반도체 기판의 표면으로 부터 뿐만 아니라 에미터 전극을 통한 열 소비에 의해서 줄어들 수도 있다.
종래의 바이폴라 트랜지스터 회로소자에서, 상기 안정 저항은 그 에미터-베이스 접합 전압을 제어하기 위하여 그 바이폴라 트랜지스터의 에미터에 접속된다.
그러나, 그러한 접속은 일반적으로 그 회로소자의 열 저항을 증가시키므로 그 열 저항을 더 줄이는 것이 바람직하다.
덧붙여서, 상기 에미터 안정 저항이 너무 큰 경우, 그 트랜지스터의 RF 전력 이득은 바람직스럽지 않게 줄어든다.
과도한 열 저항 및 RF 전력 이득의 감소를 피하기 위해서는, 그 에미터 안정 저항은 보통 상대적으로 낮은 저항, 예를 들어 10Ω보다 낮은, 저항을 가진다.
그러나, 큰 저항 변동이 없이 그런 저 저항을 갖는 저항체를 신뢰성있게 대량 생산하는 것은 매우 어렵다.
본 발명의 목적중의 하나는 전기적인 특성의 커다란 변화 없이 신뢰성있게 제작될 수 있는 바이폴라 트랜지스터 회로소자를 제공하는 것으로서, RF 이득에 과도하게 감소되지 않고, 그 바이폴라 트랜지스터의 에미터 전극으로 부터의 열 소비는 저해되지 않는다.
본 발명의 제1국면에 대한 제2의 목적은, 바이폴라 트랜지스터의 회로소자는 반도체 기판과; 상기 기판 위에 연속적으로 배치된, 베이스층, 에미터층, 및 콜렉터층과; 상기 콜랙터층, 에미터층, 에미터층의 부분들로 부터 형성되고 상기 베이스층에 전기적으로 접속된 베이스 전극과 상기 베이스층에 외부 접속을 시키기 위한 베이스 전극 패드를 포함하는 바이폴라 트랜지스터와; 상기 바이폴라 트랜지스터로 부터 격리된 상기 베이스층의 일부로 부터 형성되어 상기 베이스 전극을 상기 베이스 전극 패드에 전기적으로 접속하는 베이스 안정 저항; 및 상기 베이스 안정 저항에 병렬로 접속된 베이스 병렬 커패시터를 구비하고 상기 베이스 병렬 커패시터는 상기 베이스 입력 패드부터, 상기 베이스 전극 패드부 위에 설치된 유전막과, 상기 베이스 패드의 부분, 및 상기 베이스 전극 패드의 부분에 대항하는 상기 유전체층 위에 설치되어 상기 바이폴라 트랜지스터의 상기 베이스 전극에 전기적으로 접속된 제2전극을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 회로소자를 포함한다.
본 발명의 제2국면에 따르면, 바이폴라 트랜지스터 회로소자는 반도체 기판과; 그 기판위에 연속적으로 설치된 베이스층, 에미터층 및 콜렉터층과; 상기 콜랙터층, 베이스층, 에미터층의 부분으로 부터 형성되고 상기 베이스층에 전기적으로 접속된 베이스 전극 및 상기 베이스층에 외부적으로 접속시키기 위한 베이스 전극 패드를 포함하는 바이폴라 트랜지스터와; 상기 바이폴라 트랜지스터로 부터 격리된 그 베이스층의 일부로 부터 형성되어 상기 베이스 전극을 상기 베이스 전극 패드에 전기적으로 접속하는 베이스 안정 저항; 및 상기 베이스 안정 저항에 병렬로 접속된 베이스 병렬 커패시터를 구비하고 상기 베이스 병렬 커패시터는 상기 바이폴라 트랜지스터로 부터 격리된 상기 베이스와 에미터층의 부분과 상기 커패시터에 포함된 상기 에미터층의 상기 부분을 전기적으로 접촉하고 상기 베이스 입력 패드에 전기적으로 접속되는 전극을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
본 발명은 도면과 관련지어 바람직한 실시예에 관하여 이하에서 설명될 것이다.
본 발명의 정신 안에서 그 설명된 실시예에 대하여 여러 가지 수정 및 추가가 본 기술의 기교의 정신에 대하여 행하여질 수 있을 것이다.
본 발명은 상기 기술의 수정, 부가, 및 그와 상응한 것 모두를 달성할 수 있다.
본 발명의 범위는 상세한 설명에 잇따른 청구 범위에 의해서 정의된다.
제1도는 본 발명의 실시예에 따른 바이폴라 트랜지스터의 개략도이다
그 바이폴라 트랜지스터는 HBT일 수도 있고 종래의 바이폴라 트랜지스터일수 있다.
제1도의 회로소자는 상기 트랜지스터의 베이스(B)에 전기적으로 접속된 베이스 안정 저항(1)을 포함한다.
그 트랜지스터는 콜렉터(C)와 에미터(E)를 포함한다.
베이스 병렬 커패시터(2)는 상기 베이스 안정 저항(1)에 병렬로 접속된다.
종래의 기술의 트랜지스터 소자에서, 상기 에미터 안정 저항은 대체로 7Ω을 가진다.
만일, 제1도의 트랜지스터에서, 베이스 전류는 IB이고, 에미터 전류는 IE이면, 그 베이스 안정 저항(1)의 저항(RB)는 종래 7Ω 안정 저항에 의해 생성된 전압 강화와 동등한 전압 강하를 생성하도록 다음과 같은 방정식으로 부터 결정될 수 있다.
RBIB= 7IE
상기 트랜지스터의 이득이 40, 즉, IE/IB= 40이라고 가정하면, 그 베이스 안정 저항은 종래 기술의 구조의 상기 7Ω 에미터 안정 저항과 같은 효과를 제공하기 위하여 280Ω의 저항을 가져야만 한다.
상기 베이스 안정 저항은 종래의 에미터 안정 저항 보다 훨씬 크므로, 훨씬 더 쉽게 제작될 수 있고 회로소자에서 회로소자로 용이하게 복제 될 수 있다.
본 발명에 따른 바이폴라 회로소자에 있어서 RF 손실은 RB/(1+jωCBRB) 의 실수 부분에 의해서 결정되고, 여기서 CB는 베이스 병렬 커패시터(2)의 커패시턴스이고, ω는 각주파수이고, j2은 -1이다.
12GHz에서 RB는 280Ω이고 CB는 300pF일 때, 그 공식의 실수 부분은 약 7Ω이다.
달리 말하면, 12GHz에서 베이스 안정 저항이 280Ω이고 그 베이스 병렬 커패시턴스가 300pF일 때, 실제 얻어진 동작 조건은 7Ω의 에미터 안정 저항이 바이폴라 트랜지스터 회로소자에서 트랜지스터의 에미터에 접속될 때 얻어진 것과 같다.
만일 베이스 병렬 커패시터의 커패시턴스가 증가된다면, 그 RF 손실은 증가된다.
본 발명에 따른 바이폴라 트랜지스터 회로소자의 최적 설계에서는 그 트랜지스터에 의해 점유되는 반도체 기판의 면적을 고려할 필요가 있다.
제 2(a)도, 제 2(b)도, 및 제 2(c)도는 발명의 한 실시예에 따른 헤테로접합 npn 바이폴라 트랜지스터 회로소자의 평면도 및 단면도이다.
제 2(a)도, 제 2(b)도, 및 제 2(c)도는 훨씬 더 큰 트랜지스터의 부분이 될 바이폴라 트랜지스터 회로소자를 나타낸다.
제 2(c)도는 단일 에미터 핑거와 수반된 베이스 안정 저항 및 베이스 병렬 커패시터를 포함하는 트랜지스터 회로소자를 나타낸다.
전형적인 고주파수 트랜지스터 장치에서, 10개 또는 20개의 에미터 핑거가 사용된다.
그 구조는 제2(a)도에 나타난 그 기본 부와 동일한 10개 또는 그 이상의 부를 포함한다.
상기의 모든부는 출력 전력을 증가시키기 위하여 병렬로 접속되며, 대체적으로 직선을 따라 배치된다.
제2(a)도를 참조로 하면 에미터 전극 패드(10)는 대부분 연장되어 트랜지스터 장치의 에미터를 상호접속한다.
제3~6도는 전기적으로 병렬로 접속된 10개 및 20개의 에미터 핑거, 즉, 제2(a)도에 나타난 형태의 부를 갖는 장치에 관한 것이다.
제 2(a)도, 제 2(b)도, 및 제 2(c)도의 바이폴라 트랜지스터 회로소자는 베이스 안정 저항(1)을 포함한다.
병렬 베이스 커패시터(2)는 베이스 입력 패드(4)와 제1커패시터 전극(5) 사이에 설치된 SiN막(3)을 포함한다.
상기 구조는 또한 베이스 입력 전극(7)과, 콜렉터 전극(8), 및 에미터 전극(9), 에미터 전극(9)에 전기적으로 접속된 에미터 전극 패드(10), P형 GaAs 베이스층(11), 및 상기 베이스 입력 전극(7)을 통하여 그 트랜지스터의 베이스 패드(4)에 접속된 베이스 전극(12), 베이스 안정 저항(1)과 베이스 병렬 커패시터(2)를 포함한다.
n형 GaAs 콜렉터층(13)은 n+형 GaAs 콜렉터 접촉층(14) 위에 설치되고, 그후, 이것은 반-절연 GaAs 기판(15) 위에 설치된다.
n형 AIGaAs 에미터층(16)은 베이스층(11)의 부분 위에 에미터 핑거로서 설치되어 n+형 InGaAs 에미터 접촉층(17)과 접촉한다.
에미터 전극(9)은 상기 에미터 접촉층(17)을 에미터 전극 패드(10)에 접속시킨다.
이 실시예에서, 베이스 안정 저항(1)은 상기 바이폴라 트랜지스터로 부터 분리되어 있고 상기 접촉층(17)이나 에미터층(16)의 어느 하나에 의해서 피복도지 않은 베이스층(11)의 일부인 판 저항(sheet resistance)이다.
베이스 안정 저항(6)은 베이스 입력패드(4)이 부분 위에서 제1저항 접촉, 즉 제1저항 전극(6)과 상기 베이스 입력 전극(7)의 부분 위에서 제2저항 접촉, 즉, 제2저항 전극(6) 사이에 놓여 있는 베이스층(11)의 부분이다.
상기 2개의 전극(6)은 서로 대항하여 상기 베이스층(11)의 판 저항 부분의 경계를 규정한다.
상기 베이스 안정 저항(1)은 상기 SiN막(3)과, 상기 베이스 입력 패드(4)와, 상기 제1커패시터 전극(5)을 포함하는 금속(metal)/절연체(insulator)/금속(metal)의 MIM 커패시터와 병렬로 접속된다.
베이스 안정 저항(1)과 상기 베이스 병렬 커패시터의 전기적 병렬 접속은 각각 그 베이스 입력 패드(4)와 그 베이스 입력 전극(7)을 통하여 이루어진다.
이 실시예에서, 상기 베이스층(11)은 70㎚의 두께를 가지며, 다수의 전하 캐리어 농도는 4 × 1019㎝-3이고, 판 저항은 대략 280Ω/square 이다.
280Ω의 베이스 안정 저항은 제2(a)도에 나타난 제1저항 전극과 제2저항 전극(6) 사이의 간격을 그들 전극의 길이와 같게 되도록 조절함으로써 얻어진다.
예를 들면, 그들의 크기는 제2(a)도에 절선으로 표시된 것과 같이 20㎛가 될 수 있다.
300pF의 병렬 베이스 케패시턴스는 또한 그 커패시터 플레이트와 그들 사이의 유전체 막의 크기를 조절함으로써 쉽게 얻어질 수 있다.
상기 SiN 막(3)의 상대 유전 상수는 7이다.
SiN 막(3)은, 그 MIM 커패시터의 면적이 240㎛2, 즉 20 × 12㎛2이면, 50㎚의 두께가 되어야 하고, 그래서 12GHz에서의 그 MIM 커패시터의 커패시턴스는 소망하는 300pF가 된다.
그 MIM 커패시터 커패시턴스는 SiN 막(3)의 두께와 면적을 제어함으로써 쉽게 조절된다.
상기 커패시터에 걸리는 전압은 상기 베이스 입력 전극(7)과 상기 베이스 입력 패드(4) 사이의 전압 차에 의해서 결정된다.
제3도 및 제4도는 각각, ALGaAs/GaAS HBT에 이용되는, 크기가 각각 2 ×20㎚2인 10개의 에미터 핑거를 포함하는 바이폴라 트랜지스터의 전류 밀도와 온도 분포의 비교를 나타내는 그래프이다.
각 도면에서 검은 점을 이은 곡선은 본 발명의 한 실시예에 따른 트랜지스터 회로소자에 대한 분포를 나타내고 흰 점을 연결한 곡선은 안정저항을 포함하지 않는 트랜지스터 회로소자에 대한 결과를 나타낸다.
이들 트랜지스터 회로소자는, 10개의 에미터 핑거를 제공하기 위하여 제2(a)도, 제2(b)도, 및 제2(c)도에 나타난 것과 같은 구조가 10번 반복된 구조로 된다.
바이폴라 트랜지스터 회로소자를 비교하기 위한 어떤 안정 저항이나 베이스 병렬 커패시턴스도 나타나 있지 않다.
제3도로 부터, 안정 저항이 결핍된 회로소자 용, 중앙 에미터 핑거, 즉, 핑거 4-7의 온도는 그 회로에 있어서 다른 에미터 핑거의 온도 보다 상당히 높다.
약 55℃의 온도 변화가 관찰된다.
반대로, 본 발명의 실시예에서, 모든 에미터 핑거의 온도는 약 15℃ 이하의 변화를 갖는 본질적으로 같은 온도이다.
상기 가장 뜨거운 에미터 핑거는 종래의 회로소자의 가장 뜨거운 에미터 핑거보다 약 25℃ 더 차갑다.
제4도는, 안정 저항이 없는 트랜지스터 호로소자의 에미터 핑거를 지나는 전류 분포가 광범위하게 변화하는 전류 밀도를 가지며, 상기 중앙의 에미터 핑거와 상기 외곽의 에미터 핑거 사이에 2.5배의 비율(factor)로 변화하는 것을 나타낸다.
반대로, 검은 점의 상기 곡선으로 표시된 본 발명의 실시예어서, 상기 에미터 핑거를 통하여 흐르는 전류 밀도의 변화가 거의 없다.
다른 말로 하면, 상기 콜렉터 전류는 본 발명에 따른 바이폴라 트랜지스터 회로소자의 10개의 에미터 핑거에 거의 동등하게 분할된다.
본 발명에 따른 트랜지스터 회로소자에서 매우 균일한 온도 및 콜렉터 전류 분포가 얻어지므로, 그 회로소자는 트랜지스터의 과열이나 열 폭주의 위험이 없이 비교되는 종래 기술의 트랜지스터 보다 더 큰 전력에서 동작될 수 있다.
20개의 에미터 핑거를 포함하는 구조에서 같은 결과가 얻어진다.
20개의 에미터 핑거를 포함하며 본 발명의 실시예에 따른 베이스 안정 저항을 갖는 HBT의 전압 전류 특성이 제5도에 나타난다.
제5도의 트랜지스터 회로소자와 똑같은 구조를 갖는 HBT에서 베이스 안정 저항을 생략하는 것에 대한 I-V 특성이 제6도에 나타나 있다.
이들 두 그래프가 입증하는 것은 종래의 트랜지스터에서 보다 본 발명에 따른 트랜지스터 회로소자에서 뚜렷한 피크가 없이 훨씬 더 균일한 I-V 특성이 달성된다는 점이다.
더욱이, 본 발명에 따른 HBT에서 상기 콜렉터 전류는 어떤 베이스 안정 저항도 없는 유사한 HBT에 비교될 때 대략 1.25배 더 높다.
이 실시예에서, 베이스 안정 저항은 종래 기술 구조의 에미터 안정 저항 보다 상기 트랜지스터의 전류 이득과 같은 비율만큼 더 큰 저항을 갖는 판 저항이다.
그러므로, 본 발명에 따른 대량의 트랜지스터 회로소자가 제작될 때 이 베이스 안정 저항은 유별난 변화가 없는 균일한 저항과 우수한 수율(yield)을 가지고 반복적으로 만들어질 수 있다.
이 실시예어서, 병렬 커패시턴스는 베이스 안정 저항이 본 발명의 바이폴라 트랜지스터에 채택될 때 발생할 수 있는 RF이득의 감소 및 전력 손실을 방지하는 MIM 커패시턴스다.
상기 베이스 안정 저항과 상기 병렬 커패시터와의 조합은 저항이 7Ω인 에미터 안정 저항을 갖는 HTB를 포함하는 종래 기술의 구조와 같은 성능을 제공한다.
비록 기술된 특정한 실시예가 P형 GaAs 베이스층 및 AlGaAs 에미터층을 갖는 AlGaAs/GaAs HBT을 포함한 것일지라도, 본 발명은 실리콘 바이폴라 트랜지스터와, 상기 베이스층이 SiGe 합금, 실리콘을 포함하는 다른 반도체 재료, 또는 인듐을 포함하는 Ⅲ-Ⅴ족 화합물 반도체인 실리콘 HBT에도 적용가능하다.
제7(a), 7(b) 및 7(c) 도는 본 발명의 제2 실시예에 따른 GaAs/AlGaAs npn HBT의 평면도 및 2개의 단면도이다.
제1실시예에서와 같이, 그 예시된 구조는 단일 에미터 핑거만을 포함하고 있지만 제7(a)에 예시된 유닛의 복수개를 포함하는 더 큰 구조의 일부분이다.
이 실시예에서, 베이스 병렬 커패시턴스(2)는 MIM커패시턴스가 아니고 상기 바이폴라 트랜지스터의 베이스와 에미터로 부터 격리된 상기 에미터층 및 상기 베이스층의 부분에 형성된 커패시터이다.
제1실시예어서와 같이, 제7(a)도에서 베이스 안정 저항(1)이 베이스층(11)의 부분에 형성되어 있으며, 여기에서 InGaAs 접촉층(17)과 AlGaAs 에미터층(16)은 제거되어 있다.
제1실시예에서와 같이, 그 베이스층에 있는 이 저항은 280Ω이다.
제1실시예에서와 같이, 제7도의 절선은 베이스 안정 저항(1)으로 작용하는 상기 베이스층(11)의 면적을 나타낸다.
제7(a)도의 구조에서, 저항 전극(6)은 베이스 안정 저항(1)에 대한 제1접점을 제공하고 베이스 전극(18)은 상기 베이스 안정 저항(10에 대한 제2접점을 제공한다.
상기 베이스 입력 전극(18)은 상기 베이스 안정저항(1)을 상기 베이스 병렬 커패시터의 제1접점, 즉, 상기 베이스층(11)에 접속한다.
상기 커패시터는 상기 베이스층(11)을 접촉하는 n형 AlGaAs 에미터층(19)의 부분과 n형 GaAs의 부분을 포함한다.
상기 베이스 병렬 커패시터에 대한 제2접점은 상기 n+형 InGaAs 접촉층(17) 및 그 바이폴라 트랜지스터로 부터 격리되고 상기 베이스 입력 패드(4)에 금속화법(21)으로 접속된 상기 접촉층(17) 위에 있는 커패시터 전극(20)을 통하여 만들어진다.
상기 에미터 전극층의 그 부분은 상기 트랜지스터의 그 에미터 핑거로 부터 격리된다.
제7(a)도로 부터 알 수 있듯이, 이러한 전극의 배열은, 상기 베이스안정 저항과 상기 베이스 병렬 커패시턴스의 전기적 병렬 접속을 제공한다.
제1실시예에서와 같이, 상기 베이스 안정 저항의 저항은 그 저항 전극(6)의 두께 뿐만 아니라 그 저항 전극(6)과 그 베이스 전극(18) 사이의 간격을 조절함으로써 결정된다.
예를 들면, 그들 각각의 크기는 20㎛가 될 수도 있다.
상기 베이스 병렬 커패시터의 커패시턴스는 그 커패시턴스 전극(20)의 면적을 조절함으로써 결정된다.
n형 에미터층(16)이 Al0.3Ga0.7As이고 다수 전하 캐리어 농도는 5 × 1017㎝-3이고, p형 GaAs베이스층(11)의 다수 전하 캐리어 농도는 4 × 1019㎝-3라고 가정하면 그 베이스층(11)의 공핍 영역(depletion region)의 깊이는 에미터층(19)에 있는 공핍 영역의 깊이에 비교할 때 무시할수 있다.
상기 에미터층에 있는 공핍 영역의 깊이는 상기 베이스와 상기 에미터 사이의 전압이 0일 때 약 60㎚이다.
이 조건에서, 상기 에미터층과 상기 베이스층 사이의 그 접합 커패시턴스는 1.9pF/㎛2이다. 커패시턴스 전극(20)의 면적을 약 150㎛2가 되게 선택함으로써, 상기 커패시턴스는 300pF이다.
물론, 그 커패시터에 순방향 바이어스 전압이 인가됨에 따라, 상기 공핍층의 깊이는 줄어 들어서, 상기 커패시턴스를 증가시킨다.
같은 식으로, 상기 커패시터에 역 바이어스 전압이 인가될 때 상기 커패시턴스는 감소된다.
그러므로, 그 커패시터에 DC 순방향 전압이 인가될지라도, 상기 베이스층에 인가되고 상기 트랜지스터 회로소자에 의해 증폭된 RF신호는 진폭이 변동되기 때문에, 그 커패시턴스는 약간의 변동이 존재할 수도 있다.
제1실시에어와 같이, 그 트랜지스터 회로소자의 제2실시예는, 전적으로 실리콘으로 만들어진 바이폴라 트랜스터 또는 실로콘과 게르마늄 합금, 실로콘을 포함하는 다른 반도체 재료, 또는 인듐을 포함하는 Ⅲ-Ⅴ족 화합물 반도체의 베이스층 및 실리콘을 포함하는 헤테로접합 바이폴라 트랜지스터에도 적용될 수 있다.
본 발명은 또한 다른 반도체 재료를 사용하는 바이폴라 트랜지스터를 포함한다.
제1실시예서와 같이, 제2실시예에서, 상기 베이스 안정 저항은 비교적 큰 저항을 가지므로, 높은 수율의 대량 생산이 가능하다.
본 발명에서 상기 안정 저항은 그 회로소자의 트랜지스터의 베이스 전극에 접속되므로, 상기 회로소자의 열 저항은 그 에미터 전극으로 부터의 열 소비를 방해하지 않고 감소된다.
상기 베이스 안정 저항에 대한 상기 베이스 병렬 커패시터의 존재와 접속 때문에, RF전력 이득의 감소가 억제되고 고주파수 영역에서 상기 바이폴라 트랜지스터 회로소자의 안정된 동작이 성취된다.

Claims (19)

  1. 바이폴라 트랜지스터 회로소자에 있어서; 반도체 기판과; 그 기판위에 연속적으로 설치된 베이스층, 에미터층 및 콜렉터층과; 상기 콜렉터층, 베이스층, 에미터층의 부분으로 형성되고 상기 베이스층에 전기적으로 접속된 베이스 전극 및 상기 베이스층에 외부적으로 접속시키기 위한 베이스 전극 패드를 포함하는 바이폴라 트랜지스터와; 상기 바이폴라 트랜지스터로 부터 격리된 상기 베이스층의 일부로부터 형성되어 상기 베이스 전극을 상기 베이스 전극 패드에 전기적으로 접속하는 베이스 안정 저항; 및 상기 베이스 안정 저항에 병렬로 접속된 베이스 병렬 커패시터를 구비하고 상기 베이스 병렬 커패시터는 상기 베이스 전극 패드의 부분 위에 설치된 유전체 막과, 상기 베이스 패드의 부분, 및 상기 베이스 전극 패드의 부분에 대향하는 상기 유전체 층 위에 설치도어 상기 바이폴라 트랜지스터의 상기 베이스 전극에 전기적으로 접속된 제2전극을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  2. 제1항에 있어서, 상기 에미터층 및 상기 베이스층은 상이한 반도체 재료인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  3. 제2항에 있어서, 상기 에미터층은 AlGaAs이고 상기 베이스층은 GaAs인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  4. 제2항에 있어서, 상기 에미터층은 Si이고 상기 베이스층은 SiGe인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  5. 제2항에 있어서, 상기 베이스층은 인듐을 포함하는 Ⅲ-Ⅴ족 화합물 반도체인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  6. 제1항에 있어서, 상기 에미터층과 상기 베이스층은 같은 반도체 재료인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  7. 제1항에 있어서, 상기 에미터층위에 설치된 에미터 접촉층을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  8. 제1항에 있어서, 상기 콜렉터층과 상기 반도체 기판 사이에 설치된 콜렉터 접촉층을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  9. 제8항에 있어서, 상기 유전체 층은 SiN인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  10. 바이폴라 트랜지스터 회로소자에 있어서; 반도체 기판과; 그 기판 위에 연속적으로 설치된 베이스층, 에미터층 및 콜렉터층과; 상기 콜렉터층, 베이스층, 에미터층의 부분으로 형성되고 상기 베이스층에 전기적으로 접속된 베이스 전극 및 상기 베이스층에 외부적으로 접속시키기 위한 베이스 전극 패드를 포함하는 바이폴라 트랜지스터와; 상기 바이폴라 트랜지스터로 부터 격리된 그 베이스층의 일부로 부터 형성되어 상기 베이스 전극을 상기 베이스 전극 패드에 전기적으로 접속하는 베이스 안정 저항; 및 상기 베이스 안정 저항에 병렬로 접속된 베이스 병렬 커패시터를 구비하고 상기 베이스 병렬 커패시터는 상기 바이폴라 트랜지스터로 부터 격리된 상기 베이스와 에미터층의 부분 및 상기 커패시터에 포함되어서 상기 베이스 입력 패드에 전기적으로 접속된 상기 에미터층의 상기 부분을 전기적으로 접촉하는 전극을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  11. 제10항에 있어서, 상기 에미터층과 상기 베이스층은 상이한 반도체 재료인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  12. 제11항에 있어서, 상기 에미터층은 AlGaAs이고 상기 베이스층은 GaAs인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  13. 제11항에 있어서, 상기 에미터층은 Si이고 상기 베이스층은 SiGe인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  14. 제11항에 있어서, 상기 베이스층은 인듐을 포함하는 Ⅲ-Ⅴ족 화합물 반도체인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  15. 제10항에 있어서, 상기 에미터층과 상기 베이스층은 같은 반도체 재료인 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  16. 제10항에 있어서, 상기 에미터층위에 설치된 에미터 접촉층을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  17. 제10항에 있어서, 상기 콜렉터층과 상기 반도체 기판 사이에 설치된 콜렉터 접촉층을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 회로소자.
  18. 에미터, 콜렉터, 및 베이스를 가지며, 상기 베이스에 접속된 베이스 안정 저항과 상기 베이스 안정 저항에 병렬로 접속된 병렬 베이스 커패시터를 포함하는 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 회로.
  19. 제18항에 있어서, 상기 바이폴라 트랜지스터는 헤테로접합 바이폴라 트랜지스터인 것을 특징으로 하는 바이폴라 트랜지스터 회로.
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