KR100451752B1 - 베이스 밸러스팅 캐패시터를 갖는 이종접합 바이폴라트랜지스터 - Google Patents
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Abstract
본 발명은 베이스 밸러스팅 캐패시터를 갖는 바이폴라 트랜지스터를 제공하기 위한 것으로서, 각각 전기적으로 절연되고, 베이스, 에미터, 컬렉터를 구비한 다수개의 쌍극성 단위 트랜지스터에 있어서, 상기 베이스와 연결되어 형성되고, 반도체와 금속이 접합되어 형성된 쇼트키 접합다이오드와, 상기 쇼트키 접합다이오드와 병렬로 형성된 베이스 밸러스팅 저항을 포함하여 구성되어, 베이스 밸러스팅 캐패시터를 갖는 바이폴라 트랜지스터는 바이폴라 트랜지스터의 컬렉터 전류의 증가에 따른 소자의 열화 및 파괴를 막기 위해 베이스 단에 형성되는 베이스 밸러스팅 저항과 병렬로 연결되어 소신호 인가시 소신호를 바이패스시킬 수 있는 캐패시터를 작은 면적으로도 큰 용량값을 얻을 수 있는 금속-반도체 접합(쇼트키 접합)을 이용하여, 실제적으로 베이스 밸러스팅 방법을 이용할 수 있고, 따라서 소자의 파괴도 막을 수 있다.
Description
본 발명은 베이스 밸러스팅 캐패시터를 갖는 이종접합 바이폴라 트랜지스터에 관한 것이다.
도1은 여러 단위 트랜지스터가 병렬로 연결된 전력 트랜지스터의 구조의 평면도를 도시한 것으로, 큰 전력을 얻기 위해서는 도1과 같이 단위 바이폴라 접합 트랜지스터(bipolar Junction Transistor : BJT)를 병렬로 연결해 많은 전류가 흐를 수 있도록 하는 구조를 채택한다.
이것을 회로적으로 표시하면 도2와 같이 나타낼 수 있다.
이때 각각의 단위 트랜지스터에 흐르는 전류는 다음과 같이 표시된다.
--- 수학식1
여기서 VBEji는 i 번째 베이스-에미터에 걸리는 전압이고, Tji는 접합의 실제 온도이다. 중요한 것은 전류가 흐르면서 Tji가 TA보다 커지고 따라서 i 번째 트랜지스터는 더 낮은 베이스-에미터 간 전압에서 턴온 된다는 것이다. 이런 과정이 계속되면 주위보다 조금이라도 온도가 높은 단위 트랜지스터에 전류가 과도하게 흘러 트랜지스터가 죽게 된다.
도3은 에미터 밸러스팅 저항을 사용한 전력트랜지스터의 구조평면도이고, 도4는 상기 도3의 등가회로도를 도시한 것으로, 상기와 같은 열적 문제를 막기 위한 방법으로 제안되었다.
즉, 트랜지스터의 컬렉터에 전류가 많이 흐르면 에미터 밸러스팅 저항에서 전압 강하가 많이 일어나도록 함으로써, 실제 접합에 걸리는 VBEji를 작게 해 주어 컬렉터에 흐르는 전류를 줄이는 일종의 부궤환(negative feedback)을 이용한다.
그러나 도3과 같이 에미터 쪽에 밸러스팅 저항을 달면 트랜지스터의 효율이 저하된다.
도5는 베이스 밸러스팅 저항을 사용한 전력트랜지스터의 등가회로도를 도시한 것으로, 에미터 밸러스팅 저항으로 인한 트랜지스터의 효율이 저하를 해결하기 위해 제안되었다.
이때에는 도5와 같이 RF신호가 저항을 거치지 않고 통과할 수 있는 일종의 바이패스(Bypass) 캐패시터인 베이스 밸러스팅 캐패시터를 병렬로 연결해 주어야 한다.
그런데 이러한 밸러스팅 캐패시터는 1~2GHz의 주파수 대역에서는 적어도 수 pF이상의 값을 가져야 한다. 그러나 이러한 용량을 갖는 MIM(Metal-Insulator-Metal) 캐패시터는 그 면적이 단위 트랜지스터 면적보다 훨씬 커서(~수만 ㎛2) 각단위 트랜지스터마다 연결해 준다는 것은 거의 실제적으로 불가능한 일이다. 따라서 베이스 밸러스팅 저항을 이용하기 위해서는 면적이 작은 캐패시터를 만드는 것이 중요하다.
따라서 본 발명은 트랜지스터에 전류가 과도하게 한 부분에만 집중하는 것을 방지함으로써 트랜지스터의 신뢰성을 개선하는데 있다.
본 발명의 목적은 앞서 설명한 종래의 베이스 밸러스팅 캐패시터의 면적을 획기적으로 줄여, 실제적으로 베이스 밸러스팅 캐패시터를 채용가능한 크기로 만드는데 있다.
도1은 종래 기술에 따라 여러 단위 트랜지스터가 병렬로 연결된 전력 트랜지스터의 구조평면도이다.
도2는 상기 도1의 등가회로도이다.
도3은 종래 기술에 따라 에미터 밸러스팅 저항을 사용한 전력트랜지스터의 구조평면도이다.
도4는 상기 도3의 등가회로도이다.
도5는 베이스 밸러스팅 저항을 사용한 전력트랜지스터의 등가회로도이다.
도6a 및 도6b는 각각 본 발명에 따른 실시예로, 베이스 밸러스팅 캐패시터를 갖는 바이폴라 트랜지스터의 구조평면도이다.
도7은 도6a 및 도6b의 쇼트키 접합(schottky junction) 다이오드 및 그 전압-전류 특성을 도시한 것이다.
*도면의 주요부분에 대한 부호의 설명
10 : 단위 트랜지스터 16 : 컬렉터 전극
17 : 베이스 전극 18 : 에미터 전극
20 : 쇼트키 접합다이오드 21 : 쇼트키 금속
22 : 반도체 23 : 오믹 금속
24 : 공핍층 30 : 베이스 밸러스팅 저항
50 : 에미터 패드 70 : 베이스 패드
상기와 같은 목적을 달성하기 위한 본 발명에 따른 베이스 밸러스팅 캐패시터를 갖는 이종접합 바이폴라 트랜지스터의 특징은 각각 전기적으로 절연되고, 베이스, 에미터, 컬렉터를 구비한 다수개의 쌍극성 단위 트랜지스터에 있어서, 상기 베이스와 연결되어 형성되고, 반도체와 금속이 접합되어 형성된 쇼트키 접합다이오드; 상기 쇼트키 접합다이오드와 병렬로 형성된 베이스 밸러스팅 저항을 포함하여 이루어지는데 있다.
상기 베이스 밸러스팅 저항은 상기 쇼트키 접합다이오드 상에 상기 쇼트키 접합다이오드와 절연되어 형성되거나, 상기 쇼트키 접합다이오드와 동일 평면상에 절연되어 형성된다.
본 발명의 특징에 따른 작용은 종래에 면적을 굉장히 크게 차지하던 MIM타입의 베이스 밸러스팅 캐패시터를 적은 면적에서 큰 용량값을 갖는 쇼트키 캐패시터(Schottky capacitor)로 대체함으로써 실제적으로 사용가능한 면적으로 베이스 밸러스팅 캐패시터를 구현할 수 있고, 따라서 전체적으로 트랜지스터의 면적감소 효과를 가져오면서 베이스 밸러스팅 저항을 도입할 수 있어서 트랜지스터의 열적폭주(Thermal runaway)를 막을 수 있다.
본 발명의 다른 목적, 특성 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 베이스 밸러스팅 캐패시터를 갖는 바이폴라 트랜지스터 의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도6a 및 도6b는 각각 본 발명에 따른 실시예로, 베이스 밸러스팅 캐패시터를 갖는 바이폴라 트랜지스터의 구조평면도이다.
먼저, 도6a에 도시한 바와 같이, 각각 전기적으로 절연되고, 베이스, 에미터, 컬렉터 및 상기 베이스와 연결되는 베이스 전극(17), 상기 에미터와 연결되는 에미터 전극(18), 상기 컬렉터와 연결되는 컬렉터 전극(16)을 구비한 다수개의 쌍극성 단위 트랜지스터(10)와, 상기 베이스와 연결되어 형성되고, 반도체와 금속이 접합되어 형성되어 베이스 밸러스팅 캐패시터 역할을 하는 쇼트키 접합다이오드(20)와, 상기 쇼트키 접합다이오드(20)와 병렬로 형성된 베이스 밸러스팅 저항(30)을 포함하여 구성되고, 등가회로도는 도5와 동일하다.
그리고, 상기 에미터 전극(18)과 전기적으로 콘택되는 에미터 패드(50)와, 상기 컬렉터 전극(16)과 연결되는 컬렉터 패드(미도시) 및 상기 베이스 전극(17)과연결되는 베이스 패드(70)를 더 포함하여 구성된다.
상기 쇼트키 접합다이오드(20)는 베이스와 가까운 쪽은 쇼트키 금속(21)-반도체(22) 접합인 쇼트키 접합이 형성되고, 베이스 패드(70) 쪽에 가까운 쪽은 반도체(22)-오믹 금속(23) 접합인 오믹 접합이 형성되어 있어서 도7과 같은 다이오드를 이루고 있다.
도7은 도6a 및 도6b의 쇼트키 금속(21)-반도체(22) 간의 쇼트키 접합(schottky junction)과 그 접합의 전압-전류 특성을 나타낸 것으로, 쇼트키 접합은 다이오드를 형성한다.
쇼트키 접합다이오드(20)는 순방향 턴온(forward turn-on)과 역방향 항복(reverse breakdown) 사이의 영역에서는 쇼트키 금속(21)-반도체(22) 접합 밑에 형성된 공핍층(24)(depletion region)을 등가적으로 캐패시터로 생각할 수 있다.
쇼트키 금속(21)을 반도체(22)와 접촉시키면, 평형상태에서 페르미 준위들이 일치될때까지 전하의 이동이 생긴다. 쇼트키 금속(21)의 일함수가 반도체(22)의 일함수보다 크면 반도체(22)의 페르미 준위가 처음에는 접속이 이루어지기 전에 쇼트키 금속(21)의 페르미 준위보다 높다. 이 두 개의 페르미 준위가 일치하려면 반도체(22)의 정전적 전위가 쇼트키 금속(21)에 대하여 상대적으로 상승되어야 한다.
n형 반도체의 경우 공핍층(24)이 쇼트키 금속(21)과 반도체(22)의 접합부근에 형성되며, 이러한 보상되지 않은 공핍층(24) 내의 도너 이온(Nd+)으로 인한 음전하는 쇼트키 금속(21)의 양전하와 정합하게 된다. 공핍층(24) 내의 전계와 에너지대역의 휜 상태는 p+-n 접합과 유사하며, 반도체(22)의 공핍층(24)의 폭 d는 p+-n형 접합과 근사시킴으로써 계산할 수 있으며, 이 캐패시터의 용량값은 수학식2와 같다.
,로부터,
--- 수학식2
A : 접합면적 epsilon : 반도체 유전율
V : 접합사이에 걸리는 전위차 Vbi : 순방향 턴온전압
q : 전자의 전하량 N : 반도체의 도핑농도
그리고 반도체(22)의 전도대역으로부터 쇼트키 금속(21)으로 더 이상 실질적인 전자의 확산을 막는 평형상태에서의 접촉전위차(V)는 반도체(22)와 쇼트키 금속(21)의 일함수 차이며, 쇼트키 금속(21)으로부터 반도체(22)의 전도대역으로의 전자주입에 대한 전위장벽의 높이는 일함수와 쇼트키 금속(21)의 전자친화력의 차로, 접촉전위차(V)는 p-n 접합에서와 같이 순방향 또는 역방향 바이어스 전압을 인가함으로써 감소 또는 증가시킬 수 있다.
이러한 전위차에 의한 쇼트키 장벽에 순방향 바이어스를 인가하면 전위차는 감소하고, 그 결과 반도체(22)의 전도대역의 전자는 공핍영역을 가로질러 쇼트키 금속(21)쪽으로 확산하면 순방향전류가 생긴다. 반대로 역방향 바이어스를 인가하면 전위차가 증가하여 반도체(22)에서 쇼트키 금속(21)으로의 전자의 흐름을 무시할 수 있게 된다.
따라서 상기 쇼트키 접합다이오드(20)는 순방향 턴온(forward turn-on)과 역방향 항복(reverse breakdown) 사이의 영역에서 쇼트키 금속(21)-반도체(22) 접합사이에 형성되는 공핍층(24)(depletion region)을 등가적으로 캐패시터가 된다.
그리고, 수학식2 에서처럼 공핍층(24)으로 인한 캐패시터의 용량값은 반도체의 도핑(doping)농도 등에 의해 결정되는데, 일반적으로 수 pF 정도로 똑같은 면적의 MIM(Metal-Insulator-Metal) 캐패시터 용량값보다 훨씬 크다.
상기 쇼트키 접합다이오드의 순방향 턴온전압과 역방향 항복영역에서 캐패시터의 용량은 1~2GHz의 주파수 대역에서는 수~수십 pF값을 갖는다.
보통 실리콘질화막을 이용한 MIM 캐패시터는 10000㎛2의 면적인 경우 용량값이 3pF 정도인 반면, 쇼트키 공핍층(24)을 이용한 캐패시터는 10%의 면적인 1000㎛2을 갖고서도 6~8pF 정도는 충분히 만들 수가 있다.
그리고, 도6a에서 바이폴라 트랜지스터의 바이어스를 잡기 위해 대신호(직류)가 인가시에는 상기 쇼트키 접합다이오드(20)는 오픈되어 실질적으로 베이스 밸러스팅 저항(30)만이 연결되고, 베이스 밸러스팅 저항(30)에 의한 전압 강하로 베이스와 에미터 사이의 전압이 낮아져 컬렉터의 전류가 낮아지게 되므로 과도한 전류로 인한 트랜지스터(10)의 파괴를 막을 수 있다.
또한 RF 등의 고주파 소신호가 베이스 단에 인가되면 쇼트키접합다이오드(20)는 바이패스 캐패시터로 작용하여 소신호를 베이스 밸러스팅 저항(30)을 거치지 않고 바이패스시킨다.
소신호 인가시 신호를 바이패스시키기 위해 상기 쇼트키 접합다이오드(20)의 정류성 영역에서의 용량은 1~2GHz의 주파수 대역에서는 적어도 수 pF이상의 값을 가지도록 설계한다.
그러나 이러한 용량을 갖는 MIM(Metal-Insulator-Metal) 캐패시터는 그 면적이 단위 트랜지스터 면적보다 훨씬 커서(~수만 ㎛2) 각 단위 트랜지스터마다 연결해 준다는 것은 거의 실제적으로 무모한 일이다.
따라서 베이스 밸러스팅 저항을 이용하기 위해서는 면적이 작은 캐패시터를 만드는 것이 무엇보다 중요하다. 이에 비해, 쇼트키 접합다이오드(20)를 이용한 베이스 밸러스팅 캐패시터의 용량은 같은 면적의 MIM 캐패시터에 비해 큰 값을 가진다.
도6b는 본 발명의 다른 실시예로 면적을 줄이기 위해 베이스 밸러스팅 저항(30)을 쇼트키 접합다이오드(20) 상에 형성한 것이다.
물론 이때 금속간에 접촉면 외에는 접촉이 안되게 쇼트키 접합과 오믹 접합을 이루는 금속(21, 23) 위에 절연막(미도시)을 형성한다. 마찬가지로 도6b는 도5와 회로적으로 같다.
이상에서 설명한 바와 같은 본 발명에 따른 베이스 밸러스팅 캐패시터를 갖는 이종접합 바이폴라 트랜지스터는 바이폴라 트랜지스터의 컬렉터 전류의 증가에 따른 소자의 열화 및 파괴를 막기 위해 베이스 단에 형성되는 베이스 밸러스팅 저항과 병렬로 연결되어 소신호 인가시 소신호를 바이패스시킬 수 있는 캐패시터를 작은 면적으로도 큰 용량값을 얻을 수 있는 금속-반도체 접합(쇼트키 접합)을 이용하여, 실제적으로 베이스 밸러스팅 방법을 이용할 수 있고, 따라서 소자의 파괴도 막을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
Claims (2)
- 각각 전기적으로 절연되고, 베이스, 에미터, 컬렉터를 구비한 다수개의 쌍극성 단위 트랜지스터에 있어서,상기 베이스와 연결되어 형성되고, 반도체와 금속이 접합되어 접합 밑에 형성된 공핍층을 통해 캐패시터가 형성된 쇼트키 접합다이오드;상기 쇼트키 접합다이오드와 병렬로 형성된 베이스 밸러스팅 저항을 포함하여 구성됨을 특징으로 하는 베이스 밸러스팅 캐패시터를 갖는 이종접합 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 베이스 밸러스팅 저항은 상기 쇼트키 접합다이오드 상에 상기 쇼트키 접합다이오드와 절연되어 형성되거나, 상기 쇼트키 접합다이오드와 동일 평면상에 절연되어 형성되는 것을 특징으로 하는 베이스 밸러스팅 캐패시터를 갖는 이종접합 바이폴라 트랜지스터.
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2002
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Legal Events
| Date | Code | Title | Description |
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| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20070629 Year of fee payment: 4 |
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| LAPS | Lapse due to unpaid annual fee |