JPS6124246A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
不発明は微細化に好適な素子間分離構造を有する半導体
装置およびその製造方法に関するものである。
装置およびその製造方法に関するものである。
（従来技術）
従来、半導体集積囲路における素子分離法としてＭＯＳ
ＬＳＩ の場合ＬＯＣＯ８法、バイポーラＬＳＩの場
合ｐｎ接合分離あるいはアイソブレーナ法等が用いられ
てきた。しかし、ＬＳＩの寄生容量の低減、寄生トラン
ジスタの防止等のためには素子間′ｔ−誘電体で完全に
分離することが理想的である。誘電体を用いた完全分離
法としてはこれまでにＣＥＰＩＣ技術、ＳＯ８技術、Ｓ
ＩＭＯＸ技術、ＦＩＰＯ８技術等がある。
ＬＳＩ の場合ＬＯＣＯ８法、バイポーラＬＳＩの場
合ｐｎ接合分離あるいはアイソブレーナ法等が用いられ
てきた。しかし、ＬＳＩの寄生容量の低減、寄生トラン
ジスタの防止等のためには素子間′ｔ−誘電体で完全に
分離することが理想的である。誘電体を用いた完全分離
法としてはこれまでにＣＥＰＩＣ技術、ＳＯ８技術、Ｓ
ＩＭＯＸ技術、ＦＩＰＯ８技術等がある。
（発８Ａが解決しようとする問題点ン
ＣＥＰＩＣ技術は厚い多結晶シリコン層全形成し、研磨
やエツチングでＳｉ面會加工するが、加工精度の点から
高密度大規模なＬＳＩの素子間分離には適さない。ＳＯ
８技術はエピタキシャル成長され７ＩｃＳｔ＊膜の結晶
性が不完全でかつ基板価格の点で難′点がある。ＳＩＭ
ＯＸ技術は基板ａｈのスループットをあげるための高電
流イオン注入装置の開発が待たれている。又、基板内部
に埋め込まれ′ｆｃ酸化膜の膜厚増加が望まれる。
やエツチングでＳｉ面會加工するが、加工精度の点から
高密度大規模なＬＳＩの素子間分離には適さない。ＳＯ
８技術はエピタキシャル成長され７ＩｃＳｔ＊膜の結晶
性が不完全でかつ基板価格の点で難′点がある。ＳＩＭ
ＯＸ技術は基板ａｈのスループットをあげるための高電
流イオン注入装置の開発が待たれている。又、基板内部
に埋め込まれ′ｆｃ酸化膜の膜厚増加が望まれる。
ＦＩＰＯ８技術は上記の各方法が有する問題点、例えば
高密度大規模化、結晶性、基板価格、製作スルーグツト
、埋め込まれた酸化膜厚等の点で優れた特徴をもつ技術
であるが、従来の製造方法では多孔質シリコンの熱酸化
の際、プロトン注入されたｎ形Ｓｉ薄膜は横方向にも酸
化されるためパタン変換差−が生じ、それが素子間の分
離幅低減の障害となっていた。
高密度大規模化、結晶性、基板価格、製作スルーグツト
、埋め込まれた酸化膜厚等の点で優れた特徴をもつ技術
であるが、従来の製造方法では多孔質シリコンの熱酸化
の際、プロトン注入されたｎ形Ｓｉ薄膜は横方向にも酸
化されるためパタン変換差−が生じ、それが素子間の分
離幅低減の障害となっていた。
（問題点を解決するための手段）
不発り」はＦＩＰＯ８技術の上記問題点を除去するため
、多孔質シリコンの熱酸化の際、分離されるべき 単結
晶領域の側面と上面を耐酸化性材料で僚う工うにしたも
ので、その目的はＬＳＩの素子間分離構造の微細化にあ
る。
、多孔質シリコンの熱酸化の際、分離されるべき 単結
晶領域の側面と上面を耐酸化性材料で僚う工うにしたも
ので、その目的はＬＳＩの素子間分離構造の微細化にあ
る。
上ｄＣの目的全達成するため、不発明は多孔質シリコン
酸化膜によってシリコン単結晶領域がシリコン基板と完
全に分離された半導体装置において、該シリコン単結晶
領域の周囲の側壁が絶縁膜から成り、かつ該シリコン単
結晶の底面が多孔質シリコン酸化膜から成ること’ｔ”
特徴とする半導体装置を発明の要旨とするものである。
酸化膜によってシリコン単結晶領域がシリコン基板と完
全に分離された半導体装置において、該シリコン単結晶
領域の周囲の側壁が絶縁膜から成り、かつ該シリコン単
結晶の底面が多孔質シリコン酸化膜から成ること’ｔ”
特徴とする半導体装置を発明の要旨とするものである。
さらに本発明はパタン形成された第１の耐酸化性材料に
覆われていないシリコン基板表面を異方性エツチングす
ることによってシリコン基板表面に段差を形成する工程
と、その段差部分において第１の耐酸化性材料の側壁と
シリコン基板の段差側壁に第２の耐酸化性材料を形成す
る工程と、このシリコン基板を陽極化成すること罠よっ
て第１の耐酸化性材料で被憶されかつ第２の耐酸化性材
料で周辺を囲まれたシリコン領域の下方のシリコンを多
孔質化する工程と、熱酸化によって多孔質シリコン領域
金熱酸化映にする工程金倉むことを特徴とする半導体装
置の製造方法を発明の要旨とするものである。
覆われていないシリコン基板表面を異方性エツチングす
ることによってシリコン基板表面に段差を形成する工程
と、その段差部分において第１の耐酸化性材料の側壁と
シリコン基板の段差側壁に第２の耐酸化性材料を形成す
る工程と、このシリコン基板を陽極化成すること罠よっ
て第１の耐酸化性材料で被憶されかつ第２の耐酸化性材
料で周辺を囲まれたシリコン領域の下方のシリコンを多
孔質化する工程と、熱酸化によって多孔質シリコン領域
金熱酸化映にする工程金倉むことを特徴とする半導体装
置の製造方法を発明の要旨とするものである。
さらに本発明はパタン形成された第１の耐酸化性材料の
パタンの縁のシリコン基板表面に異方性エツチングに１
って７字溝を形成する工程と、８１４１の耐酸化性材料
゛の側壁上と、該７字溝において第ｌの耐酸化性材料が
存在する側の７字溝側壁上の両方に第２の耐酸化性材料
を形成する工程と、このシリコン基板を陽極化成するこ
とによって第１の耐酸化性材料で被覆され、〃・つ第２
の耐酸化性材料で周辺を囲まれ、たシリコン領域の同辺
と下方のシリコンを多孔質化する工程と、熱酸化によっ
て多孔質シリコン領域を熱酸化膜にする工程とを′含む
ことを特徴とする半導体装置の製造方法を発明の要旨と
するものである。
パタンの縁のシリコン基板表面に異方性エツチングに１
って７字溝を形成する工程と、８１４１の耐酸化性材料
゛の側壁上と、該７字溝において第ｌの耐酸化性材料が
存在する側の７字溝側壁上の両方に第２の耐酸化性材料
を形成する工程と、このシリコン基板を陽極化成するこ
とによって第１の耐酸化性材料で被覆され、〃・つ第２
の耐酸化性材料で周辺を囲まれ、たシリコン領域の同辺
と下方のシリコンを多孔質化する工程と、熱酸化によっ
て多孔質シリコン領域を熱酸化膜にする工程とを′含む
ことを特徴とする半導体装置の製造方法を発明の要旨と
するものである。
次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神全逸脱しない範囲で、種々の変
更おるいは改良を行いうろことは１９までもない。
であって、本発明の精神全逸脱しない範囲で、種々の変
更おるいは改良を行いうろことは１９までもない。
第１図は垂直なシリコン段差の上部と側壁に耐酸化性材
料を設けた不発明の第１の実施例を示す。
料を設けた不発明の第１の実施例を示す。
第１図囚に示すようにｐ形シリ、コン基板ｌの上に熱酸
化１１Ｍ２！ｅ−形成し、その上に耐酸化性材料として
ＣＶＤ ５ｉ３Ｎａ膜３を、さらにその上にＣＶＤ ５
ｉｆｔ膜４を堆積した後、レジストパターン５を形成す
る。熱酸化膜２の膜厚は５００λ、ＣＶＤ ’Ｓ１３Ｎ
ｍ膜３ ＣＤ膜厚Ｈ１２００＾、ＣＶ Ｄ ５ｊ０２膜
４の膜厚は１２００＾、レジスト５の膜厚は１．５μｍ
とする。レジスト５ｔ−マスクにして％ ５ｉｊＮ４膜
４からシリコン基板１まで反応性イオンエツチング（以
下ＲＩＥとかく）に工って順次エツチングして第１図（
Ｂ） 、 （Ｃ）を得る。第１図（Ｃ）に示すシリコン
基板１のエツチングされた深さｈは約０．５μｍとする
。レジスト５を除去した後、ＣＶＤ５ ｔ、Ｎ、膜６を
１０００λ堆積して第１図０を得る。
化１１Ｍ２！ｅ−形成し、その上に耐酸化性材料として
ＣＶＤ ５ｉ３Ｎａ膜３を、さらにその上にＣＶＤ ５
ｉｆｔ膜４を堆積した後、レジストパターン５を形成す
る。熱酸化膜２の膜厚は５００λ、ＣＶＤ ’Ｓ１３Ｎ
ｍ膜３ ＣＤ膜厚Ｈ１２００＾、ＣＶ Ｄ ５ｊ０２膜
４の膜厚は１２００＾、レジスト５の膜厚は１．５μｍ
とする。レジスト５ｔ−マスクにして％ ５ｉｊＮ４膜
４からシリコン基板１まで反応性イオンエツチング（以
下ＲＩＥとかく）に工って順次エツチングして第１図（
Ｂ） 、 （Ｃ）を得る。第１図（Ｃ）に示すシリコン
基板１のエツチングされた深さｈは約０．５μｍとする
。レジスト５を除去した後、ＣＶＤ５ ｔ、Ｎ、膜６を
１０００λ堆積して第１図０を得る。
ＣＦ、十ルを用いたＲＩ’ＥＩＣｊうて第１図面を得る
。
。
５ｉａＮａ＠３ 、６をマスクにして陽極化成法によっ
てシリコン基板１に多孔質シリコン７全形成し第１図面
を得る。化成条件としては濃度が２０〜５０％の弗酸’
ｉ用い、１０−１００ ｍＡ／ｍ （Ｄ電流を通常使用
する。この時、ＳｉＯ＊膜４は短時間にエツチングされ
て消滅する。化成全史に進めて第１ｚＧ）を得る。多孔
質シリコン８によって底面を完全に覆わ゛れた単結晶シ
リコンの島ａが得られる。これを熱酸化して第１図０を
得る。上記の島ａはその底面が多孔質シリコン酸化膜９
で完全に徨われでいる。このように本発明は、プロトン
のイオン注入あるいは他の不純物拡散法を用いてＳｉ基
板表面ｆｎ形化することなく、完全分離されたシリコン
島全形成できるという製造法の特徴を有する。
てシリコン基板１に多孔質シリコン７全形成し第１図面
を得る。化成条件としては濃度が２０〜５０％の弗酸’
ｉ用い、１０−１００ ｍＡ／ｍ （Ｄ電流を通常使用
する。この時、ＳｉＯ＊膜４は短時間にエツチングされ
て消滅する。化成全史に進めて第１ｚＧ）を得る。多孔
質シリコン８によって底面を完全に覆わ゛れた単結晶シ
リコンの島ａが得られる。これを熱酸化して第１図０を
得る。上記の島ａはその底面が多孔質シリコン酸化膜９
で完全に徨われでいる。このように本発明は、プロトン
のイオン注入あるいは他の不純物拡散法を用いてＳｉ基
板表面ｆｎ形化することなく、完全分離されたシリコン
島全形成できるという製造法の特徴を有する。
第２図は、テーパのついたシリコン段差の上部とテーパ
側壁に耐酸化性材料を設けた本発明の第２の実施例を示
す。
側壁に耐酸化性材料を設けた本発明の第２の実施例を示
す。
第１図囚及び（６）の工程を行って、第１図（６）の構
造をえた後、レジストを除去し、ＫＯＨ系の溶液でシリ
コン基板をエツチングして第２１囚を得る。、図中ｌＯ
はｐ型シリコン基板、１１は熱酸化膜、１２ Ｂ ＣＶ
Ｄ ５ｉｓＮ４膜、１３ ｕ ＣＶ Ｄ Ｓ ｉｏ２膜
を示す。１４はＫＯＨ系溶液による異方性エツチングに
よってシリコン基板ｌＯに形成されたテーパで、テーパ
角θは５’４．７°である。この上にさらＫ ＣＶＤ
５ＩＪＮ４膜１５’１１０００λ堆積シ、Ｂ＋イオンを
イオン注入して熱処理し、第２図０３）ｔ−得る。
造をえた後、レジストを除去し、ＫＯＨ系の溶液でシリ
コン基板をエツチングして第２１囚を得る。、図中ｌＯ
はｐ型シリコン基板、１１は熱酸化膜、１２ Ｂ ＣＶ
Ｄ ５ｉｓＮ４膜、１３ ｕ ＣＶ Ｄ Ｓ ｉｏ２膜
を示す。１４はＫＯＨ系溶液による異方性エツチングに
よってシリコン基板ｌＯに形成されたテーパで、テーパ
角θは５’４．７°である。この上にさらＫ ＣＶＤ
５ＩＪＮ４膜１５’１１０００λ堆積シ、Ｂ＋イオンを
イオン注入して熱処理し、第２図０３）ｔ−得る。
１６ホイオン注入されたＢ＋の不純物拡散層である。
この領域１６の深さＨは０．３μｍ程度とし、不純物濃
度は１０ ” ｃｍ ’ ＠ Ｐｉとする。この上にＣ
ｖＤｓｉＯ２１７’ｉ堆積し、ＣＦ４ ＋）ｈノＲＩ
Ｅ Ｉｃ Ｌ ツテＣＶ Ｄ ５ｉｆｔをエツチングし
第２図（Ｃ）Ｋ示す様に、段差側壁Ｋ ＣＶＤ Ｓｉｎ
、１７ ｆ残丁。１７ ｔ ７ ＸりＩｃ ［、テＳｉ
３Ｎ４膜１５をＣＦ４＋Ｈ，のＲＩＥによってエツチン
グし、シリコン基板ｌＯの表面を露出させ、これを陽極
化成し、酸化して第２図（２）を得る。１６’の領域の
シリコン酸化膜は熱酸化膜と同程度の耐エツチング性を
有する酸化膜となる。
度は１０ ” ｃｍ ’ ＠ Ｐｉとする。この上にＣ
ｖＤｓｉＯ２１７’ｉ堆積し、ＣＦ４ ＋）ｈノＲＩ
Ｅ Ｉｃ Ｌ ツテＣＶ Ｄ ５ｉｆｔをエツチングし
第２図（Ｃ）Ｋ示す様に、段差側壁Ｋ ＣＶＤ Ｓｉｎ
、１７ ｆ残丁。１７ ｔ ７ ＸりＩｃ ［、テＳｉ
３Ｎ４膜１５をＣＦ４＋Ｈ，のＲＩＥによってエツチン
グし、シリコン基板ｌＯの表面を露出させ、これを陽極
化成し、酸化して第２図（２）を得る。１６’の領域の
シリコン酸化膜は熱酸化膜と同程度の耐エツチング性を
有する酸化膜となる。
第３図は、７字溝のついたシリコン段差の上部と７字溝
側壁に耐酸化性材料を設けた本発明の第３の実施例を示
す。
側壁に耐酸化性材料を設けた本発明の第３の実施例を示
す。
第３１囚はシリコン基板１９、熱酸化膜加、ＣＶＤ Ｓ
ｉ劇番膜２１の上に方向性を有する映堆積法、例えばＥ
ＣＲ型プラズマ堆積法によってＳｊｍＮＪ２２を堆積し
た構造である。加の膜厚は例えば１σＯｏ＾、２１の膜
厚は１２００ Ａ、２２の膜厚は１５００Ａとする。
２０ 、２１の側壁に堆積したｎの膜質は脆弱なため弗
酸系溶液によって容易に除去され、第３図０３）が得ら
れる。弗酸系浴液によるエツチングを更に通行させて酸
化膜２０をサイドエツチングし、第３図Ｃ）ｔ−得る。
ｉ劇番膜２１の上に方向性を有する映堆積法、例えばＥ
ＣＲ型プラズマ堆積法によってＳｊｍＮＪ２２を堆積し
た構造である。加の膜厚は例えば１σＯｏ＾、２１の膜
厚は１２００ Ａ、２２の膜厚は１５００Ａとする。
２０ 、２１の側壁に堆積したｎの膜質は脆弱なため弗
酸系溶液によって容易に除去され、第３図０３）が得ら
れる。弗酸系浴液によるエツチングを更に通行させて酸
化膜２０をサイドエツチングし、第３図Ｃ）ｔ−得る。
加のサイドエツチングの幅Ｗは０．５μｍ程度とする。
その後、ＫＯＨ系溶液でシリコン基板１９ヲエツテング
し第３図０を得る。シリコン基板１９が（１００）面の
時、ｂに示す様なり字溝が得られる。Ｓ １ ｓＮｉ
＠、２２をＣＦ４＋ＬＫ：、ｍ、６ＲＩＥＴ除去し、Ｃ
ＶＤ ｓｉ、Ｎ、膜２３ヲ堆積し、ＲＩ Ｅで再度Ｓｉ
３Ｎ４膜をエツチングし第３図＠を得る。これを化成・
酸化してＣＶＤ ＳｉＯ＊換２５全２５ヲ堆積上にレジ
スト２６を塗布して第３図面を得る。レジスト２６とｓ
ｔｏｗ膜２５全２５のエツチング速度に保ってＲＩＥで
エツチングし第３図面）ｔ−得る。この構造によれば７
字溝すにＳｉＯ［Ｒ２５が埋め込まれ表面が平坦になっ
ている。
し第３図０を得る。シリコン基板１９が（１００）面の
時、ｂに示す様なり字溝が得られる。Ｓ １ ｓＮｉ
＠、２２をＣＦ４＋ＬＫ：、ｍ、６ＲＩＥＴ除去し、Ｃ
ＶＤ ｓｉ、Ｎ、膜２３ヲ堆積し、ＲＩ Ｅで再度Ｓｉ
３Ｎ４膜をエツチングし第３図＠を得る。これを化成・
酸化してＣＶＤ ＳｉＯ＊換２５全２５ヲ堆積上にレジ
スト２６を塗布して第３図面を得る。レジスト２６とｓ
ｔｏｗ膜２５全２５のエツチング速度に保ってＲＩＥで
エツチングし第３図面）ｔ−得る。この構造によれば７
字溝すにＳｉＯ［Ｒ２５が埋め込まれ表面が平坦になっ
ている。
ま７’ｃｃは完全に分離されたシリコン島である。
この構成によれば。
（イ）シリコン率結晶領域の周囲の側壁が絶縁膜から成
っているため、周囲から完全分離されているため、周囲
の素子の影響を受けにくいこと （ロ）半導体装置の上面が平坦であるため、その後の加
工が容易であり、又配線の断線などが生ずるおそれが少
いこと （ハ）シリコン単結晶の周囲は７字溝に５ｆ０２が堆積
されてお９、従来のように熱酸化によって絶縁層を形成
していないので、熱処理による周囲への悪影響がないこ
と などの効果を有するものである。
っているため、周囲から完全分離されているため、周囲
の素子の影響を受けにくいこと （ロ）半導体装置の上面が平坦であるため、その後の加
工が容易であり、又配線の断線などが生ずるおそれが少
いこと （ハ）シリコン単結晶の周囲は７字溝に５ｆ０２が堆積
されてお９、従来のように熱酸化によって絶縁層を形成
していないので、熱処理による周囲への悪影響がないこ
と などの効果を有するものである。
なお、第３図Ｃ）から（２）の工程へ進む時、上述のＫ
ＯＨ溶液によるエツチングを行なう前に、リン酸系エツ
チング液でＳｉ〜、換２１ 、２２ ｉ数１０゜Ａエツ
チングしてＳｉ、Ｎ、膜２１の庇全後退させ、酸化膜２
０． Ｓｉ、Ｎ４膜２１ 、 Ｓｉ基板１９によってつ
くられた隙間ＫＫＯＨ溶液を容、易に進入させることも
シリコン基板内における均一な７字溝の形成には効果的
である。
ＯＨ溶液によるエツチングを行なう前に、リン酸系エツ
チング液でＳｉ〜、換２１ 、２２ ｉ数１０゜Ａエツ
チングしてＳｉ、Ｎ、膜２１の庇全後退させ、酸化膜２
０． Ｓｉ、Ｎ４膜２１ 、 Ｓｉ基板１９によってつ
くられた隙間ＫＫＯＨ溶液を容、易に進入させることも
シリコン基板内における均一な７字溝の形成には効果的
である。
（発明の効果）
以上説明したように、本発明によれば完全分離された８
１薄膜領域を得る製造方法について、熱酸化前後のその
Ｓｉ薄膜領域のパタン変換差がないため分離間隔の小さ
な菓子分離構造を得ることが−Ｃきる。従って本発明に
よる素子間分離法はＬＳＩの冒密度化、高速度化、大規
模化に大きな効果をもつ。
１薄膜領域を得る製造方法について、熱酸化前後のその
Ｓｉ薄膜領域のパタン変換差がないため分離間隔の小さ
な菓子分離構造を得ることが−Ｃきる。従って本発明に
よる素子間分離法はＬＳＩの冒密度化、高速度化、大規
模化に大きな効果をもつ。
また第３図（Ｇ）に示″ｊ構造によれば、島は周囲の素
子から完全に分離され、かつ上面が平坦であるので、後
の作業を行うのが容易である効果ｔｌ−有するものであ
る。
子から完全に分離され、かつ上面が平坦であるので、後
の作業を行うのが容易である効果ｔｌ−有するものであ
る。
第１ＩＡは不発明の一実施例、第２図及び第３図は本発
明の他の実施例を示す。 １．１０．１９・ｐ型Ｓｉ基板 ２．１１．２０・・・熱酸化膜 ３．１２．２１・・・ＣＶ Ｄ Ｓ １ａＮ４膜４．１
３．１７− ＣＶＤ ５ｉｆｔ編５．２６・・・・・・
レジスト ２２・・・・・・・−・・−・プラズマ堆積法によるＳ
’ａＮＪＧｋ６ 、１５ 、２３− ＣＶ Ｄ ５１ｓ
Ｎ、ａ膜７．８・・・・・・多孔質シリコン膜 ９．１８．２４・・・多孔質シリコン酸化膜１４・・・
・・・・・・・・・シリコン基板表面のテーバ１６・・
・・・・・・・・・・Ｂ＋不純物拡散層２５・・・・・
・・・・・・・ｃｖｐ ｓｉｏ、膜特許出願人 日本
電信電話公社 第１図 第２図
明の他の実施例を示す。 １．１０．１９・ｐ型Ｓｉ基板 ２．１１．２０・・・熱酸化膜 ３．１２．２１・・・ＣＶ Ｄ Ｓ １ａＮ４膜４．１
３．１７− ＣＶＤ ５ｉｆｔ編５．２６・・・・・・
レジスト ２２・・・・・・・−・・−・プラズマ堆積法によるＳ
’ａＮＪＧｋ６ 、１５ 、２３− ＣＶ Ｄ ５１ｓ
Ｎ、ａ膜７．８・・・・・・多孔質シリコン膜 ９．１８．２４・・・多孔質シリコン酸化膜１４・・・
・・・・・・・・・シリコン基板表面のテーバ１６・・
・・・・・・・・・・Ｂ＋不純物拡散層２５・・・・・
・・・・・・・ｃｖｐ ｓｉｏ、膜特許出願人 日本
電信電話公社 第１図 第２図
Claims (4)
- （１）多孔質シリコン酸化膜によつてシリコン単結晶領
域がシリコン基板と完全に分離された半導体装置におい
て、該シリコン単結晶領域の周囲の側壁が絶縁膜から成
り、かつ該シリコン単結晶の底面が多孔質シリコン酸化
膜から成ることを特徴とする半導体装置。 - （２）パタン形成された第１の耐酸化材料に覆われてい
ないシリコン基板表面を異方性エツチングすることによ
つてシリコン基板表面に段差を形成する工程と、その段
差部分において第１の耐酸化性材料の側壁とシリコン基
板の段差側壁に第２の耐酸化性材料を形成する工程と、
このシリコン基板を陽極化成することによつて第１の耐
酸化性材料で被覆されかつ第２の耐酸化性材料で周辺を
囲まれたシリコン領域の下方のシリコンを多孔質化する
工程と、熱酸化によつて多孔質シリコン領域を熱酸化膜
にする工程を含むことを特徴とする半導体装置の製造方
法。 - （３）パタン形成された第１の耐酸化性材料のパタンの
縁のシリコン基板表面に異方性エッチングによつてＶ字
溝を形成する工程と、第１の耐酸化性材料の側壁上と、
該Ｖ字溝において第１の耐酸化性材料が存在する側のＶ
字溝側壁上の両方に第２の耐酸化性材料を形成する工程
と、このシリコン基板を陽極化成することによつて第１
の耐酸化性材料で被覆され、かつ第２の耐酸化性材料で
周辺を囲まれたシリコン領域の周辺と下方のシリコンを
多孔質化する工程と、熱酸化によつて多孔質シリコン領
域を熱酸化膜にする工程とを含むことを特徴とする半導
体装置の製造方法。 - （４）特許請求の範囲第３項記載の製造方法における熱
酸化工程の後、更に該Ｖ字溝を堆積膜で埋め込み表面を
平坦にする工程を行うことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14417084A JPS6124246A (ja) | 1984-07-13 | 1984-07-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14417084A JPS6124246A (ja) | 1984-07-13 | 1984-07-13 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124246A true JPS6124246A (ja) | 1986-02-01 |
Family
ID=15355827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14417084A Pending JPS6124246A (ja) | 1984-07-13 | 1984-07-13 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686343A (en) * | 1992-12-22 | 1997-11-11 | Goldstar Electron Co. Ltd. | Process for isolating a semiconductor layer on an insulator |
-
1984
- 1984-07-13 JP JP14417084A patent/JPS6124246A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686343A (en) * | 1992-12-22 | 1997-11-11 | Goldstar Electron Co. Ltd. | Process for isolating a semiconductor layer on an insulator |
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