CN103415921B

CN103415921B - 存储装置及其制造方法

Info

Publication number: CN103415921B
Application number: CN201280012501.0A
Authority: CN
Inventors: 松林大介
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2011-03-10
Filing date: 2012-02-29
Publication date: 2016-11-30
Anticipated expiration: 2032-02-29

Abstract

一种在面积上尽可能小并具有极长数据保持周期的存储装置。将具有极低漏电流的晶体管用作存储装置中的存储元件的单元晶体管。此外，为降低存储单元的面积，将该晶体管形成为使得其源极及漏极在位线及字线彼此相交的区域中在垂直方向上层叠。另外，将电容器堆叠在该晶体管之上。

Description

存储装置及其制造方法

技术领域

本发明涉及一种利用半导体性质的存储装置及制造该存储装置的方法。

背景技术

广泛使用的存储装置的典型例子是动态随机存取存储器（DRAM），其是由一电容器及一晶体管构成（也称为单元晶体管）。

传统上使用平面晶体管形成DRAM。最近，因为电路的小型化，采用使用其中将栅极三维地配置以防止由于短沟道效应导致的漏电流的凹沟道阵列晶体管（RCAT）的方法（见，非专利文件1）。

[参考文件]

非专利文件1：K.Kim，“Technology for sub-50nm DRAM and NAND flashmanufacturing”（用于低于50nm的DRAM及NAND闪存制造的技术），Technical Digest ofInternational Electron Devices Meeting，pp.333-336，2005。

发明内容

在传统的DRAM中，当读出数据时，电容器中的电荷消失；因此，每次读出数据时，需要另一写入操作。再者，即使晶体管未被选择时，包括在存储元件中的晶体管也具有泄漏电流且电荷流入或流出电容器，使得数据保持周期短。因此，在预定间隔需要另一写入操作（刷新操作）。

此外，随着存储装置的更高集成度，需要缩减存储元件的面积。然而，除了通过缩减电路线宽外，对于上述平面晶体管及RCAT（其变型）进一步增加集成度是困难的。使用此种传统技术的存储元件的面积是8F²或更大（F：最小特征尺寸）或6F²或更大。因此期望实现更小面积，例如，4F²的技术。

本发明有鉴于上述技术背景而产生。因此，本发明的一个实施方式的一个目的是提供在面积尽可能地小并具有极长数据保持周期的存储装置。

为实现上述目的，本发明聚焦在将具有极低漏电流的晶体管使用作为存储装置中的存储元件的单元晶体管。此外，为降低存储单元的面积，将晶体管形成为使得其源极及漏极在位线及字线彼此相交的区域中在垂直方向上层叠。另外，将电容器层叠在晶体管之上。

就是说，本发明的一个实施方式是其中单元晶体管及电容器层叠在衬底上方的存储装置。单元晶体管包括在位线上方的半导体层，以及与半导体层的侧表面接触的栅极绝缘层。字线覆盖半导体层的至少部分侧表面，并且栅极绝缘层位于半导体层的侧表面的所述部分与字线之间。电容器包括与半导体层的顶表面接触的电容器电极、在电容器电极上方的绝缘层、以及在绝缘层上方的电容器布线。单元晶体管中的半导体层是使用具有比硅宽的能带隙的半导体材料形成。

以上述方式，单元晶体管形成在位线及字线彼此相交的区域中，并电容器形成为与单元晶体管交迭；因此，存储元件占据的衬底面积可以极小。另外，在单元晶体管中，对于其中形成沟道的半导体层，适用能带隙比硅的能带隙宽的半导体材料，因此单元晶体管的关态电流减少且数据保持周期可极长。

根据本发明的另一个实施方式，上述存储装置中的半导体层使用具有大于或等于2.5eV且小于或等于4eV的能带隙的材料形成。

根据本发明的另一个实施方式，上述存储装置中的半导体层使用氧化物半导体形成。

特别是当将具有在上述范围中的能带隙的半导体用于其中形成单元晶体管中的沟道的半导体层时，单元晶体管的关态电流可极低。

根据本发明的另一个实施方式，存储装置还包括被配置来驱动单元晶体管并位于位线下方的驱动器电路。

通过如上述地将驱动器电路设置在位线下方，可减少由存储元件占据的面积。驱动器电路优选使用单晶半导体形成。

本发明的一个实施方式是制造存储装置的方法，包括下列步骤：在绝缘表面上形成位线；通过使用具有比硅宽的能带隙的半导体材料，在位线上方形成半导体层；形成覆盖位线及半导体层的栅极绝缘层；形成覆盖半导体层的至少部分侧表面的字线，栅极绝缘层位于半导体层的侧表面的所述部分与所述字线之间；将栅极绝缘层的一部分移除，以曝露半导体层的顶表面；形成与半导体层的顶表面接触的电容器电极；以及，形成层叠在电容器电极上方的绝缘层及电容器布线。

根据上述制造方法，可以制造在面积非常小并具有极长数据保持周期的存储元件。

在本说明书等中，可以将位线视为连接至读出放大器等的布线或其电位通过读出放大器等放大的布线。可以将字线视为连接至单元晶体管的栅极的布线。

本发明可提供在面积尽可能地小且具有极长数据保持周期的半导体存储装置。

附图说明

在附图中：

图1A及1B是示出根据本发明的一个实施方式的存储装置的图；

图2A至2C是示出根据本发明的一个实施方式的制造存储装置的方法的图；

图3A及3B是示出根据本发明的一个实施方式的制造存储装置的方法的图；

图4是示出根据本发明的一个实施方式的存储装置的图；

图5是示出根据本发明的一个实施方式的存储装置的图；

图6是示出根据本发明的一个实施方式的存储装置的图；

图7A至7E是氧化物半导体的例子；

图8A至8C是氧化物半导体的例子；

图9A至9C是氧化物半导体的例子；

图10示出栅电压与场效迁移率率之间的关系；

图11A至11C每一示出栅电压与漏电流之间的关系；

图12A至12C每一示出栅电压与漏电流之间的关；

图13A至13C每一示出栅电压与漏电流之间的关系；

图14A至14C每一示出晶体管的特性；

图15A及15B每一示出晶体管的特性；

图16A及16B每一示出晶体管的特性；且

图17示出晶体管的关态电流的温度相依性。

具体实施方式

将参照附图详细地描述实施方式。须注意，本发明不受限于以下描述，且本领域技术人员将容易理解本发明，并且本发明可以进行各种变化及修改而不脱离本发明的精神及范围。因此，不应将本发明解释为受限于下列实施例的描述。须注意，在下文描述的本发明的结构中，相同部分或具有相似功能的部分在不同附图中被表示以相同的参考数字，且不重复此种部分的描述。

须注意，在描述于此说明书中的各附图中，在某些情况下，为了清楚而将各组件的尺寸、层厚度或区域夸大。因此，比例不必受限于附图中示出的比例。

在此说明书中，单元晶体管的源极是指在位线侧上的电极或区域，而单元晶体管的漏极是指在电容器侧上的电极或区域。

实施方式1

在本实施方式中，将参照图1A及1B及图6说明作为本发明的一个实施方式的半导体存储装置的结构的示例。

图1A是存储装置100的示意顶视图。图1B是沿着图1A的线A-A'的示意横截面图。须注意，为了清楚，电容器线119未明示于图1A中。

存储装置100包括配置成彼此平行的多个位线103及垂直于位线103的多个字线105。单元晶体管150及电容器160层叠在位线103与字线105彼此交迭的区域中。

单元晶体管150形成在覆盖衬底101的表面的基底绝缘层113上方。在单元晶体管150中，半导体层109及电容器电极107层叠在位线103上方。以栅极绝缘层111位于其间的方式以字线105覆盖半导体层109的侧表面。因此，单元晶体管150是在其中覆盖半导体层109的侧表面的字线105作为栅极、与半导体层109的底表面接触的位线103作为源极、且与半导体层109的顶表面接触的电容器电极107作为漏极的垂直晶体管。

图6是沿着线B-B'的示意横截面图，该线是沿着图1A的位线103切割的。如图6所示，以栅极绝缘层111位于其间的方式不中断地形成字线105，以覆盖半导体层109的侧表面，使得可将相同电位施加至连接至一字线105且配置在一列中的多个单元晶体管150。通过绝缘层将相邻字线105彼此绝缘。

电容器160层叠在单元晶体管150之上，且由电容器电极107、电容器线119以及插于电容器电极107和电容器线119之间的绝缘层117构成。

为写入数据，以如下的方式将电荷保持在电容器160中：使单元晶体管150导通、且对应于位线103及电容器线119之间的电位差的电流经由形成在半导体层109中的沟道流至电容器电极107。然后，将单元晶体管150关断，从而可保持写入的数据。

当待读出数据时，使单元晶体管150导通，使得对应于保持在电容器160中的电荷的电流经由形成在半导体层109中的沟道流至位线103。因此，通过连接至位线103的读出电路（诸如，读出放大器），检测位线103的电位在此时的改变；因此，可检测该数据。

单元晶体管150及电容器160在字线105方向上的宽度可与位线103的宽度基本相同。单元晶体管150及电容器160在位线103方向上的宽度可与字线105的宽度基本相同。因此，由单元晶体管150及电容器160占据的衬底101的表面的面积可以极小。

可通过改变半导体层109的厚度来控制单元晶体管150的沟道长度。因此，即使当位线103及字线105等的宽度因为小型化而极小时，单元晶体管150仍可具有给定沟道长度，从而使得可减少短沟道效应。

虽然取决于栅极绝缘层111的厚度，但是单元晶体管150的沟道长度优选为半导体层109的对角或直径长度的例如10倍或更高，更优选为20倍或更高，在这种情况下，可减小短沟道效应。

须注意，图1A及1B及图6示出半导体层109为棱柱形状；替代地，半导体层109可以是圆柱形状的。例如，当半导体层109为棱柱形状时，接近半导体层109的侧表面形成的沟道的有效宽度可以是大的，从而可以增加单元晶体管150的通态电流。相反地，当半导体层109为圆柱形状时，其侧表面没有凸起，且因此栅极电场均匀地施加至该侧表面；因此，单元晶体管150可具有高可靠性。为进一步增加通态电流，半导体层109的底表面的形状可以是，例如，包含至少一个大于180°的内角的多边形（凹多边形），诸如，星形多边形。

虽然图1A及1B及图6示出了字线105以栅极绝缘层111位于其间的方式覆盖半导体层109的侧表面，但是需将字线105设置成覆盖半导体层109的至少部分侧表面。例如，当仅将字线105设置在半导体层109的沿着字线105的一个侧表面时，可增加在位线103方向上的集成度。另一方面，当字线105如图1A及1B及图6所示地覆盖半导体层109的多个侧表面时，单元晶体管150的有效沟道宽度可以是大的，结果可增加通态电流。

此处，将具有极低关态电流的晶体管使用作为单元晶体管150，使得电容器160可以将电荷保持长时间。因此，在存储装置100中，以规律的间隔进行的数据重写操作（刷新操作）是不必要的，或者，刷新操作的频率可极低；因此，存储装置100可基本作为非易失性存储装置。

具有极低关态电流的晶体管的一个例子是如下的晶体管，其中使用具有比硅宽的能带隙的半导体以用于其中形成沟道的半导体层。具有比硅宽的能带隙的半导体的一个例子是化合物半导体，诸如，氧化物半导体及氮化物半导体。

具体地，硅的能带隙（1.1eV）未高至足以提供非常高的关态电阻。需使用具有范围从2.5eV至4eV（优选从3eV至3.8eV）的能带隙的宽能带隙半导体。例如，可以使用：氧化物半导体，诸如，氧化铟或氧化锌；氮化物半导体，诸如，氮化镓；或硫化物半导体，诸如，硫化锌；等等。

例如，可使用其中将氧化物半导体层用于其中形成沟道的半导体层109的晶体管作为单元晶体管150。

因为单元晶体管150是具有极低关态电流的晶体管，因此，可减小用于保持电荷的电容器160的尺寸。另外，随着电容器160的尺寸的减小，可减少数据写入及读取所需的时间，使得存储装置100可用高速操作。

如上所述，本实施方式中示例的存储装置100是这样的存储装置，其包括由单元晶体管150及电容器160构成的且在衬底101的表面上占据非常小的面积的存储元件。此外，将具有极低关态电流的晶体管使用作为单元晶体管150，使得存储装置100可以具有极长的数据保持周期。

此实施例可适当地与此说明书中公开的任何其它实施例组合。

实施方式2

在本实施方式中，将参照图2A至2C以及图3A及3B说明实施方式1中实例说明的存储装置100的制造方法。

在本实施方式中，除少数例外，仅进行大概说明。细节可参照制造半导体集成电路的已知技术。

首先，在衬底101上方形成基底绝缘层113。

虽然可用作衬底101的材料至少需具有高至足以承受稍后进行的热处理的耐热性，但是对于可用作衬底101的材料并无特别限制。例如，衬底101可以是通过熔融处理或浮法处理（float process）形成的玻璃衬底、石英衬底、半导体衬底或陶瓷衬底等。在使用玻璃衬底且稍后实施的热处理的温度高的情况中，优选使用其应变点为730℃或更高的玻璃衬底。

基底绝缘层113具有抑制杂质从衬底101扩散的功能。例如，可以通过沉积法，诸如，CVD或溅射，来形成氧化物绝缘膜或氮化物绝缘膜等。当将半导体衬底用作衬底101时，可以通过衬底的表面的热氧化形成基底绝缘层113。若无需要，则不必形成基底绝缘层113。

然后，在基底绝缘层113上方形成位线103。位线103是以如下方式形成的：通过沉积法，诸如，溅射或CVD，形成导电膜；以及通过已知的光刻法处理该导电膜。

用于该导电膜的材料的例子是：选自铝、铬、铜、钽、钛、钼、及钨等的元素；包含这些元素中任意元素作为成份的合金；以及组合地包含这些元素中任何的合金。该导电膜可以具有单层结构或两层或更多层的叠层结构。具体地，可以将难熔金属（诸如，铬、钽、钛、钼或钨）膜层叠在铝或铜等的金属膜的底侧及顶侧之一或二者上。另外，可以使用选自锰、镁、锆、铍、钕及钪中的一或多种材料。

然后，将半导体膜129形成为覆盖基底绝缘层113及位线103。此处，鉴于位线103上方的半导体膜129的厚度在稍后的平坦化步骤中缩减，优选将半导体膜129预先形成为使得其厚度可大于单元晶体管的沟道长度。在本实施方式中，通过溅射，具体地，通过使用In-Ga-Zn类氧化物半导体靶材的溅射，来形成作为半导体膜129的氧化物半导体膜。

须注意，用于氧化物半导体膜的材料并不限于上述的。氧化物半导体优选至少包含铟（In）或锌（Zn）。特别是，氧化物半导体优选包含In及Zn。

作为用于降低包含氧化物半导体的晶体管的电特性中的变化的稳定剂，优选包含选自下列中的一个或多个：镓（Ga）、锡（Sn）、铪（Hf）、铝（Al）以及镧系元素。

作为镧系元素，有镧（La）、铈（Ce）、镨（Pr）、钕（Nd）、钐（Sm）、铕（Eu）、钆（Gd）、铽（Tb）、镝（Dy）、钬（Ho）、铒（Er）、铥（Tm）、镱（Yb）以及镥（Lu）。

包含一种金属的氧化物半导体的例子是氧化铟、氧化锡以及氧化锌。

包含两种金属的氧化物半导体的例子是：In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、以及In-Ga类氧化物。

包含三种金属的氧化物半导体的例子是：In-Ga-Zn类氧化物（也称为IGZO）、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、In-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物、Al-Ga-Zn类氧化物、以及Sn-Al-Zn类氧化物。

包含四种金属的氧化物半导体的例子是：In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、以及In-Hf-Al-Zn类氧化物。

此处须注意，例如，In-Ga-Zn类氧化物是指包含In、Ga以及Zn作为其主要成份的氧化物，且对于In、Ga以及Zn的比率无特别限制。该In-Ga-Zn类氧化物可以包含In、Ga以及Zn以外的金属元素。

替代地，氧化物半导体膜可使用通过将SiO₂加至任何上述金属氧化物而得到的氧化物半导体形成。

替代地，氧化物半导体膜可使用以化学式InMO₃(ZnO)_m（m>0）表示的氧化物半导体形成。此处，M代表选自Ga、Al、Mn以及Co之一或多种金属元素。

例如，可以使用具有In:Ga:Zn=1:1:1或In:Ga:Zn=2:2:1的原子比率的In-Ga-Zn类氧化物，或原子比率接近上述原子比率的氧化物。

替代地，可以使用具有In:Sn:Zn=1:1:1、In:Sn:Zn=2:1:3或In:Sn:Zn=2:1:5的原子比率的In-Sn-Zn类氧化物，或原子比率接近上述原子比率的氧化物。

对上面给定的材料并无限制，可依据所需的半导体特性（例如，迁移率、阈值电压、及变化）使用具有适当组成的材料。为得到所需的半导体特性，优选将载流子密度、杂质浓度、缺陷密度、金属元素对氧的原子比率、原子间距、密度等设定成适当值。

例如，在使用In-Sn-Zn类氧化物的情况中，可相对容易地得到高迁移率。然而，即使使用In-Ga-Zn类氧化物，可通过减少体缺陷密度来增加迁移率。

须注意，表述“具有In:Ga:Zn=a:b:c(a+b+c=1)的原子比率的氧化物的组成与具有In:Ga:Zn=A:B:C（A+B+C=1）的原子比率的氧化物的组成接近”是指a、b以及c满足下列关系：(a-A)²+(b-B)²+(c-C)²≤r²，其中r是，例如，0.05。对于其它氧化物也是如此。

氧化物半导体可以是单晶或非单晶的。

非单晶氧化物半导体可以是非晶或多晶。另外，氧化物半导体可以具有在非晶部分中包括结晶部分的结构。因为非晶结构具有许多缺陷，优选采用非非晶结构。

非晶状态的氧化物半导体可相对容易地具有平坦表面。因此，当使用非晶状态的氧化物半导体形成晶体管时，可减少界面散射，并可相对容易地得到相对高的迁移率。

在具有结晶性的氧化物半导体中，可进一步降低体中的缺陷。当表面平坦性改善时，可得到比非晶状态下的氧化物半导体的迁移率高的迁移率。为改善表面平坦性，优选将氧化物半导体形成在平坦表面上。具体地，可以将氧化物半导体形成在具有1nm或更低，优选为0.3nm或更低，更优选为0.1nm或更低的平均表面粗糙度（R_a）的表面上。

须注意，R_a是通过将由JIS B0601定义的中心线平均粗糙度扩展至三维以便可应用至平面而得到。此外，可将R_a表示为参考表面对特定表面的偏差的绝对值的平均值，并由式1限定。

[式1]

Ra = \frac{1}{s_{0}} {&Integral;}_{y_{1}}^{y_{2}} {&Integral;}_{x_{1}}^{x_{2}} | f (x, y) - Z_{0} | dxdy

须注意，在式1中，S₀代表测量表面（由坐标(x₁,y₁)、(x₁,y₂)、(x₂,y₁)以及(x₂,y₂)）表示的四点限定的矩形区域）的面积，且Z₀代表测量表面的平均高度。另外，R_a可使用原子力显微镜（AFM）测量。

此处，优选将氧化物半导体膜形成为包含尽可能少的诸如碱金属，氢原子、氢分子、水、氢氧根或氢化合物的杂质，例如，以防止这些杂质混入溅射靶材及用于沉积的气体的方式来形成。此外，当在沉积期间将沉积设备充份地抽空，并在加热衬底的同时沉积氧化物半导体膜时，可降低包括在所沉积的氧化物半导体膜中的杂质浓度。在沉积氧化物半导体之后，可以进行热处理以消除氧化物半导体膜中的湿气或氢。该热处理可在氧化物半导体膜沉积之后的任何时间进行。

接着，在半导体膜129上方形成绝缘膜143。绝缘膜143要用作用于蚀刻半导体膜129以形成半导体层109的硬掩模；因此，对于绝缘膜143，采用具有对半导体膜129的高蚀刻选择性及具有大至足以承受蚀刻的厚度的材料。

之后，在绝缘膜143上形成光致抗蚀剂141，并且其与绝缘膜143接触且与稍后将成为半导体层109的区域交迭。图2A示出此阶段的示意横截面图。

然后，通过在未以光致抗蚀剂141覆盖的区域中蚀刻绝缘膜143，形成硬掩模145。光致抗蚀剂141可以在硬掩模145形成之后移除。之后，在未以硬掩模145覆盖的区域中的半导体膜129经受各向异性蚀刻，因此得到半导体层109。此处，选择几乎不蚀刻硬掩模145、位线103以及基底绝缘层113的蚀刻条件。

优选地，针对蚀刻半导体膜129执行在不蚀刻硬掩模145的条件下的各向异性蚀刻，且所形成的半导体层109优选具有基本柱形形状（包括圆柱形状及多边棱柱形状）。若半导体层109具有例如圆锥形或棱锥形形状，则所形成的单元晶体管150的有效沟道宽度在接近漏极时（电容器电极）降低；因此，通态电流降低。

此处，在光致抗蚀剂141在硬掩模145形成之后未移除的情况下，在形成半导体层109之后将光致抗蚀剂141移除。

接着，形成绝缘膜147以覆盖基底绝缘层113、位线103、半导体层109以及硬掩模145的曝露部分。因为部分的绝缘膜147稍后作为栅极绝缘层111，因此绝缘膜147被形成为使得与半导体层109的侧表面接触的部分具有均匀厚度。绝缘膜147可通过沉积法（诸如，CVD或溅射）形成。优选使在绝缘膜147中以及在绝缘膜147及半导体层109间的界面处含氢原子的杂质（诸如，水、氢及氢化合物）的量充分地小。

绝缘膜147可是，例如，包含氧化硅、氮氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪（HfSi_xO_y（x>0，y>0））、加入氮的硅酸铪（HfSi_xO_yN_z（x>0、y>0、z>0））或加入氮的铝化铪（加入氮的HfAl_xO_yN_z（x>0、y>0、z>0））的单层或叠层。

图2B示出此阶段的示意横截面图。

然后，形成字线105。首先，沉积厚导电膜来填充未形成半导体层109的区域。该导电膜可通过沉积法，诸如，溅射或CVD，使用与形成位线103的导电膜的材料相似的材料形成。之后，将导电膜的表面平坦化。此处，当绝缘膜147或硬掩模145曝露时，停止平坦化步骤。

通过已知的光刻法选择性地蚀刻该导电膜，从而形成与位线103垂直的字线105的图案。

然后，形成厚绝缘膜来填充字线105之间的空间（未图示），并且之后，将该绝缘膜的表面平坦化。当半导体层109曝露时，平坦化步骤停止。因此，在该平坦化步骤中，将半导体层109上方的硬掩模145及绝缘膜147的部分移除。

经由上述步骤，形成字线105及栅极绝缘层111。图2C示出此阶段的示意横截面图。

接着，形成绝缘层115以覆盖字线105的表面及栅极绝缘层111的顶表面。绝缘层115以如下的方式形成：通过沉积法，诸如，CVD或溅射，形成绝缘膜；然后选择性地蚀刻该绝缘膜以曝露半导体层109。

之后，形成与半导体层109的顶表面接触的电容器电极107。电容器电极107可用以下方式形成：通过沉积法，诸如，CVD或溅射，形成覆盖绝缘层115及半导体层109的导电膜，然后选择性地蚀刻该导电膜。图3A示出此阶段的示意横截面图。形成电容器电极107的导电膜可使用与形成位线103的导电膜的材料相似的材料形成。

接着，形成绝缘层117及电容器线119，从而在半导体层109上方形成电容器160（参照图3B）。

首先，通过沉积法，诸如，CVD，形成绝缘层117，并形成与绝缘层117接触的电容器线119。形成电容器线119的导电膜可使用与形成位线103的导电膜的材料相似的材料形成。此处，电容器160的电容可随着绝缘层117的厚度越小并随着用于绝缘层117的材料的介电常数越高而增加。须注意，可以将电容器160形成为具有相对小的电容，因为本实施方式中制造的单元晶体管150的关态电流极低。

随着单元晶体管150的关态电流更低，换言之，随着单元晶体管150的关态电阻更高，电容器160的电容可以更小。例如，当单元晶体管150的关态电阻为使用硅的一般DRAM的100倍高时，即使电容器160的电容减少至百分之一，该存储装置也可以用相同频率的刷新操作工作。另一方面，当电容器160的电容与传统DRAM中的相同时，可将刷新操作的频率减少至百分之一；因此，可大大降低器件的功率消耗。

单元晶体管150的关态电阻与其中形成沟道的半导体层109中的热激发的载流子的浓度成反比。由于即使在没有由施主或受主导致的载流子的状态下（即，即使在本征半导体的情况下），硅的能带隙为1.1eV，在室温（300K）下热激发的载流子的浓度约为1×10¹¹cm^-3。

另一方面，在其能带隙为3.2eV的半导体的情况下，热激发的载流子的浓度约为1×10^-7cm^-3。当电子迁移率相同时，电阻率与载流子浓度成反比；因此，其能带隙为3.2eV的半导体的电阻率比硅的电阻率高18个数量级。

包含如此的宽能带隙的半导体的单元晶体管150可具有极低的关态电流，使得保持在电容器160中的电荷可保持极长时间。因此，可以降低电容器160的电容，此外，可消除刷新操作或显著地降低刷新操作频率。

经由上述步骤，可以制造包括多个存储元件的存储装置100，所述存储元件在衬底表面上占据非常小的面积。此外，经由上述步骤制造的存储装置100可具有极长的数据保持周期；因此，在存储装置100中，不需要数据刷新操作或数据刷新操作的频率非常低。

实施方式3

本实施方式示出具有非晶部分及晶体在c-轴方向上对准的结晶部分的CAAC-OS（c-轴对准的结晶氧化物半导体）。

CAAC-OS是一种新的氧化物半导体。

当从a-b平面、顶表面或界面方向上观看时，CAAC-OS具有c-轴对准及三角形或六角形原子排列。

在CAAC-OS中，在c-轴方向上，金属原子以分层的方式布置，或者，金属原子及氧原子以分层的方式布置。

另外，在CAAC-OS中，a-轴或b-轴的方向在a-b平面上改变（围绕c-轴的旋转结构）。

CAAC-OS在广义上是非单晶的。

当从垂直于a-b平面的方向上观看时，CAAC-OS具有三角形、六角形、正三角形或正六角形的原子排列。

此外，CAAC-OS是具有当从与c-轴方向垂直的方向上观看时，金属原子是以分层方式排列或者金属原子及氧原子是以分层方式排列的相的氧化物。

CAAC-OS不是单晶，但并不意谓着CAAC仅由非晶成分构成。

虽然CAAC-OS包括结晶化的部分（结晶部分），在某些情况下，一结晶部分与另一结晶部分之间的边界并不明显。

可以以氮取代作为CAAC-OS的成分的部分的氧。

包括在CAAC-OS中的结晶部分的c-轴可以在一方向上对准（例如，与形成CAAC-OS的衬底的表面或与CAAC-OS的表面垂直的方向）。

包括在CAAC-OS中的结晶部分的a-b平面的法线可以在一方向上对准（例如，与形成CAAC-OS的衬底的表面或与CAAC-OS的表面垂直的方向）。

依据其组成等，CAAC-OS可是导体、半导体或绝缘体。取决于其组成等，CAAC-OS传输或不传输可见光。

例如，当使用电子显微镜从垂直于膜表面或衬底表面的方向上观看时，形成为膜形的CAAC-OS具有三角形或六角形的原子排列。

另外，当以电子显微镜观察该膜的横截面时，金属原子以分层方式排列，或者，金属原子及氧原子（或氮原子）是以分层方式排列。

将参照图7A至7E、图8A至8C以及图9A至9C示出CAAC-OS的晶体结构的例子。

在图7A至7E、图8A至8C以及图9A至9C中，垂直方向对应于c-轴方向，且垂直于c-轴方向的平面对应于a-b平面。

在本实施方式中，“上半部”及“下半部”是指在a-b平面上方的上半部及在a-b平面下方的下半部（相对于a-b平面的上半部及下半部）。

图7A示出结构A，其包括一个六配位In原子及邻近该In原子的六个四配位氧（在下文中称为四配位O）原子。

在此说明书中，将仅显示邻近于一个金属原子的若干氧原子的结构称为小基团。

结构A实际上是八面体结构，但为了简化而将其示出为平面结构。

三个四配位O原子存在于结构A的上半部及下半部各半部中。结构A中的小基团的电荷为0。

图7B示出结构B，其包括一个五配位Ga原子、邻近该Ga原子的三个三配位氧（在下文中称为三配位O）原子、以及邻近Ga原子的两个四配位O原子。

所有这三个三配位O原子存在于a-b平面上。在结构B的上半部及下半部各半部中存在一个四配位O原子。

In原子也可具有结构B，因为In原子可具有五个配位体。结构B中的小基团的电荷为0。

图7C示出结构C，其包括一个四配位Zn原子及邻近该Zn原子的四个四配位O原子。

在结构C中，一个四配位O原子存在于上半部中，且三个四配位O原子存在于下半部中。结构C中的小基团的电荷为0。

图7D示出结构D，其包括一个六配位Sn原子及邻近该Sn原子的六个四配位O原子。

在结构D中，在上半部及下半部各半部中存在三个四配位O原子。

结构D中的小基团的电荷为+1。

图7E示出包括两个Zn原子的结构E。

在结构E中，在上半部及下半部各半部中存在一个四配位O原子。结构E中的小基团的电荷为-1。

在本实施方式中，多个小基团形成中基团，且多个中基团形成大基团（也称为单位单元）。

下面说明小基团之间的键合规则。

在图7A中与六配位In原子相关的在上半部的三个O原子每一在朝下的方向上具有三个邻近的In原子，且在下半部的三个O原子每一在朝上的方向上具有三个邻近的In原子。

在图7B中与五配位Ga原子相关的在上半部的一个O原子在朝下的方向上具有一个邻近得Ga原子，且在下半部的一个O原子在朝上的方向上具有一个邻近得Ga原子。

在图7C中与四配位Zn原子相关的在上半部的一个O原子在朝下的方向上具有一个邻近得Zn原子，且在下半部的三个O原子每一在朝上的方向上具有三个邻近的Zn原子。

以此方式，在金属原子上方的四配位O原子的数量等于邻近且低于该四配位O原子的金属原子的数量；相似地，在金属原子下方的四配位O原子的数量等于邻近且高于该四配位O原子的金属原子的数量。

因为四配位O原子的配位数量为4，因此邻近且低于该O原子的金属原子的数量及邻近且高于该O原子的金属原子的数量之和为4。

因此，当高于金属原子的四配位O原子的数量及低于另一金属原子的四配位O原子的数量之和为4时，包括这些金属原子的两种小基团可彼此键合。

其原因说明如下。例如，在六配位金属（In或Sn）原子经由在下半部的三个四配位O原子键合的情况下，其被键合至五配位金属（Ga或In）原子或四配位金属（Zn）原子。

在c-轴方向上经由四配位O原子将配位数为4、5或6的金属原子键合至另一金属原子。

此外，中基团也可通过组合多个小基团使得分层结构的总电荷为0来以不同方式形成。

图8A示出包括在In-Sn-Zn-O类材料的分层结构中的中基团A的模型。

图8B示出包括三个中基团的大基团B。

图8C示出从c-轴方向观察的图8B中所示的分层结构的原子排列。

在中基团A中，为了简化而将三配位O原子省略，并仅在圆中显示四配位O原子的数量。

例如，以圆圈起的3表示相关于Sn原子在上半部及下半部各半部中存在的三个四配位O原子。

相似地，在中基团A中，以圆圈起的1表示相对于In原子在上半部及下半部各半部中存在的一个四配位O原子。

此外，在中基团A中，显示邻近于在下半部中的一个四配位O原子及在上半部中的三个四配位O原子的Zn原子，以及邻近于在上半部中的一个四配位O原子及在下半部中的三个四配位O原子的Zn原子。

在包括在In-Sn-Zn-O类材料的分层结构中的中基团A中，以从顶部开始的次序，将邻近于在上半部及在下半部各半部中的三个四配位O原子的Sn原子键合至邻近于在上半部及在下半部各半部中的一个四配位O原子的In原子。

该In原子键合至与上半部中的三个四配位O原子邻近的Zn原子。

经由相关于Zn原子在下半部中的一个四配位O原子，Zn原子键合至邻近于在上半部及下半部各半部中的三个四配位O原子的In原子。

In原子键合至包括两个Zn原子并邻近于在上半部中的一个四配位O原子的小基团。

经由相关于该小基团在下半部中的一个四配位O原子，该小基团键合至邻近于在上半部及下半部各半部中的三个四配位O原子的Sn原子。

键合多个此种中基团以形成大基团。

此处，用于三配位O原子的一个键的电荷及用于四配位O原子的一个键的电荷可以分别假设为-0.667及-0.5。

例如，（六配位或五配位）In原子的电荷、（四配位）Zn原子的电荷以及（五配位或六配位）Sn原子的电荷分别为+3、+2以及+4。因此，包括Sn原子的小基团的电荷为+1。

因此，需要将+1的电荷抵消的-1电荷，以形成包括Sn原子的分层结构。

作为具有-1的电荷的结构，可以给出如结构E中那样的包括两个Zn原子的小基团。

例如，使用包括两个Zn原子的一个小基团，可抵消包括Sn原子的一个小基团的电荷，使得分层结构的总电荷可为0。

具体地，通过重复大基团B，可得到In-Sn-Zn-O类晶体（In₂SnZn₃O₈）。

可通过组成式In₂SnZn₂O₇(ZnO)_m（m是0或自然数）表示In-Sn-Zn-O类晶体的所述分层结构。

因为在变量m越大则In-Sn-Zn-O类晶体的结晶度越高，所以变量m优选为大。

使用In-Sn-Zn-O类材料以外的氧化物半导体的情况也是如此。

例如，图9A示出包括在In-Ga-Zn-O类材料的分层结构中的中基团L的模型。

在包括在In-Ga-Zn-O类材料的分层结构中的中基团L中，以从顶部开始的次序，邻近于在上半部及在下半部各半部中的三个四配位O原子的In原子键合至邻近于在上半部中的一个四配位O原子的Zn原子。

经由相关于Zn原子在下半部中的三个四配位O原子，Zn原子键合至邻近于在上半部及下半部各半部中的一个四配位O原子的Ga原子。

经由相关于Ga原子在下半部中的一个四配位O原子，Ga原子键合至邻近于在上半部及下半部各半部中的三个四配位O原子的In原子。

键合多个此种中基团以形成大基团。

图9B示出包括三个中基团的大基团M。

图9C示出从c-轴方向观察的图9B中显示的分层结构的原子排列。

此处，因为（六配位或五配位）In原子的电荷、（四配位）Zn原子的电荷以及（五配位）Ga原子的电荷分别为+3、+2以及+3，因此包括任何In原子、Zn原子以及Ga原子的小基团的电荷为0。

结果，具有此等小基团的组合之中基团的总电荷始终为0。

为形成In-Ga-Zn-O类材料的分层结构，不仅可以使用中基团L，也可以使用其中In原子、Ga原子以及Zn原子的排列与中基团L的配置不同的中基团，来形成大基团。

本实施方式可适当地与此说明书中公开的任何其它实施方式组合。

实施方式4

因为各种原因，绝缘栅极晶体管的实际测量的场效迁移率低于其本征迁移率，这不仅仅在使用氧化物半导体的情况中发生。

迁移率降低的原因之一是半导体内的缺陷或在半导体和绝缘膜间之界面处的缺陷。使用Levinson模型，理论上可基于半导体内不存在缺陷的假设计算场效迁移率。

假设半导体中存在势垒（诸如，晶粒边界），则可通过式2表示以μ表示的半导体的测量的场效迁移率，其中该半导体的本征迁移率为μ₀。

[式2]

μ = μ_{0} \exp (- \frac{E}{kT})

在该式中，E表示势垒的高度、k表示波兹曼常数、且T表示绝对温度。

另外，在将势垒归因于缺陷的假设下，根据Levinson模型势垒的高度可以式3表示。

[式3]

E = \frac{e^{2} N^{2}}{8 ϵn} = \frac{e^{3} N^{2} t}{8 ϵ C_{ox} V_{g}}

在该式中，e表示元电荷，N表示沟道中每单位面积的平均缺陷密度，ε表示半导体的介电常数，n表示沟道中每单位面积的载流子数，C_ox表示每单位面积的电容，V_g表示栅电压，而t表示沟道的厚度。

在半导体层的厚度小于或等于30nm的情况下，可将沟道厚度视为与半导体层的厚度相同。

通过式4表示线性区中的漏电流I_d。

[式4]

I_{d} = \frac{Wμ V_{g} V_{d} C_{ox}}{L} \exp (- \frac{E}{kT})

在该式中，L表示沟道长度，W表示沟道宽度，且在此例子中，L及W每一均为10μm。

此外，V_d表示漏电压。

将式4的两侧除以V_g，然后将两侧取对数，产生式5。

[式5]

(\frac{I_{d}}{V_{g}}) = \ln (\frac{Wμ V_{d} C_{ox}}{L}) \frac{E}{kT} = \ln (\frac{Wμ V_{d} C_{ox}}{L}) \frac{e^{3} N^{2} t}{8 kTϵ C_{ox} V_{g}}

式5的右侧是V_g的函数。

从式5发现，可从以ln（I_d/V_g）作为纵坐标并以1/V_g作为横坐标取得的线的斜率得到平均缺陷密度N。

换言之，可以从晶体管的I_d-V_g特性估算平均缺陷密度。

铟（In）、锡（Sn）以及锌（Zn）的比率为1：1：1的氧化物半导体的平均缺陷密度N约为1×10¹²/cm²。

在以此方式等得到的缺陷密度的基础上，可计算出μ₀为120cm²/Vs。

包括缺陷的In-Sn-Zn氧化物的测量迁移率约为35cm²/Vs。

然而，假设氧化物半导体内以及在氧化物半导体与绝缘膜之间的界面处不存在缺陷，则氧化物半导体的迁移率μ₀估算为120cm²/Vs。

须注意，即使当没有缺陷存在于半导体内时，在沟道与栅极绝缘层间的界面处的散射也影响晶体管的运输性质。换言之，通过式6表示在与沟道和栅极绝缘层之间的界面相距距离x的位置处的迁移率μ₁。

[式6]

\frac{1}{μ_{1}} = \frac{1}{μ_{0}} + \frac{D}{B} \exp (- \frac{x}{G})

在该式中，D表示栅极方向上的电场，且B及G是常数。B及G的值可从实际测量结果得到；根据上述测量结果，B是4.75×10⁷cm/s且G是10nm（表面散射的影响所到达的深度）。

随着D的增加（换言之，随着栅电压的增加），式6的第二项增加且因此迁移率μ₁降低。

图10显示其沟道以其中没有缺陷的理想氧化物半导体形成的晶体管的迁移率μ的计算结果E。

使用由Synopsys,Inc.制造的器件仿真软件Sentaurus Device用于该计算。

针对该计算，将氧化物半导体的能带隙、电子亲和势、相对介电常数以及厚度分别设定为2.8eV、4.7eV、15以及15nm。

这些值是根据通过溅射形成的氧化物半导体的薄膜的测量得到的。

另外，将晶体管的栅极、源极以及漏极的工作函数分别设定为5.5eV、4.6eV以及4.6eV。

将栅极绝缘层的厚度设定为100nm，并将其的相对介电常数设定为4.1。沟道长度及沟道宽度均为10μm，并将漏电压V_d设定为0.1V。

如计算结果E所示，迁移率在略高于1V的栅电压处具有大于100cm²/Vs的尖峰，并随着栅电压变高而降低，这些因为界面散射的影响增加。

为降低界面散射，优选半导体层的表面在原子层级上平坦（原子层平坦度）。

计算使用具有此种迁移率的氧化物半导体制造的小型晶体管的特性。

用于计算的晶体管包括在其中沟道形成区域设置在一对n-型半导体区域之间的氧化物半导体膜。

针对该计算，将该对n-型半导体区域的电阻率设定为2×10^-3Ωcm。

针对该计算，将沟道长度设定为33nm并将沟道宽度设定为40nm。

另外，将侧壁（sidewall）设置在栅电极的侧面上。

在与该侧壁交迭的半导体区域的部分为偏移区的条件下进行所述计算。

图11A至11C显示所述晶体管的漏电流（I_d，以实线表示）与迁移率（μ，以虚线表示）的栅电压（V_g：栅极和源极之间的电位差）相依性。

漏电流I_d是在漏电压（漏极和源极之间的电位差）为+1V的假设下计算的，而迁移率μ是在漏电压为+0.1V的假设下计算的。

图11A显示栅极绝缘层的厚度为15nm的情况下的计算结果。

图11B显示栅极绝缘层的厚度为10nm的情况下的计算结果。

图11C显示栅极绝缘层的厚度为5nm的情况下的计算结果。

随着栅极绝缘层越薄，关断状态下的漏电流I_d（关态电流）由其显著地减少。

相反地，在迁移率μ的峰值及导通状态下的漏电流I_d（导通状态电流）中并无显著改变。

图12A至12C显示偏移长度（侧壁长度）L_off为5nm的晶体管的漏电流I_d（以实线表示）及迁移率μ（以虚线表示）的栅电压V_g相依性。

漏电流I_d是在漏电压为+1V的假设下计算的，且迁移率μ是在漏电压为+0.1V的假设下计算的。

图12A显示栅极绝缘层的厚度为15nm的情况下的计算结果。

图12B显示栅极绝缘层的厚度为10nm的情况下的计算结果。

图12C显示栅极绝缘层的厚度为5nm的情况下的计算结果。

图13A至13C显示其中偏移长度（侧壁长度）L_off为15nm的所述晶体管的漏电流I_d（以实线表示）及迁移率μ（以虚线表示）的栅电压相依性。

漏电流I_d是在漏电压为+1V的假设下计算的，而迁移率μ是在漏电压为+0.1V的假设下计算的。

图13A显示栅极绝缘层的厚度为15nm的情况下的计算结果。

图13B显示栅极绝缘层的厚度为10nm的情况下的计算结果。

图13C显示栅极绝缘层的厚度为5nm的情况下的计算结果。

在任何该结构中，随着栅极绝缘层较薄，关态电流显著地减少，而在通态电流和迁移率μ的峰值中并无明显改变。

迁移率μ的峰值在图11A至11C中约为80cm²/Vs、在图12A至12C中约为60cm²/Vs、而在图13A至13C中约为40cm²/Vs；因此，当偏移长度L_off增加时，迁移率μ的峰值降低。

关态电流也是如此。

通态电流也随着偏移长度L_off的增加而降低；然而，通态电流的降低远缓于关态电流的降低。

另外，任何这些附图均显示了，在约为1V的栅电压处，漏电流超过存储元件等所需的10μA。

实施方式5

通过在加热衬底的同时沉积包含In、Sn以及Zn的氧化物半导体，或者，通过在所述氧化物半导体膜沉积之后的热处理，包括所述包含In、Sn以及Zn的氧化物半导体的晶体管可具有有利特性。

该氧化物半导体优选包含每一为5原子百分比或更高的In、Sn以及Zn。

通过在沉积包含In、Sn以及Zn的氧化物半导体膜之后刻意地加热衬底，可增加晶体管的场效迁移率。

此外，可使n-沟道晶体管的阈值电压在正方向上偏移。

n-沟道晶体管的阈值电压的正偏移使得用于保持n-沟道晶体管截止的电压的绝对值降低，使得可以减少电力消耗。

另外，通过阈值电压的正偏移使得阈值电压为0V以上，n-沟道晶体管可变成常断型（normally-off）晶体管。

将于下文描述使用包含In、Sn以及Zn的氧化物半导体的晶体管的特性。

（样品A至C的共同条件）

在下列条件下，在衬底上方形成氧化物半导体膜至具有15nm的厚度：使用具有In：Sn：Zn=1：1：1的组成比率的靶材；气体流率为Ar/O₂=6/9sccm；沉积压力为0.4帕；且沉积功率为100W。

接着，将氧化物半导体膜蚀刻为岛形。

然后，在氧化物半导体膜上方沉积钨层至具有50nm的厚度，并对其进行蚀刻，使得形成源电极及漏电极。

接着，通过使用硅烷气体（SiH₄）及一氧化二氮（N₂O）的等离子体增强CVD，形成氮氧化硅膜（SiON）作为栅极绝缘层至具有100nm的厚度。

然后，以如下方式形成栅电极：形成氮化钽层至15nm的厚度；形成钨层至135nm的厚度；并蚀刻这些层。

另外，通过等离子体增强CVD形成氮氧化硅膜（SiON）至300nm的厚度，并形成聚酰亚胺膜至1.5μm的厚度，从而形成层间绝缘层。

接着，以如下方式形成用于测量的焊垫：在层间绝缘层中形成接触孔；形成第一钛膜至50nm的厚度；形成铝膜至100nm的厚度；形成第二钛膜至50nm的厚度；并蚀刻这些膜。

以此方式，制造了具有晶体管的半导体装置。

（样品A）

在样品A中，在沉积氧化物半导体膜期间未对衬底进行加热。

此外，在样品A中，在沉积氧化物半导体膜之后及蚀刻氧化物半导体膜的前未进行热处理。

（样品B）

在样品B中，在衬底被加热至200℃的情况下沉积氧化物半导体膜。

另外，在样品B中，在沉积氧化物半导体膜之后及蚀刻氧化物半导体膜之前未进行热处理。

在加热衬底的同时沉积氧化物半导体膜，以将在氧化物半导体膜中作为施主的氢移除。

（样品C）

在样品C中，在衬底被加热至200℃的情况下沉积氧化物半导体膜。

另外，在样品C中，在沉积氧化物半导体膜之后且在蚀刻氧化物半导体膜之前，在氮气氛中以650℃进行一小时的热处理，然后在氧气氛中以650℃进行一小时的热处理。

在氮气氛中以650℃进行一小时的热处理以将在氧化物半导体膜中作为施主的氢移除。

通过移除氢（其在氧化物半导体膜中作为施主）的该热处理也将氧移除，导致氧空位，其在氧化物半导体膜中作为载流子。

因此，在氧气氛中以650℃进行一小时的热处理以减少氧空位。

（样品A至C的晶体管的特性）

图14A显示样品A的初始特性。

图14B显示样品B的初始特性。

图14C显示样品C的初始特性。

样品A的晶体管的场效迁移率为18.8cm²/Vs。

样品B的晶体管的场效迁移率为32.2cm²/Vs。

样品C的晶体管的场效迁移率为34.5cm²/Vs。

根据使用透射式电子显微镜（TEM）观察通过与样品A至C的沉积方法相似的沉积方法形成的氧化物半导体膜的横截面，在通过与其衬底在沉积期间被加热的样品B及样品C的沉积方式相似的沉积方式形成的样品中观察到结晶性。

另外，意外地，其衬底在沉积期间被加热的样品具有非晶部分及具有c-轴结晶取向的结晶部分。

在传统的多晶中，结晶部分中的晶体并不对准，且指向不同方向。这意谓着其衬底在沉积期间被加热的样品具有新颖的结构。

图14A至14C的比较带来这样的理解：沉积期间或沉积之后在衬底上进行的热处理可将作为施主的氢元素移除，因此n-沟道晶体管的阈值电压在正方向上偏移。

就是说，相较于在沉积期间未加热衬底的样品A的阈值电压，在沉积期间加热衬底的样品B的阈值电压在正方向上偏移。

此外，从在沉积期间加热衬底的样品B及样品C的比较发现，在沉积之后进行热处理的样品C的阈值电压在正方向上比在沉积之后不进行热处理的样品B的阈值电压偏移更多。

随着热处理的温度越高，越容易将轻元素（诸如，氢）移除；因此，热处理的温度越高，越可能移除氢。

因此，通过进一步增加沉积期间或沉积之后的热处理的温度，阈值电压很可能能够在正方向上更多偏移。

（样品B及样品C的栅极BT应力测试的结果）

对样品B（沉积后未进行热处理）及样品C（沉积后进行热处理）进行栅极BT应力测试。

首先，在25℃的衬底温度及10V的V_ds下测量各晶体管的V_gs-I_ds特性，以测量加热及施加高的正电压之前的晶体管特性。

接着，将衬底温度设定为150℃并将V_ds设定为0.1V。

之后，将20V的V_gs施加至栅极绝缘层并保持1小时。

然后，将V_gs设定为0V。

接着，在25℃的衬底温度及10V的V_ds下测量晶体管的V_gs-I_ds特性，以测量加热及施加高的正电压之后的晶体管特性。

如上所述的在加热及施加高的正电压之前及之后的晶体管的特性的比较被称为正BT测试。

另一方面，首先，在25℃的衬底温度及10V的V_ds下测量各晶体管的V_gs-I_ds特性，以测量加热及施加高的负电压之前的晶体管特性。

然后，将衬底温度设定为150℃并将V_ds设定为0.1V。

接着，将-20V的V_gs施加至栅极绝缘层并保持1小时。

接着，将V_gs设定为0V。

然后，在25℃的衬底温度及10V的V_ds下测量晶体管的V_gs-I_ds特性，以测量加热及施加高的负电压之后的晶体管特性。

如上所述的在加热及施加高的负电压之前及之后的晶体管的特性的比较被称为负BT测试。

图15A显示样品B的正BT测试的结果。图15B显示样品B的负BT测试的结果。

图16A显示样品C的正BT测试的结果。图16B显示样品C的负BT测试的结果。

虽然正BT测试及负BT测试是用于判定晶体管的劣化程度的测试，但从图15A及图16A发现，阈值电压可通过至少进行正BT测试而在正方向上偏移。

特别是，图15A揭示出正BT测试使晶体管成为常断型晶体管。

因此发现，除了晶体管的制造工序中的热处理外，进行正BT测试也使得能够提升阈值电压在正方向上的偏移，且因此可制造常断型晶体管。

图17显示样品A的晶体管的关态电流与在测量时的衬底温度（绝对温度）的倒数之间的关系。

在图17中，水平轴表示通过将测量时的衬底温度的倒数乘以1000所得到的值（1000/T）。

图17中的电流量是沟道宽度中的每微米的电流量。

在125℃的衬底温度（1000/T约为2.51）下的关态电流小于或等于1×10^-19A。

在85℃的衬底温度（1000/T约为2.79）下的关态电流小于或等于1×10^-20A。

换言之，发现相较于包含硅半导体的晶体管，包含氧化物半导体的晶体管的关态电流极低。

当温度降低时，关态电流降低；显然常温下的关态电流仍较低。

实施方式6

在本实施方式中，将参照图4及图5说明存储元件层叠在其中形成半导体电路的衬底上方的存储装置的例子。

图4是存储装置200的示意横截面图。在存储装置200中，使用用于形成半导体集成电路的已知技术将用于驱动存储元件的电路（驱动器电路203），诸如，读出放大器及解代码器，形成在单晶半导体衬底201的表面上方。单元晶体管层205形成在驱动器电路203上方，并且电容器层207形成在单元晶体管层205上方。

可依据实施方式2形成示出于图4中的单元晶体管及电容器。

经由接触插塞将单元晶体管的位线电连接至位于其下方的驱动器电路203。因此，经由共同位线将从驱动器电路203输出的电位信号输入至各单元晶体管。

虽然未示出，以相似方式经由接触插塞等将单元晶体管层205中的字线电连接至驱动器电路203。因此，可依据从驱动器电路203输出的电位控制单元晶体管的导通/截止状态。

在具有此种结构的存储装置200中，单元晶体管由位于单元晶体管下方的驱动器电路203控制，从而可以进行写入及读取操作。

以上述方式将集成的单元晶体管层205及电容器层207层叠在单晶半导体衬底201上方，因此可提供在衬底表面上占据非常小的面积的更高集成度的存储装置200。

此处，在形成在单元晶体管层205及电容器层207上方的绝缘层上方可另外层叠单元晶体管层及电容器层。

作为层叠若干单元晶体管层的结构的例子，图5示出了存储装置220的示意横截面图。

在存储装置220中，在形成在单晶半导体衬底201的表面上方的驱动器电路203上方，依次层叠单元晶体管层205a、电容器层207a、单元晶体管层205b、以及电容器层207b。

图5示出包括经由接触插塞将作为自衬底起的第二层的单元晶体管层205b中的位线电连接至驱动器电路203的区域的示意横截面图。

在电容器层207a及单元晶体管层205b之间设置绝缘层。为减少在电容器层中的电容器布线与位线之间以及在该电容器布线与字线之间产生的寄生电容，可以将绝缘层形成为具有足够大的厚度，或者，使用具有低介电常数的绝缘材料形成绝缘层。

须注意，本实施方式例示了层叠两层由单元晶体管及电容器组成的存储元件的结构；然而，并不限于此，可以采用三层或更多层的叠层。此外，此处显示将第二层中的单元晶体管设置在第一层中的单元晶体管的正上方的结构；替代地，第二层中的单元晶体管可以在平行于衬底表面的方向上偏移。

如上所述，在具有其中存储元件是以绝缘层位于其间的方式层叠的多层结构的存储装置220中，存储单元占据的衬底表面的面积减少；因此，可以提供高度集成的存储装置220。

本实施方式可适当地与此说明书中公开的任何其它实施例组合。

本申请基于分别于2011年3月10日及2011年5月19日向日本特许厅申请的日本专利申请案第2011-052448号及第2011-112648号，通过引用将其内容全部并入本文中。

Claims

1.一种半导体装置，包括：

绝缘表面；

晶体管，在所述绝缘表面上方，该晶体管包括位线、半导体层、栅极绝缘层以及字线，所述栅极绝缘层夹于所述半导体层的侧面及所述字线之间；以及

电容器，其与所述晶体管交迭，该电容器包括夹于电容器电极及电容器线之间的绝缘层，所述电容器电极与所述半导体层电接触，

其中所述位线、所述半导体层、所述电容器电极、所述绝缘层以及所述电容器线依次层叠，

其中所述半导体层包括具有比硅宽的能带隙的半导体材料，

其中所述晶体管及所述电容器被包括在存储单元中，且

其中，在所述存储单元中，分离所述电容器的最低部与所述电容器的最高部的距离小于所述存储单元的宽度。

2.根据权利要求1所述的半导体装置，

其中所述半导体层的底表面与所述位线完全接触。

3.根据权利要求1所述的半导体装置，

其中所述栅极绝缘层覆盖所述位线的侧表面，且

其中所述半导体层的顶表面、所述栅极绝缘层的顶表面和所述字线的顶表面在同一水平面中。

4.根据权利要求1所述的半导体装置，

其中所述半导体层包括具有大于或等于2.5eV且小于或等于4eV的能带隙的材料。

5.根据权利要求1所述的半导体装置，

其中所述半导体层通过沉积薄膜半导体材料而形成。

6.根据权利要求1所述的半导体装置，

其中所述半导体层包括氧化物半导体。

7.根据权利要求1所述的半导体装置，

其中所述半导体层包括c-轴对准的结晶氧化物半导体。

8.根据权利要求1所述的半导体装置，还包括形成在半导体衬底上方的驱动器电路，

其中所述晶体管及所述电容器形成在所述驱动器电路上方并功能性地连接至所述驱动器电路。

9.根据权利要求1所述的半导体装置，还包括形成在半导体衬底上方的驱动器电路，

其中经由接触插塞将所述驱动器电路电连接至所述位线，且

其中所述晶体管及所述电容器形成在所述驱动器电路上方。

10.根据权利要求1所述的半导体装置，

其中所述半导体层为棱柱形状或圆柱形状，且

其中所述字线面对所述半导体层的一个侧面或多个侧面。

11.根据权利要求1所述的半导体装置，

其中所述半导体装置是存储装置。

12.一种半导体装置，包括：

绝缘表面；

第一导电层，形成在所述绝缘表面上方；

半导体层，形成在所述第一导电层上方并与所述第一导电层电接触；

第二导电层，形成在所述半导体层上方并与所述半导体层电接触；

绝缘层，形成在所述第二导电层上方；

第三导电层，形成在所述绝缘层上方并与所述第二导电层及所述半导体层交迭；

第四导电层，面对所述半导体层的侧面；以及

栅极绝缘层，夹于所述第四导电层与所述半导体层之间，

其中所述半导体层包括具有比硅宽的能带隙的半导体材料，

其中所述第二导电层及所述第三导电层被至少部分地包括在存储单元中，且

其中，在所述存储单元中，分离所述第二导电层的最低底表面与所述第三导电层的最高顶表面的距离小于所述存储单元的宽度。

13.根据权利要求12所述的半导体装置，

其中所述第一导电层、所述第二导电层以及所述第四导电层分别形成晶体管的源极、漏极以及栅极，所述晶体管包括所述半导体层作为沟道形成层；且

其中所述第二导电层及所述第三导电层形成电容器的两个相对电极。

14.根据权利要求12所述的半导体装置，

其中所述半导体层的底表面与所述第一导电层完全接触。

15.根据权利要求12所述的半导体装置，

其中所述栅极绝缘层覆盖所述第一导电层的侧表面，且

其中所述半导体层的顶表面、所述栅极绝缘层的顶表面和所述第四导电层的顶表面在同一水平面中。

16.根据权利要求12所述的半导体装置，

17.根据权利要求12所述的半导体装置，

其中所述半导体层通过沉积薄膜半导体材料而形成。

18.根据权利要求12所述的半导体装置，

其中所述半导体层包括氧化物半导体。

19.根据权利要求12所述的半导体装置，

其中所述半导体层包括c-轴对准的结晶氧化物半导体。

20.根据权利要求12所述的半导体装置，还包括形成在半导体衬底上方的驱动器电路，

其中所述第一导电层及所述第二导电层形成在所述驱动器电路上方并功能性地连接至所述驱动器电路。

21.根据权利要求12所述的半导体装置，还包括形成在半导体衬底上方的驱动器电路，

其中经由接触插塞将所述驱动器电路电连接至所述第一导电层，且

其中所述第一导电层及所述第二导电层形成在所述驱动器电路上方。

22.根据权利要求12所述的半导体装置，

其中所述半导体层为棱柱形状或圆柱形状，且

其中所述第四导电层面对所述半导体层的一个侧面或多个侧面。

23.根据权利要求12所述的半导体装置，

其中所述半导体装置是存储装置。

24.一种半导体装置的制造方法，包括下列步骤：

在绝缘表面上方形成位线；

在所述位线上方形成半导体层，所述半导体层是棱柱形状或圆柱形状，并包括具有比硅宽的能带隙的半导体材料；

形成覆盖所述位线及所述半导体层的栅极绝缘层；

以所述栅极绝缘层夹于其间的方式，形成覆盖所述半导体层的至少部分侧面的字线；

将所述栅极绝缘层的一部分移除，以曝露所述半导体层的顶表面；

形成与所述半导体层的所述顶表面接触的电容器电极；以及

在所述电容器电极上方顺序层叠绝缘层及电容器线，

其中所述半导体层是晶体管的一部分，

其中所述电容器电极和所述电容器线中的每一个是电容器的一部分，

其中所述晶体管和所述电容器被包括在存储单元中，且

25.根据权利要求24所述的半导体装置的制造方法，

其中所述半导体层是氧化物半导体层。

26.根据权利要求24所述的半导体装置的制造方法，

其中所述半导体层是c-轴对准的结晶氧化物半导体。

27.根据权利要求24所述的半导体装置的制造方法，所述半导体层的形成包括下列步骤：

在加热的衬底上沉积氧化物半导体膜；

蚀刻所述氧化物半导体膜以形成所述半导体层，以及

其中将所述栅极绝缘层的所述一部分移除以曝露所述半导体层的所述顶表面的步骤是以平坦化步骤来执行的，使得所述半导体层的顶表面、所述栅极绝缘层的顶表面和所述字线的顶表面在同一水平面中。