KR101970946B1 - 반도체 기억 장치 및 그 제작 방법 - Google Patents

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Abstract

홈부가 형성된 절연막과, 홈부를 사이에 개재하여 이간된 한 쌍의 전극과, 홈부의 측면 및 바닥 면과 접하고, 홈부의 깊이보다도 두께가 얇은, 한 쌍의 전극과 접하는 산화물 반도체막과, 산화물 반도체막을 덮는 게이트 절연막과, 게이트 절연막을 개재하여 산화물 반도체막과 중첩하여 형성된 게이트 전극을 갖는 트랜지스터와, 커패시터를 갖는 반도체 기억 장치이다.

Description

반도체 기억 장치 및 그 제작 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
트랜지스터 등의 반도체 소자를 포함하는 회로를 갖는 반도체 기억 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory)은, 1개의 트랜지스터와 1개의 커패시터로 1비트분의 데이터를 기억할 수 있는 반도체 기억 장치이다. DRAM은 단위 메모리 셀당 면적이 작고, 모듈화했을 때의 집적화가 용이하고, 또한 저렴하게 제조할 수 있는 이점을 가진다.
DRAM은 다른 반도체 집적 회로와 같이 스케일링 법칙(scaling law)에 따라서 회로 패턴의 미세화가 진행되어 왔는데, 디자인 룰(design rule)을100㎚ 이하로 하는 것은 어렵다고 생각되었던 시기도 있었다. 그 이유 중의 하나로서, 트랜지스터의 채널 길이가 100㎚ 이하가 되면, 단채널 효과에 의해 펀치스루 현상(punch-through phenomenon)에 의한 누설 전류가 흐르기 쉬워져 트랜지스터가 스위칭 소자로서 기능하지 않게 되는 경우가 있다. 펀치스루 전류를 방지하기 위해서는, 실리콘 웨이퍼에 고농도의 불순물을 도핑하면 좋지만, 그렇게 하면 소스와 기판 사이 또는 드레인과 기판 사이에 접합 누설 전류가 흐르기 쉬워져 결국에는 메모리의 유지 특성을 저하시키는 원인이 되어 이 문제의 해결책으로서 적절하지 않았다.
이와 같은 문제에 대해, 메모리 셀을 구성하는 트랜지스터를 홈부를 따라서 형성하고, 1개의 메모리 셀이 차지하는 면적을 축소시키면서, 트랜지스터의 실효상의 채널 길이를 단채널 효과가 생기지 않을 정도로 유지하는 방법이 고려되어 왔다. 예를 들면, 트랜지스터의 채널부가 형성되는 영역에 U자 형상의 세로로 긴 홈부를 형성하고, 이 홈부의 벽면을 따라서 게이트 절연막을 형성하고, 또한 이 홈부에 게이트 전극을 매립한 구조이다(비특허문헌 1 참조).
이와 같은 구조를 채널부에 갖는 트랜지스터는, 소스 영역과 드레인 영역 사이를 흐르는 전류가 홈 부분을 돌아 들어오는 형태로 흐르기 때문에 실효상의 채널 길이가 길게 되어 있다. 이로 인해, 트랜지스터의 점유 면적을 축소시키면서, 단채널 효과를 억제할 수 있는 것과 같은 효과를 나타낸다.
또한, DRAM은 커패시터에 축적된 전하가 트랜지스터의 오프 전류에 의해 누설되기 때문에, 필요한 전하가 소실되기 전에 다시 충전할(리플레쉬할) 필요가 있었다.
Kinam Kim, 「Technology for sub-50nmDRAM and NAND Flash Manufacturing」, International Electron Devices Meeting, 2005. IEDM Technical Digest, pp.333-336
종래의 DRAM은, 데이터를 유지하기 위해 수십 밀리초 간격으로 리플레쉬를 하지 않으면 안되어 소비 전력의 증대를 초래하였다. 또한, 빈번하게 트랜지스터의 온 상태와 오프 상태가 전환되기 때문에 트랜지스터의 열화가 문제가 되었다. 이러한 문제는, 메모리 용량이 증대되고, 트랜지스터의 미세화가 진행됨에 따라서 현저해졌다.
그래서, 반도체 기억 장치에 있어서의 데이터 유지를 위한 리플레쉬 동작의 횟수를 저감시키고, 소비 전력이 작은 반도체 기억 장치를 제공하는 것을 과제의 하나로 한다.
또한, 집적도를 높여도 단채널 효과의 영향이 저감되고, 또한 종래에 비해 포토리소그래피 공정수의 증가를 억제한 반도체 기억 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 홈부가 형성된 절연막과, 홈부를 사이에 개재하여 이간된 한 쌍의 전극과, 홈부의 측면 및 바닥 면과 접하고, 홈부의 깊이보다도 두께가 얇은, 한 쌍의 전극과 접하는 산화물 반도체막과, 산화물 반도체막을 덮는 게이트 절연막과, 게이트 절연막을 개재하여 산화물 반도체막과 중첩되어 형성된 게이트 전극을 갖는 트랜지스터와, 한 쌍의 전극의 한쪽과 접속하고, 한 쌍의 전극과 동일 층이고 동일 재료인 제 1 용량 전극과, 게이트 절연막과 동일 층이고 동일 재료인 유전체막을 개재하여, 제 1 용량 전극과 중첩되는 게이트 전극과 동일 층이고 동일 재료인 제 2 용량 전극을 갖는 커패시터로 구성되는 반도체 기억 장치이다.
본 명세서에 있어서, 「제 1 막과 제 2 막이 동일 층이고 동일 재료인」경우, 제 1 막을 연장시킨 끝이 제 2 막이라도 좋고, 제 1 막과 제 2 막이 분리되어 있어도 좋다.
트랜지스터의 채널 영역을 형성하는 산화물 반도체막이 홈부를 따르는 형상을 취함으로써, 외견상의 채널 길이인 상면에서 본 한 쌍의 전극간 거리에 대해, 실효상의 채널 길이를 길게 할 수 있기 때문에, 트랜지스터의 사이즈를 축소시켰을 때에도 단채널 효과의 영향을 저감시킬 수 있다.
본 발명의 일 형태는, 절연막과, 절연막 위에 형성된, 이 절연막과 상면 형상이 대략 일치하는 한 쌍의 전극과, 한 쌍의 전극과 접하는 산화물 반도체막과, 산화물 반도체막을 덮는 게이트 절연막과, 게이트 절연막을 개재하여 산화물 반도체막과 중첩되어 형성된 게이트 전극을 갖는 트랜지스터와, 커패시터를 갖는 반도체 기억 장치이다.
본 명세서에 있어서, 「상면 형상이 대략 일치한다」란, 하나의 막의 상단부와 다른 막의 하단부가 일치하는 경우, 하나의 막의 일측면이 다른 막의 일측면에 대해 내측으로 오목한 경우 및 각 층의 일측면의 테이퍼 형상이 각각 상이한 경우를 포함하여 상면에서 본 막과 막의 측면 윤곽이 대략 일치하는 것을 가리킨다.
트랜지스터에 있어서, 한 쌍의 전극과 절연막의 상면 형상이 대략 일치하는 형상으로 하고, 또한 채널 영역을 형성하는 산화물 반도체막을 한 쌍의 전극 및 절연막의 측면과 접하는 구조로 한다. 그와 같이 함으로써, 외견상의 채널 길이인 상면에서 본 한 쌍의 전극간 거리에 대해, 실효상의 채널 길이를 길게 할 수 있기 때문에, 트랜지스터의 사이즈를 축소시켰을 때에도 단채널 효과의 영향을 저감시킬 수 있다.
여기서, 한 쌍의 전극과 절연막은 가공을 위한 마스크를 공통적으로 사용할 수 있거나, 또는 마스크로서 한 쌍의 전극을 사용하여 절연막을 가공할 수 있기 때문에, 포토리소그래피 공정수를 증가시킬 필요가 없다.
본 발명의 일 형태는, 커패시터를 홈부를 따르는 형상으로 제작하는 반도체 기억 장치이다.
커패시터를 홈부를 따라서 제작하기 위해서는, 트랜지스터의 형성 영역에 형성되는 홈부와 같은 홈부를 커패시터의 형성 영역에도 형성하면 좋다. 양측 홈부는, 동일 공정에 의해 형성되는 것이 가능하다.
커패시터를 홈부를 따르는 형상으로 제작함으로써, 반도체 기억 장치의 집적도를 더욱 높일 수 있다.
또한, 트랜지스터의 채널 영역에 산화물 반도체막을 사용함으로써, 트랜지스터의 오프 전류를 저감시킬 수 있다. 여기서, 오프 전류란, 트랜지스터의 게이트 전극 및 소스 전극 사이에 전압을 인가하지 않은 상태에 있어서, 소스 전극과 드레인 전극 사이를 이동하는 전하에 따른 전류를 말한다.
산화물 반도체막으로서, 밴드 갭이 2.5eV 이상, 바람직하게는 3.0eV 이상의 재료를 선택하면 좋다. 밴드 갭을 상기한 범위로 함으로써, 트랜지스터의 오프 전류를 작게 할 수 있다. 또한, 본 발명의 일 형태를, 밴드 갭이 상기한 범위에 들어가고, 또한 반도체 특성을 나타내는 재료로 치환하여 적용해도 상관없다.
또한, 산화물 반도체막은, 간접적 또는 직접적으로 캐리어를 생성하는 불순물(수소, 알칼리 금속, 알칼리 토금속, 희가스, 질소, 인 및 붕소 등)이 극히 적어지도록 고순도화되어 있으면 바람직하다. 또한, 산소 결손을 극력 저감시키는 것이 바람직하다. 산화물 반도체막 중의 불순물 및 산소 결손을 저감시킴으로써, 산화물 반도체막 중에 있어서의 캐리어의 생성이 저감되고, 트랜지스터의 오프 전류를 작게 할 수 있다.
이와 같이, 오프 전류가 작은 트랜지스터를 형성함으로써, DRAM의 커패시터에 축적되는 전하의 유지 특성을 향상시킬 수 있으며, 그 결과, 리플레쉬 동작을 저감시키고, 또한 커패시터의 면적을 작게 하는 것이 가능해진다.
반도체 기억 장치에 있어서의 데이터 유지를 위한 리플레쉬 동작의 횟수를 저감시켜 소비 전력이 작은 반도체 기억 장치를 제공한다.
또한, 트랜지스터의 채널 영역을 홈부를 따르는 형상으로 함으로써, 집적도를 높여도 단채널 효과의 영향이 저감되고, 또한 종래와 비교하여 포토리소그래피 공정수의 증가를 억제한 반도체 기억 장치를 제공한다.
도 1은 본 발명의 일 형태인 반도체 기억 장치의 예를 도시하는 상면도 및 단면도.
도 2는 본 발명의 일 형태인 반도체 기억 장치의 예를 도시하는 상면도 및 단면도.
도 3은 본 발명의 일 형태인 반도체 기억 장치의 예를 도시하는 상면도 및 단면도.
도 4는 본 발명의 일 형태인 반도체 기억 장치의 예를 도시하는 상면도 및 단면도.
도 5는 본 발명의 일 형태인 반도체 기억 장치의 예를 도시하는 상면도 및 단면도.
도 6은 본 발명의 일 형태인 반도체 기억 장치의 예를 도시하는 회로도.
도 7은 본 발명의 일 형태인 반도체 기억 장치의 예를 도시하는 회로도 및 전기 특성을 도시하는 도면.
도 8은 본 발명의 일 형태인 반도체 기억 장치의 제작 방법의 예를 도시하는 단면도.
도 9는 본 발명의 일 형태인 반도체 기억 장치의 제작 방법의 예를 도시하는 단면도.
도 10은 본 발명의 일 형태인 반도체 기억 장치의 제작 방법의 예를 도시하는 단면도.
도 11은 본 발명의 일 형태인 반도체 기억 장치의 제작 방법의 예를 도시하는 단면도.
도 12는 본 발명의 일 형태인 전자 기기의 예를 도시하는 사시도.
도 13은 본 발명의 일 형태인 반도체 기억 장치의 제작 방법의 예를 도시하는 단면도.
이하에서는, 본 발명의 실시 형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어, 동일한 것을 가리키는 부호는 상이한 도면간에도 공통적으로 사용한다. 또한, 같은 것을 가리킬 때에는 해칭 패턴을 동일하게 하고, 특별히 부호를 부여하지 않는 경우가 있다.
이하, 본 발명의 설명을 행하지만, 본 명세서에서 사용하는 용어에 관해서 간단히 설명한다. 먼저, 트랜지스터의 소스와 드레인에 관해서는, 본 명세서에 있어서는, 한쪽을 드레인이라고 부를 때 다른 쪽을 소스로 한다. 즉, 전위의 고저에 의해, 이들을 구별하지 않는다. 따라서, 본 명세서에 있어서, 소스로 되어 있는 부분을 드레인이라고 바꿔 읽을 수도 있다.
또한, 전압이란, 어떤 전위와, 기준 전위(예를 들면 그라운드 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압, 전위, 전위차를, 각각 전위, 전압, 전압차와 바꾸어 말하는 것이 가능하다.
본 명세서에 있어서는, 「접속한다」라고 표현되는 경우에 있어서도, 현실 회로에서는, 물리적인 접속 부분이 없고, 배선이 연신되어 있는 경우만인 경우도 있다.
또한, 제 1, 제 2로서 부여되는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유 명칭을 나타내는 것은 아니다.
또한, 본 명세서에서는, 매트릭스에 있어서 특정한 행이나 열, 위치를 취급하는 경우에는, 부호에 좌표를 나타내는 기호를 붙이며, 예를 들면, 「트랜지스터(Tr_n_m)」, 「비트선(BL_m)」과 같이 표기하지만, 특별히, 행이나 열, 위치를 특정하지 않는 경우나 집합적으로 취급하는 경우, 또는 어느 위치에 있는지 명확한 경우에는, 「트랜지스터(Tr1)」, 「비트선(BL)」, 또는, 단순히 「트랜지스터」, 「비트선」과 같이 표기하는 경우도 있다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태를 적용한 반도체 기억 장치를 구성하는 트랜지스터에 관해서 설명한다.
도 1a는 트랜지스터(1150)의 상면도이다. 도 1a에 있어서의 일점 쇄선(A-B)에 대응하는 단면(A-B), 및 일점 쇄선(C-D)에 대응하는 단면(C-D)을, 각각 도 1b 및 도 1c에 도시한다.
트랜지스터(1150)는 절연 표면을 갖는 기판(1100) 위의 한 쌍의 전극(1116), 및 한 쌍의 전극(1116) 아래에 있으며 한 쌍의 전극(1116)과 상면 형상이 대략 일치하는 절연막(1103)과, 한 쌍의 전극(1116), 및 절연막(1103)의 측면 및 기판(1100)의 표면과 접하는 산화물 반도체막(1106)과, 산화물 반도체막(1106)을 덮는 게이트 절연막(1112)과, 게이트 절연막(1112)을 개재하여 산화물 반도체막(1106) 위에 형성된 게이트 전극(1104)을 가진다.
또한, 절연막(1103)은, 절연막(1103)이 형성하는 홈부의 측면과 한 쌍의 전극(1116)의 측면이 상면에서 볼 때 대략 일치(즉, 절연막(1103)이 형성하는 홈부의 측면이 한 쌍의 전극(1116)의 측면에 대해 동일한 넓이를 가지고 있다)하고 있으면 양호하며, 기판(1100)을 노출시키는 구조로 한정되지 않는다. 이로 인해, 산화물 반도체막(1106)은 기판(1100)의 표면과 접하고 있는 구조로 한정되지 않고, 예를 들면, 절연막(1103)이 형성하는 홈부의 측면 및 바닥 면과 접하고 있는 구조로 해도 좋다.
트랜지스터(1150)는, 절연막(1103)이 형성하는 홈부가 형성됨으로써, 상면에서 본 한 쌍의 전극(1116)간 거리인 외견상의 채널 길이(도 1a 참조)에 대해, 산화물 반도체막(1106)에 의해 형성되는 채널 영역의 길이(실효상의 채널 길이, 도 1b 참조)를, 길게 하는 것이 가능하게 된다. 예를 들면, 상면에서 본 한 쌍의 전극(1116)간 거리보다도 절연막(1103)의 두께가 커지도록 절연막(1103)의 두께를 선택함으로써, 외견상의 채널 길이에 대해, 실효상의 채널 길이를 3배 이상으로 할 수 있다. 외견상의 채널 길이에 대해, 실효상의 채널 길이를 길게 하기 위해서는, 적어도 절연막(1103)보다도 얇게 산화물 반도체막(1106)을 형성할 필요가 있다.
예를 들면, 외견상의 채널 길이를 15㎚ 이상 100㎚ 이하로 한다. 그 때, 절연막(1103)이 형성하는 홈부의 깊이는 7.5㎚ 이상 200㎚ 이하로 하면 좋다.
기판(1100)에 큰 제한은 없지만, 적어도, 나중의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을, 기판(1100)으로서 사용해도 좋다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용하는 것도 가능하며, 이러한 기판 위에 반도체 소자가 형성된 것을 기판(1100)으로서 사용해도 좋다.
또한, 기판(1100)으로서, 가요성 기판을 사용해도 좋다. 이 경우에는, 가요성 기판 위에 직접적으로 트랜지스터를 제작한다. 또한, 가요성 기판 위에 트랜지스터를 형성하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(1100)으로 전치하는 방법도 있다. 이 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
게이트 전극(1104)은, Al, Ti, Cr, Co, Ni, Cu,Y, Zr, Mo, Ag, Ta 및 W, 이들의 질화물, 산화물 및 금속으로부터 하나 이상 선택하고, 단층으로 또는 적층으로 사용하면 좋다. 또한, 게이트 전극(1104)으로서 산화물을 사용하는 경우는, 5×1019㎝-3 이상 20atomic% 이하, 바람직하게는 1×1020㎝-3 이상 7atomic% 이하의 질소를 함유해도 좋다. 예를 들면, 1×1020㎝-3 이상 7atomic% 이하의 질소를 함유하고, 또한 In, Ga 및 Zn을 함유하는 산화물막을 사용하면 좋다. 산화물막을 게이트 전극(1104)에 사용하는 경우, 산화물막은 금속막에 비해 저항이 높기 때문에, 게이트 전극 전체의 저항을 저감시키기 위해, 시트 저항이 10Ω/sq 이하인 저저항막을 적층하여 형성하면 바람직하다. 또한, 단위가 ㎝-3인 농도는 SIMS(Secondary Ion Mass Spectrometry) 분석에 의해 정량화할 수 있으며, 단위가 atomic%인 농도는 XPS(X-ray Photoelectron Spectroscopy) 분석에 의해 정량화할 수 있다.
산화물 반도체막(1106)은, 스퍼터링법, 플라즈마 CVD법, PLD(Pulse Laser Deposition)법, MBE(Molecular Beam Epitaxy)법 또는 증착법 등을 사용하고, 예를 들면, In, Ga, Zn 및 Sn으로부터 선택된 2종 이상을 함유하는 재료를 사용하면 좋다.
산화물 반도체막(1106)으로서, 예를 들면, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료나, In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등을 사용하면 좋다. 여기서, 예를 들면, In-Ga-Zn-O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 의미이며, 그 조성비는 특별히 상관없다. 또한, In과 Ga과 Zn 이외의 원소를 함유해도 좋다. 이 때, 산화물 반도체막(1106)의 화학량론비에 대해, O를 과잉으로 하면 바람직하다. O를 과잉으로 함으로써 산화물 반도체막(1106)의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
또한, 일례로서, 산화물 반도체막(1106)으로서 In-Zn-O계의 재료를 사용하는 경우, 원자수비로, In/Zn=0.5 이상 50 이하, 바람직하게는 In/Zn=1 이상 20 이하, 더욱 바람직하게는 In/Zn=1.5 이상 15 이하로 한다. Zn의 원자수비를 상기한 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 하면 바람직하다.
산화물 반도체막(1106)으로서, 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용해도 좋다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속원소를 나타낸다. 예를 들면, M으로서, Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co 등을 사용해도 좋다.
산화물 반도체막(1106)은 트랜지스터의 오프 전류를 저감시키기 위해, 밴드 갭이 2.5eV 이상, 바람직하게는 3.0eV 이상인 재료를 선택한다. 단, 산화물 반도체막 대신에, 밴드 갭이 상기의 범위에 있는 반도체성을 나타내는 재료를 사용해도 상관없다.
산화물 반도체막(1106)은, 수소, 알칼리 금속 및 알칼리 토금속 등이 저감되어 불순물 농도가 극히 낮은 산화물 반도체막이다. 이로 인해, 산화물 반도체막(1106)을 채널 영역에 사용한 트랜지스터는 오프 전류를 작게 할 수 있다.
산화물 반도체막(1106) 중의 수소 농도는, 5×1018㎝-3 미만, 바람직하게는 1×1018㎝-3 이하, 보다 바람직하게는 5×1017㎝-3이하, 더욱 바람직하게는 1×1016㎝-3 이하로 한다.
알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서, 불순물이 된다. 특히, 알칼리 금속 중 나트륨(Na)은, 산화물 반도체막에 접하는 절연막이 산화물인 경우, 상기 절연막 중으로 확산되어 Na＋가 된다. 또한, Na는, 산화물 반도체막 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 또는, 그 결합 중으로 끼어든다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리온화, 전계 효과 이동도 저하 등의 트랜지스터 특성의 열화가 일어나고, 또한, 특성의 편차도 발생한다. 이 불순물에 의해 초래되는 트랜지스터 특성의 열화와 특성의 편차는, 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 있어서 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소 농도가 1×1018㎝-3이하, 보다 바람직하게는 1×1017㎝-3 이하인 경우에는, 상기 불순물의 농도를 저감시키는 것이 바람직하다. 구체적으로, Na 농도의 측정값은, 5×1016㎝-3 이하, 바람직하게는 1×1016㎝-3 이하, 더욱 바람직하게는 1×1015㎝-3이하로 하면 좋다. 마찬가지로, 리튬(Li) 농도의 측정값은, 5×1015㎝-3 이하, 바람직하게는 1×1015㎝-3 이하로 하면 좋다. 마찬가지로, 칼륨(K) 농도의 측정값은, 5×1015㎝-3 이하, 바람직하게는 1×1015㎝-3 이하로 하면 좋다.
이상에 나타낸 산화물 반도체막(1106)을 트랜지스터의 채널 영역에 사용함으로써 트랜지스터의 오프 전류를 작게 할 수 있다.
산화물 반도체막(1106)은 단결정, 다결정(폴리크리스탈이라고도 한다) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막(1106)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은, 완전한 단결정이 아니며 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 한 변이 100㎚ 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지며, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면 근방에 대해 표면 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
절연막(1103) 및 게이트 절연막(1112)은, 예를 들면 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 산화이트륨 또는 산화지르코늄 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 예를 들면, 열산화법, 플라즈마 CVD법, 스퍼터링법 등으로 형성하면 좋다.
절연막(1103) 및 게이트 절연막(1112)은, 가열 처리에 의해 산소를 방출하는 막을 사용하면 바람직하다. 가열 처리에 의해 산소를 방출하는 막을 사용함으로써, 산화물 반도체막(1106) 및 산화물 반도체막(1106)의 계면 근방에 발생하는 결함을 수복할 수 있어 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
「가열 처리에 의해 산소를 방출한다」란, TDS(Thermal Desorption Spectroscopy：승온 탈리 가스 분광법) 분석으로, 산소 원자로 환산한 산소 방출량이 1.0×1018㎝-3 이상, 바람직하게는 3.0×1020㎝-3 이상인 것을 말한다.
여기서, TDS 분석으로, 산소 원자로 환산한 산소 방출량의 측정 방법에 관해서, 이하에 설명한다.
TDS 분석했을 때의 기체의 방출량은, 스펙트럼의 적분값에 비례한다. 이로 인해, 측정한 스펙트럼의 적분값과 표준 시료의 기준값의 비에 의해, 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란, 소정의 원자 밀도를 갖는 시료의, 스펙트럼의 적분값에 대한 원자 밀도의 비율이다.
예를 들면, 표준 시료인 소정 밀도의 수소를 함유하는 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 방출량(NO2)은 수학식 1로 구할 수 있다. 여기서, TDS 분석에서 얻어진 질량수 32에서 검출되는 스펙트럼 전체가 산소 분자 유래라고 가정한다. 질량수 32의 것으로서 그 밖에 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 함유하는 산소 분자에 관해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
NO2=NH2/SH2×SO2×α (수식 1)
NH2는, 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는, 절연막을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는 TDS 분석에 있어서의 스펙트럼 강도에 영향을 주는 계수이다. 수학식 1의 상세에 관해서는, 일본 공개특허공보 제(평)6-275697호를 참조한다. 또한, 상기 절연막의 산소 방출량은 덴시가가쿠 가부시키가이샤 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016atoms/㎤의 수소 원자를 함유하는 실리콘 웨이퍼를 사용하여 측정한다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관해서도 추산할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은, 산소 분자의 방출량의 2배가 된다.
상기 구성에 있어서, 가열 처리에 의해 산소를 방출하는 막은, 산소가 과잉인 산화실리콘(SiOX(X>2))이라도 좋다. 산소가 과잉인 산화실리콘(SiOX(X>2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 함유하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는, 러더포드 후방 산란법에 의해 측정한 값이다.
절연막(1103) 및 게이트 절연막(1112)으로부터 산화물 반도체막(1106)으로 산소가 공급됨으로써, 산화물 반도체막(1106)과 절연막(1103)의 계면 준위, 또는 산화물 반도체막(1106)과 게이트 절연막(1112)의 계면 준위를 저감시킬 수 있다. 그 결과, 트랜지스터의 동작 등에 기인하여, 산화물 반도체막(1106)과 절연막(1103)의 계면, 또는 산화물 반도체막(1106)과 게이트 절연막(1112)의 계면에 캐리어가 포획되는 것을 억제할 수 있어 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막(1106)의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로 산화물 반도체막의 산소 결손은, 일부가 도너가 되어 캐리어인 전자를 방출한다. 그 결과, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트되어 버린다. 절연막(1103) 및 게이트 절연막(1112)으로부터 산화물 반도체막(1106)에 산소가 충분히 공급됨으로써, 임계값 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막의 산소 결손을 저감시킬 수 있다.
한 쌍의 전극(1116)은, 게이트 전극(1104)으로 나타낸 금속막, 금속 질화물막, 금속 산화물막 또는 합금막 등을 단층으로 또는 적층으로 사용하면 좋다.
이상과 같이 하여 얻어진 트랜지스터(1150)는, 산화물 반도체막(1106)을 사용함으로써, 오프 전류가 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하로 할 수 있기 때문에, 커패시터에 축적된 전하를 장기간에 걸쳐 유지하는 것이 가능한 반도체 기억 장치를 제공할 수 있다. 이로 인해, 리플레쉬 동작을 행하는 빈도를 저감시킬 수 있어 소비 전력을 저감시킨 반도체 기억 장치를 제공할 수 있다. 또한, 트랜지스터(1150)는 동작 빈도가 낮아지기 때문에 전기 특성의 열화가 적고, 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.
본 실시 형태에 나타내는 트랜지스터(1150)를 제작하는 방법의 일례에 관해서, 도 13을 사용하여 설명한다.
먼저, 기판(1100) 위에 절연막(1183)을 성막한다. 다음에, 도전막(1184)을 성막한다(도 13a 참조). 또한, 절연막(1183) 및 도전막(1184)을 대기에 노출시키지 않고 연속적으로 성막해도 좋다. 이와 같이 함으로써, 각 층의 계면의 청정도를 높이고, 또한 불순물(수소, 알칼리 금속, 알칼리 토금속, 질소, 인 및 붕소 등)의 혼입을 저감시킬 수 있어 바람직하다.
다음에, 포토리소그래피 공정 등을 적용하여 도전막(1184) 위에 레지스트 마스크를 형성한다. 상기 레지스트 마스크를 사용하여, 도전막(1184) 및 절연막(1183)을 가공하여 상면 형상이 대략 일치하는 한 쌍의 전극(1116) 및 절연막(1103)을 형성한다(도 13b 참조). 이 때, 동일한 레지스트 마스크를 사용하여 도전막(1184) 및 절연막(1183)을 가공하여 한 쌍의 전극(1116) 및 절연막(1103)을 형성해도 상관없으며, 한 쌍의 전극(1116)을 형성한 후, 레지스트 마스크를 제거하고, 한 쌍의 전극(1116)을 마스크로 사용하여 절연막(1183)을 가공하여 절연막(1103)을 형성해도 상관없다. 이와 같이, 한 쌍의 전극(1116) 및 절연막(1103)의 상면 형상을 대략 일치시킴으로써, 포토리소그래피 공정수 또는 포토리소그래피 공정에 필요한 포토마스크수를 삭감하는 것이 가능하게 된다.
다음에, 한 쌍의 전극(1116)과 접하고, 절연막(1103)의 측면 및 기판(1100)의 표면과 접하는 산화물 반도체막(1106)을 형성한다(도 13c 참조). 산화물 반도체막(1106)을 형성할 때, 산화물 반도체막(1106)이 되는 산화물 반도체막을 성막한 후, 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 절연막(1103)으로부터 산소가 방출되어 산화물 반도체막 중 및 산화물 반도체막의 계면 근방의 결함을 저감시킬 수 있다. 이 경우, 열처리를 행한 후, 산화물 반도체막을 가공하여 산화물 반도체막(1106)을 형성하면 좋다. 또한, 산화물 반도체막(1106)의 일부에 대해, 이온 주입법 또는 이온 도핑법을 사용하여 저저항화 처리를 행해도 상관없다. 저저항화된 영역은, LDD(Lightly Doped Drain) 영역으로 할 수 있다. LDD 영역을 설치함으로써, 핫 캐리어 열화 등의 트랜지스터의 열화를 억제하여 신뢰성이 높은 트랜지스터를 제작할 수 있다.
다음에, 게이트 절연막(1112)을 성막한다. 다음에, 도전막(1185)을 성막한다(도 13d 참조). 또한, 게이트 절연막(1112)을 성막한 후에 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 게이트 절연막(1112)으로부터 산소가 방출되어 산화물 반도체막(1106) 중 및 산화물 반도체막(1106)의 계면 근방의 결함을 저감시킬 수 있다. 또한, 이러한 열처리는, 게이트 절연막(1112)을 성막한 직후로 한정되지 않고, 도전막(1185)을 성막한 직후라도 좋고, 게이트 절연막(1112)을 성막한 이후의 어떠한 공정 후에 행해도 상관없다.
다음에, 도전막(1185)을 가공하여 산화물 반도체막(1106)과 중첩되는 게이트 전극(1104)을 형성한다. 이상의 공정에 의해, 도 1에 도시하는 트랜지스터(1150)를 제작할 수 있다.
이와 같이, 한 쌍의 전극(1116)과 절연막(1103)의 상면 형상을 대략 일치시킴으로써, 양자를 동일 마스크를 사용하여 가공하는 것이나, 한 쌍의 전극(1116)을 마스크에 적용하여 절연막(1103)을 가공하는 것이 가능해지기 때문에, 포토리소그래피 공정수 또는 포토리소그래피 공정에 필요한 포토마스크수를 삭감할 수 있다.
또한, 한 쌍의 전극(1116)에 대해, 역스퍼터링 처리 등의 플라즈마 처리를 행해도 상관없다. 이와 같은 처리를 행함으로써, 한 쌍의 전극(1116)의 상단부 모서리를 제거하여 곡면 형상으로 할 수 있어 그 후 형성하는 산화물 반도체막(1106) 및 게이트 절연막(1112)의 피복성을 높일 수 있다. 또는, 한 쌍의 전극(1116)을 마스크로 절연막(1183)을 가공하여 절연막(1103)을 형성하는 동시에 한 쌍의 전극(1116)의 상단부의 모서리를 제거하여 곡면 형상으로 해도 상관없다.
이상에 의해, 트랜지스터의 채널 영역을 홈부를 따르는 형상으로 함으로써, 집적도를 높여도 단채널 효과의 영향이 저감되고, 또한 종래에 비해 포토리소그래피 공정수의 증가를 억제한 반도체 기억 장치를 제공할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태를 적용한 반도체 기억 장치인 DRAM의 회로 구성, 및 상기 DRAM을 구성하는 트랜지스터 및 커패시터의 구조에 관해서 설명한다.
도 6은, 본 발명의 일 형태인 DRAM을 사용한 n행 m열의 메모리 셀 어레이이다. 1개의 트랜지스터와 1개의 커패시터에 의해 1개의 메모리 셀을 구성하고 있다. 메모리 셀에는 비트선과 워드선이 접속되어 있으며, 비트선은 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과, 워드선은 트랜지스터의 게이트 전극과 접속한다. 또한, 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽과 커패시터를 구성하는 전극의 한쪽이 접속한다. 커패시터를 구성하는 전극의 다른 쪽은 예를 들면 그라운드(GND)에 접속한다. 비트선은 센스 앰프와도 접속한다.
도 7a는, 메모리 셀 어레이를 구성하는 1개의 메모리 셀(CL)의 예이다. 1개의 메모리 셀(CL)은, 1개의 트랜지스터(Tr) 및 1개의 커패시터(C)를 가진다. 데이터(1)를 기록할 때는, 비트선(BL)을 소정의 전위(VDD)(커패시터의 충전에 충분한 전위)로 하고, 워드선(WL)에 VH를 인가하면 좋다. 본 명세서에 있어서, VH는 트랜지스터(Tr)의 임계값 전압(Vth)에 VDD를 가한 전압보다도 높은 전압을 말한다.
이와 같이 커패시터(C)에 전위(VDD)에 대응하는 전하를 축적시킬 수 있다. 커패시터(C)에 축적되는 전하는 트랜지스터(Tr)의 오프 전류에 의해 조금씩 방출되고, 시간(T_1)으로 판독 불가가 되는 전위(VA)에 도달한다(도 7b 참조). 이로 인해, 시간(T_1)에 도달하기 전에 리플레쉬 동작을 행하여 데이터를 재기록할 필요가 있다.
이로 인해, 리플레쉬 동작의 횟수를 저감시키기 위해서는, 트랜지스터(Tr)의 오프 전류를 저감시킬 필요가 있다. 트랜지스터(Tr)의 오프 전류를 저감시키기 위해서는, 트랜지스터(Tr)의 채널 영역을 산화물 반도체막으로 형성하면 좋다. 산화물 반도체막의 상세에 관해서는 후술한다.
메모리 셀(CL)의 데이터를 판독하기 위해서는, 먼저, 비트선(BL)을 적절한 전위, 예를 들면 VR로 한다. 다음에, 워드선(WL)을 VH로 하면, 유지된 전위에 따라 비트선(BL)의 전위가 변동된다. 이것을 센스 앰프(SAmp)를 통하여 출력(OUT)으로부터 판독할 수 있다.
이상과 같이, 메모리 셀(CL)에 있어서의 데이터의 기록 및 판독을 행할 수 있다.
도 6으로 되돌아가, n행 m열의 메모리 셀 어레이의 기록 방법 및 판독 방법을 설명한다.
데이터의 기록은 메모리 셀마다 행하면 좋다. 예를 들면, 메모리 셀(CL_a_b(a는 m 이하의 자연수, b는 n 이하의 자연수)에 데이터를 기록하는 경우, 비트선(BL_b)을 전위(VDD)로 하고, 워드선(WL_a)에 VH를 인가한다. 이와 같이 함으로써, 메모리 셀(CL_a_b)에 데이터를 기록할 수 있다. 이 동작을 메모리 셀마다 행하면, 모든 메모리 셀에 대해 데이터를 기록할 수 있다.
데이터의 판독은 메모리 셀마다 행하면 좋다. 예를 들면, CL_a_b의 데이터를 판독할 때는, 비트선(BL_b)을 VR로 한다. 다음에, 워드선(WL_a)을 VH로 하면, 비트선(BL_b)의 전위가 데이터에 따라 변동된다. 이 전위를, 센스 앰프(SAmp_a)를 통하여 출력(OUT_a)으로부터 판독한다. 이 동작을 메모리 셀마다 행함으로써, a행 b열에 각각 메모리 셀을 갖는 n행 m열 메모리 셀 어레이의 데이터를 판독할 수 있다.
다음에, 메모리 셀(CL)을 구성하는 트랜지스터(Tr) 및 커패시터(C)에 관해서 도 2를 사용하여 설명한다.
도 2는 메모리 셀(CL)을 구성하는 트랜지스터(Tr)인 트랜지스터(150), 및 커패시터(C)인 커패시터(160)의 상면도 및 단면도이다. 도 2a에 있어서의 일점 쇄선(A-B)에 대응하는 단면(A-B)을 도 2b에, 일점 쇄선(C-D)에 대응하는 단면(C-D)을 도 2c에 각각 도시한다.
반도체 기억 장치는, 기판(100)과, 기판(100) 위의 하지 절연막(102)과, 하지 절연막(102) 위의 절연막(103)과, 절연막(103)과 상면 형상이 대략 일치하는 절연막(103) 위의 한 쌍의 전극(116)과, 한 쌍의 전극(116), 및 절연막(103)이 형성하는 홈부의 측면 및 바닥 면과 접하는 산화물 반도체막(106)과, 산화물 반도체막(106) 및 한 쌍의 전극(116)을 덮는 게이트 절연막(112)과, 게이트 절연막(112)을 개재하여 산화물 반도체막(106)과 중첩되는 게이트 전극(104)을 갖는 트랜지스터(150)와, 게이트 절연막(112)과 동일 층이고 동일 재료인 유전체막을 개재하여, 한 쌍의 전극(116)의 한쪽과 접속하고, 한 쌍의 전극(116)과 동일 층이고 동일 재료인 제 1 용량 전극과, 게이트 전극(104)과 동일 층이고 동일 재료이며 제 1 용량 전극과 중첩되는 제 2 용량 전극(105)을 갖는 커패시터(160)를 가진다.
트랜지스터(150)는 절연막(103)이 형성하는 홈부에 의해, 상면에서 본 한 쌍의 전극(116)간 거리인 외견상의 채널 길이(도 2a 참조)에 대해, 산화물 반도체막(106)에 의해 형성되는 채널 영역의 길이(실효상의 채널 길이, 도 2b 참조)를 길게 하는 것이 가능하게 된다. 예를 들면, 상면에서 본 한 쌍의 전극(116)간 거리보다도 절연막(103)의 두께가 커지도록 절연막(103)의 두께를 선택함으로써, 외견상의 채널 길이에 대해, 실효상의 채널 길이를 3배 이상으로 할 수 있다. 외견상의 채널 길이에 대해, 실효상의 채널 길이를 길게 하기 위해서는, 적어도 절연막(103)이 형성하는 홈부의 깊이보다도 두께가 얇은 산화물 반도체막(106)을 형성할 필요가 있다.
여기서, 기판(100), 절연막(103), 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 절연막(112) 및 게이트 전극(104)은, 각각 기판(1100), 절연막(1103), 한 쌍의 전극(1116), 산화물 반도체막(1106), 게이트 절연막(1112) 및 게이트 전극(1104)에 대응한다.
하지 절연막(102)은 게이트 절연막(112) 및 절연막(103)과 같은 구성으로 하면 좋다.
하지 절연막(102)은, 절연막(103)을 가공할 때에 에칭 스톱막으로서의 기능을 가진다. 이로 인해, 하지 절연막(102)과 절연막(103)은, 가공할 때에 선택비를 취할 수 있는 재료를 선택하는 것이 바람직하다. 예를 들면, 하지 절연막(102)으로서 산화실리콘막을 사용하고, 절연막(103)으로서 질화실리콘막을 사용하면 좋다.
하지 절연막(102)으로부터 산화물 반도체막(106)으로 산소가 공급됨으로써, 산화물 반도체막(106)과 하지 절연막(102)의 계면 준위를 저감시킬 수 있다. 그 결과, 트랜지스터의 동작 등에 기인하여, 산화물 반도체막(106)과 하지 절연막(102)의 계면에 캐리어가 포획되는 것을 억제할 수 있어 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막(106)의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 하지 절연막(102)으로부터 산화물 반도체막(106)으로 산소가 충분히 공급됨으로써, 임계값 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막의 산소 결손을 저감시킬 수 있다.
이상과 같이 하여 얻어진 트랜지스터(150)는, 산화물 반도체막(106)을 사용함으로써, 오프 전류가 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하로 할 수 있기 때문에, 커패시터(160)에 축적된 전하를 장기간에 걸쳐 유지하는 것이 가능한 반도체 기억 장치를 제공할 수 있다. 이로 인해, 리플레쉬 동작을 행하는 빈도를 저감시킬 수 있어 소비 전력을 저감시킨 반도체 기억 장치를 제공할 수 있다. 또한, 트랜지스터(150)는 동작 빈도가 낮아지기 때문에 전기 특성의 열화가 적어 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.
또한, 절연막(103)이 형성하는 홈부의 측면 및 바닥 면과 접하는 산화물 반도체막(106)을 형성함으로써, 상면에서 봤을 때의 한 쌍의 전극(116)간 거리인 외견상의 채널 길이에 대해, 실효상의 채널 길이를 3배 이상, 바람직하게는 5배 이상, 더욱 바람직하게는 10배 이상의 길이로 할 수 있다. 이로 인해, 트랜지스터(150)의 사이즈를 축소시켜도 단채널 효과의 영향을 저감시키는 것이 가능하게 되어 반도체 기억 장치의 집적도를 높이는 것이 가능하게 된다.
본 실시 형태에 나타내는 트랜지스터(150) 및 커패시터(160)를 제작하는 방법의 일례에 관해서, 도 8을 사용하여 설명한다.
먼저, 기판(100) 위에 하지 절연막(102)을 성막한다. 다음에, 절연막(183)을 성막한다. 다음에, 도전막(184)을 성막한다(도 8a 참조). 또한, 하지 절연막(102), 절연막(183) 및 도전막(184)을 대기에 노출시키지 않고 연속적으로 성막해도 좋다. 이와 같이 함으로써, 각 층 계면의 청정도를 높이고, 또한 불순물(수소, 알칼리 금속, 알칼리 토금속, 질소, 인 및 붕소 등)의 혼입을 저감시킬 수 있어 바람직하다.
다음에, 포토리소그래피 공정 등을 적용하여 도전막(184) 위에 레지스트 마스크를 형성한다. 이 레지스트 마스크를 사용하여, 도전막(184) 및 절연막(183)을 가공하여 상면 형상이 대략 일치하는 한 쌍의 전극(116) 및 절연막(103)을 형성한다(도 8b 참조). 이 때, 동일한 레지스트 마스크를 사용하여 도전막(184) 및 절연막(183)을 가공하여 한 쌍의 전극(116) 및 절연막(103)을 형성해도 상관없으며, 한 쌍의 전극(116)을 형성한 후, 레지스트 마스크를 제거하고, 한 쌍의 전극(116)을 마스크로 사용하여 절연막(183)을 가공하여 절연막(103)을 형성해도 상관없다. 이와 같이, 한 쌍의 전극(116) 및 절연막(103)의 상면 형상을 대략 일치시킴으로써, 포토리소그래피 공정수 또는 포토리소그래피 공정에 필요한 포토마스크수를 삭감하는 것이 가능하게 된다.
다음에, 한 쌍의 전극(116)과 접하고, 절연막(103)이 형성하는 홈부의 측면 및 바닥 면과 접하는 산화물 반도체막(106)을 형성한다(도 8c 참조). 산화물 반도체막(106)을 형성할 때, 산화물 반도체막(106)이 되는 산화물 반도체막을 성막한 후, 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 하지 절연막(102) 및 절연막(103)의 적어도 한쪽으로부터 산소가 방출되어 산화물 반도체막 중 및 산화물 반도체막의 계면 근방의 결함을 저감시킬 수 있다. 이 경우, 열처리를 행한 후, 산화물 반도체막을 가공하여 산화물 반도체막(106)을 형성하면 좋다. 또한, 산화물 반도체막(106)의 일부에 대해, 이온 주입법 또는 이온 도핑법을 사용하여 저저항화 처리를 행해도 상관없다. 저저항화된 영역은, LDD 영역으로 할 수 있다. LDD 영역을 설치함으로써, 핫 캐리어 열화 등의 트랜지스터의 열화를 억제하여 신뢰성이 높은 트랜지스터를 제작할 수 있다.
다음에, 게이트 절연막(112)을 성막한다. 다음에, 도전막(185)을 성막한다(도 8d 참조). 또한, 게이트 절연막(112)을 성막한 후에 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 게이트 절연막(112)으로부터 산소가 방출되어 산화물 반도체막(106) 중 및 산화물 반도체막(106)의 계면 근방의 결함을 저감시킬 수 있다. 또한, 이 열처리는, 게이트 절연막(112)을 성막한 직후로 한정되지 않으며, 도전막(185)을 성막한 직후라도 좋고, 게이트 절연막(112)을 성막한 이후의 어떠한 공정 후에 행해도 상관없다.
다음에, 도전막(185)을 가공하여 산화물 반도체막(106)과 중첩되는 게이트 전극(104), 및 한 쌍의 전극(116)의 한쪽과 중첩되는 제 2 용량 전극(105)을 형성한다. 이상의 공정에 의해, 도 2에 도시하는 트랜지스터(150) 및 커패시터(160)를 제작할 수 있다.
이와 같이, 트랜지스터(150) 및 커패시터(160)를 동시에 제작하는 것이 가능하기 때문에, 반도체 기억 장치를 제작하기 위해 필요한 포토리소그래피 공정수를 삭감할 수 있다. 또한, 한 쌍의 전극(116)과 절연막(103)의 상면 형상을 대략 일치시킴으로써, 양자를 동일한 마스크를 사용하여 가공하는 것이나, 한 쌍의 전극(116)을 마스크에 적용하여 절연막(103)을 가공하는 것이 가능하게 되기 때문에, 포토리소그래피 공정수 또는 포토리소그래피 공정에 필요한 포토마스크수를 더욱 삭감할 수 있다.
또한, 한 쌍의 전극(116)에 대해, 역스퍼터링 처리 등의 플라즈마 처리를 행해도 상관없다. 이와 같은 처리를 행함으로써, 한 쌍의 전극(116)의 상단부의 모서리를 제거하여 곡면 형상으로 할 수 있으며, 그 후 형성하는 산화물 반도체막(106) 및 게이트 절연막(112)의 피복성을 높일 수 있다. 또는, 한 쌍의 전극(116)을 마스크로 절연막(183)을 가공하여 절연막(103)을 형성하는 동시에 한 쌍의 전극(116)의 상단부의 모서리를 제거하여 곡면 형상으로 해도 상관없다.
이상에 의해, 트랜지스터의 채널 영역을 홈부를 따르는 형상으로 함으로써, 집적도를 높여도 단채널 효과의 영향이 저감되고, 또한 종래에 비해 포토리소그래피 공정수의 증가를 억제한 반도체 기억 장치를 제공할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
도 3은 메모리 셀(CL)을 구성하는 트랜지스터(Tr)인 트랜지스터(250), 및 커패시터(C)인 커패시터(260)의 상면도 및 단면도이다. 도 3a에 있어서의 일점 쇄선(A-B)에 대응하는 단면(A-B)을 도 3b에, 일점 쇄선(C-D)에 대응하는 단면(C-D)을 도 3c에 각각 도시한다.
반도체 기억 장치는, 기판(200)과, 기판(200) 위의 하지 절연막(202)과, 하지 절연막(202) 위의 홈부가 형성된 절연막(203)과, 절연막(203) 위의 절연막(203)의 일측면과 상면 형상이 대략 일치하는 한 쌍의 전극(216)과, 한 쌍의 전극(216), 및 절연막(203)에 형성된 홈부의 측면 및 바닥 면과 접하는 산화물 반도체막(206)과, 산화물 반도체막(206) 및 한 쌍의 전극(216)을 덮는 게이트 절연막(212)과, 게이트 절연막(212)을 개재하여 산화물 반도체막(206)과 중첩되는 게이트 전극(204)을 갖는 트랜지스터(250)와, 게이트 절연막(212)과 동일 층이고 동일 재료인 유전체막을 개재하여, 한 쌍의 전극(216)과 동일 층이고 동일 재료인 제 1 용량 전극과, 게이트 전극(204)과 동일 층이고 동일 재료이며 제 1 용량 전극과 중첩되는 제 2 용량 전극(205)을 갖는 커패시터(260)를 가진다.
트랜지스터(250)는, 절연막(203)에 형성된 홈부에 의해, 상면에서 본 한 쌍의 전극(216)간 거리인 외견상의 채널 길이에 대해, 산화물 반도체막(206)이 형성하는 채널 영역의 길이(실효상의 채널 길이)를, 길게 하는 것이 가능하게 된다. 예를 들면, 상면에서 본 한 쌍의 전극(216)간 거리보다도 절연막(203)의 두께가 커지도록 절연막(203)의 두께를 선택함으로써, 외견상의 채널 길이에 대해, 실효상의 채널 길이를 3배 이상으로 할 수 있다. 외견상의 채널 길이에 대해, 실효상의 채널 길이를 길게 하기 위해서는, 적어도 절연막(203)보다도 얇게 산화물 반도체막(206)을 형성할 필요가 있다.
또한, 기판(200), 하지 절연막(202), 절연막(203), 한 쌍의 전극(216), 산화물 반도체막(206), 게이트 절연막(212), 게이트 전극(204) 및 제 2 용량 전극(205)은, 기판(1100), 하지 절연막(102), 절연막(1103), 한 쌍의 전극(1116), 산화물 반도체막(1106), 게이트 절연막(1112), 게이트 전극(1104) 및 제 2 용량 전극(105)에 대응한다.
이상과 같이 하여 얻어진 트랜지스터(250)는, 산화물 반도체막(206)을 사용함으로써, 오프 전류가 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하로 할 수 있기 때문에, 커패시터(260)에 축적된 전하를 장기간에 걸쳐 유지하는 것이 가능한 반도체 기억 장치를 제공할 수 있다. 이로 인해, 리플레쉬 동작을 행하는 빈도를 저감시킬 수 있어 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다. 또한, 트랜지스터(250)는 동작 빈도가 낮아지기 때문에 전기 특성의 열화가 적어 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.
또한, 산화물 반도체막(206)이, 절연막(203)에 형성된 홈부의 측면에 접함으로써, 상면에서 봤을 때의 한 쌍의 전극(216)간 거리인 외견상의 채널 길이에 대해, 실효상의 채널 길이를 3배 이상, 바람직하게는 5배 이상, 더욱 바람직하게는 10배 이상의 길이로 할 수 있다. 이로 인해, 트랜지스터(250)의 사이즈를 축소시켜도 단채널 효과의 영향을 저감시키는 것이 가능하게 되어 반도체 기억 장치의 집적도를 높이는 것이 가능하게 된다.
본 실시 형태에 나타내는 트랜지스터(250) 및 커패시터(260)를 제작하는 방법의 일례에 관해서 도 9를 사용하여 설명한다.
먼저, 기판(200) 위에 하지 절연막(202)을 성막한다. 다음에, 절연막(283)을 성막한다. 다음에, 도전막(284)을 성막한다(도 9a 참조). 또한, 하지 절연막(202), 절연막(283) 및 도전막(284)을 대기에 노출시키지 않고 연속으로 성막해도 좋다. 이와 같이 함으로써, 각 층의 계면의 청정도를 높이고, 또한 불순물의 혼입을 저감시킬 수 있어 바람직하다.
다음에, 포토리소그래피 공정 등을 적용하여 도전막(284) 위에 레지스트 마스크를 형성한다. 이 레지스트 마스크를 사용하여, 도전막(284)을 가공하고, 하드 마스크(294)를 형성한다(다음에, 하드 마스크(294)를 마스크로 사용하여 절연막(283)을 가공하고, 절연막(203)을 형성한다(도 9b 참조)). 이 때, 동일한 레지스트 마스크를 사용하여 도전막(284) 및 절연막(283)을 가공하여 하드 마스크(294) 및 절연막(203)을 형성해도 상관없으며, 하드 마스크(294)를 형성한 후, 레지스트 마스크를 제거하고, 하드 마스크(294)를 마스크로 사용하여 절연막(283)을 가공하여 절연막(203)을 형성해도 상관없다. 이와 같이, 하드 마스크(294) 및 절연막(203)의 상면 형상을 대략 일치시킴으로써, 포토리소그래피 공정수를 삭감하는 것이 가능하게 된다.
다음에, 하드 마스크(294)를 가공하여, 절연막(203)에 형성된 홈부를 사이에 개재하여 이간되는 한 쌍의 전극(216)을 형성한다(도 9c 참조).
다음에, 한 쌍의 전극(216)과 접하고, 절연막(203)에 형성된 홈부의 측면 및 바닥 면과 접하는 산화물 반도체막(206)을 형성한다(도 9d 참조). 산화물 반도체막(206)을 형성할 때, 산화물 반도체막(206)이 되는 산화물 반도체막을 성막한 후, 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 하지 절연막(202) 및 절연막(203)의 적어도 한쪽으로부터 산소가 방출되고, 산화물 반도체막 중 및 산화물 반도체막 근방의 결함을 저감시킬 수 있다. 이 경우, 열처리를 행한 후, 산화물 반도체막을 가공하여 산화물 반도체막(206)을 형성하면 좋다. 또한, 산화물 반도체막(206)의 일부에 대해, 이온 주입법 또는 이온 도핑법을 사용하여 저저항화 처리를 행해도 상관없다. 저저항화된 영역에 LDD 영역을 설치할 수 있다. LDD 영역을 설치함으로써, 핫 캐리어 열화 등의 트랜지스터의 열화를 억제하여 신뢰성이 높은 트랜지스터를 제작할 수 있다.
다음에, 게이트 절연막(212)을 성막한다. 다음에, 도전막(285)을 성막한다(도 9e 참조). 게이트 절연막(212)을 성막한 후에 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 게이트 절연막(212)으로부터 산소가 방출되어 산화물 반도체막(206) 중 및 산화물 반도체막(206) 근방의 결함을 저감시킬 수 있다. 또한, 이 열처리는 게이트 절연막(212)을 성막한 직후로 한정되지 않고, 도전막(285)을 성막한 직후라도 좋고, 게이트 절연막(212)을 성막한 이후의 어떠한 공정 후에 행해도 상관없다.
다음에, 도전막(285)을 가공하여 산화물 반도체막(206)과 중첩되는 게이트 전극(204), 및 한 쌍의 전극(216)의 한쪽과 중첩되는 제 2 용량 전극(205)을 형성한다. 이상의 공정에 의해, 도 3에 도시하는 트랜지스터(250) 및 커패시터(260)를 제작할 수 있다.
이와 같이, 트랜지스터(250) 및 커패시터(260)를 동시에 제작하는 것이 가능하기 때문에, 반도체 기억 장치를 제작하기 위해 필요한 포토리소그래피 공정수를 삭감할 수 있다. 또한, 하드 마스크(294)와 절연막(203)의 상면 형상을 대략 일치시킴으로써, 양자를 동일 마스크를 사용하여 가공하는 것이나, 하드 마스크(294)를 마스크에 적용하여 절연막(203)을 가공하는 것이 가능해지기 때문에, 포토리소그래피 공정수를 더욱 삭감할 수 있다.
또한, 하드 마스크(294) 또는 한 쌍의 전극(216)에 대해, 역스퍼터링 처리 등의 플라즈마 처리를 행해도 상관없다. 이와 같은 처리를 행함으로써, 하드 마스크(294) 또는 한 쌍의 전극(216)의 상단부의 모서리를 제거하여 곡면 형상으로 할 수 있어 그 후 형성하는 산화물 반도체막(206) 및 게이트 절연막(212)의 피복성을 높일 수 있다. 또는, 하드 마스크(294)를 마스크로 절연막(283)을 가공하여 절연막(203)을 형성하는 동시에 하드 마스크(294)의 상단부의 모서리를 제거하여 곡면 형상으로 하여도 상관없다.
이상에 의해, 트랜지스터의 채널 영역을 홈부를 따르는 형상으로 함으로써, 집적도를 높여도 단채널 효과의 영향이 저감되고, 또한 종래에 비해 포토리소그래피 공정수의 증가를 억제한 반도체 기억 장치를 제공할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
도 4는 메모리 셀(CL)을 구성하는 트랜지스터(Tr)인 트랜지스터(350), 및 커패시터(C)인 커패시터(360)의 상면도 및 단면도이다. 도 4a에 있어서의 일점 쇄선(A-B)에 대응하는 단면(A-B)을 도 4b에, 일점 쇄선(C-D)에 대응하는 단면(C-D)을 도 4c에 각각 도시한다.
반도체 기억 장치는, 기판(300)과, 기판(300) 위의 하지 절연막(302)과, 하지 절연막(302) 위의 홈부가 형성된 절연막(303)과, 절연막(303) 위의 한 쌍의 전극(316)과, 한 쌍의 전극(316), 및 절연막(303)에 형성된 홈부의 측면 및 바닥 면과 접하는 산화물 반도체막(306)과, 산화물 반도체막(306) 및 한 쌍의 전극(316)을 덮는 게이트 절연막(312)과, 게이트 절연막(312)을 개재하여 산화물 반도체막(306)과 중첩되는 게이트 전극(304)을 갖는 트랜지스터(350)와, 게이트 절연막(312)과 동일 층이고 동일 재료인 유전체막을 개재하여, 한 쌍의 전극(316)과 동일 층이고 동일 재료인 제 1 용량 전극과, 게이트 전극(304)과 동일 층이고 동일 재료이며 제 1 용량 전극과 중첩되는 제 2 용량 전극(305)을 갖는 커패시터(360)를 가진다.
트랜지스터(350)는, 절연막(303)에 형성된 홈부에 의해, 상면에서 본 한 쌍의 전극(316)간 거리인 외견상의 채널 길이에 대해, 산화물 반도체막(306)이 형성하는 채널 영역의 길이(실효상의 채널 길이)를, 길게 하는 것이 가능하게 된다.
또한, 기판(300), 하지 절연막(302), 절연막(303), 한 쌍의 전극(316), 산화물 반도체막(306), 게이트 절연막(312), 게이트 전극(304) 및 제 2 용량 전극(305)은, 기판(1100), 하지 절연막(102), 절연막(1103), 한 쌍의 전극(1116), 산화물 반도체막(1106), 게이트 절연막(1112), 게이트 전극(1104) 및 제 2 용량 전극(105)과 대응한다.
이상과 같이 하여 얻어진 트랜지스터(350)는, 산화물 반도체막(306)을 사용함으로써, 오프 전류가 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하로 할 수 있기 때문에, 커패시터(360)에 축적된 전하를 장기간에 걸쳐 유지하는 것이 가능한 반도체 기억 장치를 제공할 수 있다. 이로 인해, 리플레쉬 동작을 행하는 빈도를 저감시킬 수 있어 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다. 또한, 트랜지스터(350)는 동작 빈도가 낮아지기 때문에 전기 특성의 열화가 적어 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.
또한, 산화물 반도체막(306)이, 절연막(303)에 형성된 홈부의 측면에 접함으로써, 상면에서 봤을 때의 한 쌍의 전극(316)간 거리인 외견상의 채널 길이에 대해, 실효상의 채널 길이를 3배 이상, 바람직하게는 5배 이상, 더욱 바람직하게는 10배 이상의 길이로 할 수 있다. 이로 인해, 트랜지스터(350)의 사이즈를 축소시켜도 단채널 효과의 영향을 저감시키는 것이 가능하게 되어 반도체 기억 장치의 집적도를 높이는 것이 가능하게 된다.
본 실시 형태에 나타내는 트랜지스터(350) 및 커패시터(360)를 제작하는 방법의 일례를 도 10을 사용하여 설명한다.
먼저, 기판(300) 위에 하지 절연막(302)을 성막한다. 다음에, 하지 절연막(302) 위에 절연막(383)을 성막한다(도 10a 참조).
다음에, 상기 절연막을 가공하여 홈부가 형성된 절연막(303)을 형성한다.
다음에, 도전막을 성막하고, 이 도전막을 가공하여, 절연막(303)에 형성된 홈부를 사이에 개재하여 이간되는 한 쌍의 전극(316)을 형성한다(도 10b 참조). 또한, 절연막(383)을 성막하고, 다음에 한 쌍의 전극(316)을 형성하고, 그 후 절연막(383)을 가공하여 절연막(303)을 형성해도 상관없다.
다음에, 한 쌍의 전극(316)과 접하고, 절연막(303)에 형성된 홈부의 측면 및 바닥 면과 접하는 산화물 반도체막(306)을 형성한다(도 10c 참조). 산화물 반도체막(306)을 형성할 때, 산화물 반도체막(306)이 되는 산화물 반도체막을 성막한 후, 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 하지 절연막(302) 및 절연막(303)의 적어도 한쪽으로부터 산소가 방출되어 산화물 반도체막 중 및 산화물 반도체막 근방의 결함을 저감시킬 수 있다. 이 경우, 열처리를 행한 후, 산화물 반도체막을 가공하여 산화물 반도체막(306)을 형성하면 좋다. 또한, 산화물 반도체막(306)의 일부에 대해, 이온 주입법 또는 이온 도핑법을 사용하여 저저항화 처리를 행해도 상관없다. 저저항화된 영역에 LDD 영역을 설치할 수 있다. LDD 영역을 설치함으로써, 핫 캐리어 열화 등의 트랜지스터의 열화를 억제하여 신뢰성이 높은 트랜지스터를 제작할 수 있다.
다음에, 게이트 절연막(312)을 성막한다. 다음에, 도전막(385)을 성막한다(도 10d 참조). 게이트 절연막(312)을 성막한 후에 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 게이트 절연막(312)으로부터 산소가 방출되어 산화물 반도체막(306) 중 및 산화물 반도체막(306) 근방의 결함을 저감시킬 수 있다. 또한, 이 열처리는 게이트 절연막(312)을 성막한 직후로 한정되지 않고, 도전막(385)을 성막한 직후라도 좋고, 게이트 절연막(312)을 성막한 이후의 어떠한 공정 후에 행해도 상관없다.
다음에, 도전막(385)을 가공하여 산화물 반도체막(306)과 중첩되는 게이트 전극(304), 및 한 쌍의 전극(316)의 한쪽과 중첩되는 제 2 용량 전극(305)을 형성한다. 이상의 공정에 의해, 도 4에 도시하는 트랜지스터(350) 및 커패시터(360)를 제작할 수 있다.
이와 같이, 트랜지스터(350) 및 커패시터(360)를 동시에 제작하는 것이 가능하기 때문에, 포토리소그래피 공정수를 삭감할 수 있다.
또한, 한 쌍의 전극(316)에 대해, 역스퍼터링 처리 등의 플라즈마 처리를 행해도 상관없다. 이와 같은 처리를 행함으로써, 한 쌍의 전극(316)의 상단부의 모서리를 제거하여 곡면 형상으로 할 수 있어 그 후 형성하는 산화물 반도체막(306) 및 게이트 절연막(312)의 피복성을 높일 수 있다.
이상에 의해, 트랜지스터의 채널 영역을 홈부를 따르는 형상으로 함으로써, 집적도를 높여도 단채널 효과의 영향이 저감되고, 또한 종래에 비해 포토리소그래피 공정수의 증가를 억제한 반도체 기억 장치를 제공할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
(실시 형태 5)
도 5는 메모리 셀(CL)을 구성하는 트랜지스터(Tr)인 트랜지스터(450), 및 커패시터(C)인 커패시터(460)의 상면도 및 단면도이다. 도 5a에 있어서의 일점 쇄선(A-B)에 대응하는 단면(A-B)을 도 5b에, 일점 쇄선(C-D)에 대응하는 단면(C-D)을 도 5c에 각각 도시한다.
반도체 기억 장치는, 기판(400)과, 기판(400) 위의 하지 절연막(402)과, 하지 절연막(402) 위의 제 1 홈부 및 제 2 홈부가 형성된 절연막(403)과, 절연막(403) 위의 절연막(403)에 형성된 제 1 홈부를 사이에 개재하여 이간된 한 쌍의 전극(416)과, 한 쌍의 전극(416), 및 절연막(403)에 형성된 제 1 홈부의 측면 및 바닥 면과 접하는 산화물 반도체막(406)과, 산화물 반도체막(406) 및 한 쌍의 전극(416)을 덮는 게이트 절연막(412)과, 게이트 절연막(412)을 개재하여 산화물 반도체막(406)과 중첩되는 게이트 전극(404)을 갖는 트랜지스터(450)와, 게이트 절연막(412)과 동일 층이고 동일 재료인 유전체막을 개재하여, 한 쌍의 전극(416)과 동일 층이고 동일 재료이며, 절연막(403)에 형성된 제 2 홈부를 따라서 형성된 제 1 용량 전극과, 게이트 전극(404)과 동일 층이고 동일 재료이며 제 1 용량 전극 및 절연막(403)에 형성된 제 2 홈부와 중첩되는 제 2 용량 전극(405)을 갖는 커패시터(460)를 가진다.
트랜지스터(450)는 절연막(403)에 제 1 홈부가 형성됨으로써, 상면에서 본 한 쌍의 전극(416)간 거리인 외견상의 채널 길이에 대해, 산화물 반도체막(406)이 형성하는 채널 영역의 길이(실효상의 채널 길이)를, 길게 하는 것이 가능하게 된다.
커패시터(460)는 절연막(403)에 제 2 홈부가 형성됨으로써, 상면에서 본 제 2 용량 전극(405)의 면적에 대해, 커패시터(460)를 형성하는 제 2 용량 전극(405)의 면적(실효상의 커패시터(460)의 면적)을 넓게 하는 것이 가능하게 된다.
또한, 기판(400), 하지 절연막(402), 절연막(403), 한 쌍의 전극(416), 산화물 반도체막(406), 게이트 절연막(412), 게이트 전극(404) 및 제 2 용량 전극(405)은, 기판(1100), 하지 절연막(102), 절연막(1103), 한 쌍의 전극(1116), 산화물 반도체막(1106), 게이트 절연막(1112), 게이트 전극(1104) 및 제 2 용량 전극(105)과 대응한다.
이상과 같이 하여 얻어진 트랜지스터(450)는, 산화물 반도체막(406)을 사용함으로써, 오프 전류를 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하로 할 수 있기 때문에, 커패시터(460)에 축적된 전하를 장기간에 걸쳐 유지하는 것이 가능한 반도체 기억 장치를 제공할 수 있다. 이로 인해, 리플레쉬 동작을 행하는 빈도를 저감시킬 수 있어 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다. 또한, 트랜지스터(450)는 동작 빈도가 낮아지기 때문에 전기 특성의 열화가 적어 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.
또한, 산화물 반도체막(406)이, 절연막(403)에 형성된 제 1 홈부의 측면에 접함으로써, 상면에서 봤을 때의 한 쌍의 전극(416)간 거리인 외견상의 채널 길이에 대해, 실효상의 채널 길이를 3배 이상, 바람직하게는 5배 이상, 더욱 바람직하게는 10배 이상의 길이로 할 수 있다. 이로 인해, 트랜지스터(450)의 사이즈를 축소시켜도 단채널 효과의 영향을 저감시키는 것이 가능하게 되며, 반도체 기억 장치의 집적도를 높이는 것이 가능하게 된다.
또한, 절연막(403)에 제 2 홈부를 형성하고, 상기 제 2 홈부에 중첩하여 제 1 용량 전극, 유전체막 및 제 2 용량 전극(405)을 형성함으로써, 상면에서 봤을 때의 제 2 용량 전극(405)의 면적인 외견상의 커패시터(460)의 면적에 대해, 실효상의 커패시터(460)의 면적을 3배 이상, 바람직하게는 5배 이상, 더욱 바람직하게는 10배 이상으로 할 수 있다. 이로 인해, 커패시터(460)의 사이즈를 축소시켜도 충분한 용량을 얻을 수 있어 반도체 기억 장치의 집적도를 높이는 것이 가능하게 된다.
본 실시 형태에 나타내는 트랜지스터(450) 및 커패시터(460)를 제작하는 방법의 일례에 관해서 도 11을 사용하여 설명한다.
먼저, 기판(400) 위에 하지 절연막(402)을 성막한다. 다음에, 하지 절연막(402) 위에 절연막을 성막한다. 다음에, 이 절연막을 가공하여 제 1 홈부 및 제 2 홈부가 형성된 절연막(403)을 형성한다(도 11a 참조).
다음에, 도전막을 성막하고, 상기 도전막을 가공하여, 절연막(403)에 형성된 제 1 홈부를 사이에 개재하여 이간되고, 또한 절연막(403)에 형성된 제 2 홈부와 중첩되는 한 쌍의 전극(416)을 형성한다(도 11b 참조).
다음에, 한 쌍의 전극과 접하고, 절연막(403)에 형성된 제 1 홈부의 측면 및 바닥 면에 접하는 산화물 반도체막(406)을 형성한다(도 11c 참조). 산화물 반도체막(406)을 형성할 때, 산화물 반도체막(406)이 되는 산화물 반도체막을 성막한 후, 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 하지 절연막(402) 및 절연막(403)의 적어도 한쪽으로부터 산소가 방출되어 산화물 반도체막 중 및 산화물 반도체막 근방의 결함을 저감시킬 수 있다. 이 경우, 열처리를 행한 후, 산화물 반도체막을 가공하여 산화물 반도체막(406)을 형성하면 좋다. 또한, 산화물 반도체막(406)의 일부에 대해, 이온 주입법 또는 이온 도핑법을 사용하여 저저항화 처리를 행해도 상관없다. 저저항화된 영역에 LDD 영역을 설치할 수 있다. LDD 영역을 설치함으로써, 핫 캐리어 열화 등의 트랜지스터의 열화를 억제하여 신뢰성이 높은 트랜지스터를 제작할 수 있다.
다음에, 게이트 절연막(412)을 성막한다. 다음에, 도전막(485)을 성막한다(도 11d 참조). 게이트 절연막(412)을 성막한 후에 열처리를 행해도 상관없다. 열처리는 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하에서 행한다. 열처리를 행함으로써, 게이트 절연막(412)으로부터 산소가 방출되어 산화물 반도체막(406) 중 및 산화물 반도체막(406) 근방의 결함을 저감시킬 수 있다. 또한, 이 열처리는, 게이트 절연막(412)을 성막한 직후로 한정되지 않고, 도전막(485)을 성막한 직후라도 좋고, 그 이후의 어떠한 공정 후에 행해도 상관없다.
다음에, 도전막(485)을 가공하여 산화물 반도체막(406)과 중첩되는 게이트 전극(404), 및 절연막(403)에 형성된 제 2 홈부 및 한 쌍의 전극(416)의 한쪽과 중첩되는 제 2 용량 전극(405)을 형성한다. 이상의 공정에 의해, 도 5에 도시하는 트랜지스터(450) 및 커패시터(460)를 제작할 수 있다.
이와 같이, 트랜지스터(450) 및 커패시터(460)를 동시에 제작하는 것이 가능하기 때문에, 포토리소그래피 공정수를 삭감할 수 있다.
또한, 한 쌍의 전극(416)에 대해, 역스퍼터링 처리 등의 플라즈마 처리를 행해도 상관없다. 이와 같은 처리를 행함으로써, 한 쌍의 전극(416)의 상단부의 모서리를 제거하여 곡면 형상으로 할 수 있어 그 후 형성하는 산화물 반도체막(406) 및 게이트 절연막(412)의 피복성을 높일 수 있다.
이상에 의해, 트랜지스터의 채널 영역을 홈부를 따르는 형상으로 함으로써, 집적도를 높여도 단채널 효과의 영향이 저감되고, 또한 종래에 비해 포토리소그래피 공정수의 증가를 억제한 반도체 기억 장치를 제공할 수 있다. 또한 커패시터를 홈부를 따르는 형상으로 함으로써도, 집적도가 높은 반도체 기억 장치로 할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 1 내지 실시 형태 5를 적용한 전자 기기의 예에 관해서 설명한다.
도 12a는 휴대형 정보 단말이다. 하우징(9300)과, 버튼(9301)과, 마이크로폰(9302)과, 표시부(9303)와, 스피커(9304)와, 카메라(9305)를 구비하고, 휴대형 전화기로서의 기능을 가진다. 본 발명의 일 형태는, 전자 기기의 내부에 있는 메모리에 적용할 수 있다.
도 12b는 디지털 스틸 카메라이다. 하우징(9320)과, 버튼(9321)과, 마이크로폰(9322)과, 표시부(9323)를 구비한다. 본 발명의 일 형태는, 전자 기기의 내부에 있는 메모리에 적용할 수 있다.
본 발명의 일 형태를 사용함으로써, 전자 기기의 비용을 낮출 수 있다. 또한 소비 전력을 저감시켜 신뢰성을 높일 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
100; 기판 102; 하지 절연막
103; 절연막 104; 게이트 전극
105; 용량 전극 106; 산화물 반도체막
112; 게이트 절연막 116; 한 쌍의 전극
150; 트랜지스터 160; 커패시터
183; 절연막 184; 도전막
185; 도전막 200; 기판
202; 하지 절연막 203; 절연막
204; 게이트 전극 205; 용량 전극
206; 산화물 반도체막 212; 게이트 절연막
216; 한 쌍의 전극 250; 트랜지스터
260; 커패시터 283; 절연막
284; 도전막 285; 도전막
294; 하드 마스크 300; 기판
302; 하지 절연막 303; 절연막
304; 게이트 전극 305; 용량 전극
306; 산화물 반도체막 312; 게이트 절연막
316; 한 쌍의 전극 350; 트랜지스터
360; 커패시터 383; 절연막
385; 도전막 400; 기판
402; 하지 절연막 403; 절연막
404; 게이트 전극 405; 용량 전극
406; 산화물 반도체막 412; 게이트 절연막
416; 한 쌍의 전극 450; 트랜지스터
460; 커패시터 485; 도전막
1100; 기판 1103; 절연막
1104; 게이트 전극 1106; 산화물 반도체막
1112; 게이트 절연막 1116; 한 쌍의 전극
1150; 트랜지스터 1183; 절연막
1184; 도전막 1185; 도전막
9300; 하우징 9301; 버튼
9302; 마이크로폰 9303; 표시부
9304; 스피커 9305; 카메라
9320; 하우징 9321; 버튼
9322; 마이크로폰 9323; 표시부

Claims (7)

  1. 기판의 제 1 영역의 위쪽에 소스 전극 및 드레인 전극을 갖고,
    상기 기판의 제 2 영역의 위쪽, 상기 소스 전극의 위쪽, 및 상기 드레인 전극의 위쪽에 산화물 반도체막을 갖고,
    상기 산화물 반도체막의 위쪽에 게이트 절연막을 갖고,
    상기 제 2 영역에 있어서, 상기 게이트 절연막을 개재하여, 상기 산화물 반도체막과 중첩되는 영역을 갖는 게이트 전극을 갖는 반도체 장치에 있어서,
    절연막을 갖고,
    상기 절연막은 오목부를 갖고,
    상기 제 2 영역은 상기 오목부와 중첩되고,
    상기 산화물 반도체막은,
    상기 오목부의 측면을 따라 배치되고, 상기 오목부의 측면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 오목부의 저면을 따라 배치되고, 상기 오목부의 저면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 소스 전극의 측면을 따라 배치되고, 상기 소스 전극의 측면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 소스 전극의 상면을 따라 배치되고, 상기 소스 전극의 상면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 드레인 전극의 측면을 따라 배치되고, 상기 드레인 전극의 측면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 드레인 전극의 상면을 따라 배치되고, 상기 드레인 전극의 상면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역을 갖는 반도체 장치.
  2. 기판의 제 1 영역의 위쪽에 소스 전극 및 드레인 전극을 갖고,
    상기 기판의 제 2 영역의 위쪽, 상기 소스 전극의 위쪽, 및 상기 드레인 전극의 위쪽에 산화물 반도체막을 갖고,
    상기 산화물 반도체막의 위쪽에 게이트 절연막을 갖고,
    상기 제 2 영역에 있어서, 상기 게이트 절연막을 개재하여, 상기 산화물 반도체막과 중첩되는 영역을 갖는 게이트 전극을 갖고,
    상기 소스 전극 또는 상기 드레인 전극과 위쪽에서 중첩되는 도전막을 갖는 반도체 장치에 있어서,
    절연막을 갖고,
    상기 절연막은 오목부를 갖고,
    상기 제 2 영역은 상기 오목부와 중첩되고,
    상기 도전막은 상기 게이트 전극과 동일 층에 형성되고, 동일 재료를 포함하고,
    상기 산화물 반도체막은,
    상기 오목부의 측면을 따라 배치되고, 상기 오목부의 측면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 오목부의 저면을 따라 배치되고, 상기 오목부의 저면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 소스 전극의 측면을 따라 배치되고, 상기 소스 전극의 측면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 소스 전극의 상면을 따라 배치되고, 상기 소스 전극의 상면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 드레인 전극의 측면을 따라 배치되고, 상기 드레인 전극의 측면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역과,
    상기 드레인 전극의 상면을 따라 배치되고, 상기 드레인 전극의 상면에 수직인 방향을 따라 c축 배향된 결정을 갖는 영역을 갖는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막의 두께는 상기 오목부의 깊이보다 작은 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막은 상기 오목부의 저면과 접하고 있는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막은 상기 오목부의 측면과 접하고 있는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 각각 금속 또는 금속 산화물을 포함하는 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극의 일부가 상기 오목부 내에 배치되어 있는 반도체 장치.
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