JP2016131253A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016131253A
JP2016131253A JP2016044727A JP2016044727A JP2016131253A JP 2016131253 A JP2016131253 A JP 2016131253A JP 2016044727 A JP2016044727 A JP 2016044727A JP 2016044727 A JP2016044727 A JP 2016044727A JP 2016131253 A JP2016131253 A JP 2016131253A
Authority
JP
Japan
Prior art keywords
insulating film
film
oxide semiconductor
transistor
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016044727A
Other languages
English (en)
Other versions
JP6104420B2 (ja
Inventor
耕生 野田
Kosei Noda
耕生 野田
佑太 遠藤
Yuta Endo
佑太 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016131253A publication Critical patent/JP2016131253A/ja
Application granted granted Critical
Publication of JP6104420B2 publication Critical patent/JP6104420B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体記憶装置におけるデータ保持のためのリフレッシュ動作の回数を低減し、
消費電力の小さい半導体記憶装置を提供する。また、三次元の形状を適用することで、集
積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ
工程数の増加を抑えた半導体記憶装置を提供する。
【解決手段】溝部の設けられた絶縁膜と、溝部を挟んで離間した一対の電極と、溝部の側
面および底面と接し、溝部の深さよりも厚さの薄い、一対の電極と接する酸化物半導体膜
と、酸化物半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳
して設けられたゲート電極と、を有するトランジスタと、キャパシタと、を有する半導体
記憶装置である。
【選択図】図２

Description

トランジスタなどの半導体素子を含む回路を有する半導体記憶装置に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１つのト
ランジスタと１つのキャパシタで１ビット分のデータを記憶することのできる半導体記憶
装置である。ＤＲＡＭは、単位メモリセルあたりの面積が小さく、モジュール化した際の
集積化が容易であり、かつ安価に製造できる利点を有する。
ＤＲＡＭは、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化
が進められてきたが、デザインルールを１００ｎｍ以下にすることは難しいと考えられて
いた時期もあった。その理由の一つとして、トランジスタのチャネル長が１００ｎｍ以下
となると、短チャネル効果によりパンチスルー現象によるリーク電流が流れやすくなり、
トランジスタがスイッチング素子として機能しなくなることがある。パンチスルー電流を
防ぐには、シリコンウェハに高濃度の不純物をドーピングすればよいが、そうするとソー
スと基板間またはドレインと基板間に接合リーク電流が流れやすくなり、結局はメモリの
保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではな
かった。
このような問題に対して、メモリセルを構成するトランジスタを溝部に沿って形成し、一
つのメモリセルが占める面積を縮小しつつ、トランジスタの実効上のチャネル長を短チャ
ネル効果が生じない程度に維持する方法が考えられてきた。例えば、トランジスタのチャ
ネル部が形成される領域にＵ字状の縦長溝部を形成し、その溝部の壁面に沿ってゲート絶
縁膜を形成し、さらにその溝部にゲート電極を埋め込んだ構造である（非特許文献１参照
。）。
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を
流れる電流が溝部分を回り込む形で流れるため実効上のチャネル長が長くなっている。こ
のため、トランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといった効
果を奏する。
また、ＤＲＡＭは、キャパシタに蓄積した電荷がトランジスタのオフ電流によってリーク
してしまうため、必要な電荷が失われる前に充電し直す（リフレッシュする）必要があっ
た。
Ｋｉｎａｍ Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００５． ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ． ３３３ − ３３６
従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければ
ならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態
が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増
大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
そこで、半導体記憶装置におけるデータ保持のためのリフレッシュ動作の回数を低減し、
消費電力の小さい半導体記憶装置を提供することを課題の一とする。
また、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソ
グラフィ工程数の増加を抑えた半導体記憶装置を提供することを課題の一とする。
本発明の一態様は、溝部の設けられた絶縁膜と、溝部を挟んで離間した一対の電極と、溝
部の側面および底面と接し、溝部の深さよりも厚さの薄い、一対の電極と接する酸化物半
導体膜と、酸化物半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜
と重畳して設けられたゲート電極と、を有するトランジスタと、一対の電極の一方と接続
し、一対の電極と同一層かつ同一材料である第１の容量電極と、ゲート絶縁膜と同一層か
つ同一材料である誘電体膜を介して、第１の容量電極と重畳するゲート電極と同一層かつ
同一材料である第２の容量電極と、を有するキャパシタと、から構成される半導体記憶装
置である。
本明細書において、「第１の膜と第２の膜が同一層かつ同一材料である」という場合、第
１の膜を延長した先が第２の膜であってもよいし、第１の膜と第２の膜が分離されていて
もよい。
トランジスタのチャネル領域を形成する酸化物半導体膜が溝部に沿う形状をとることによ
り、見かけ上のチャネル長である上面から見た一対の電極間距離に対して、実効上のチャ
ネル長を長くすることができるため、トランジスタのサイズを縮小した際でも短チャネル
効果の影響を低減することができる。
本発明の一態様は、絶縁膜と、絶縁膜上に設けられた、該絶縁膜と上面形状が概略一致す
る一対の電極と、一対の電極と接する酸化物半導体膜と、酸化物半導体膜を覆うゲート絶
縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、を有
するトランジスタと、キャパシタと、を有する半導体記憶装置である。
本明細書において、「上面形状が概略一致する」とは、一の膜の上端部と他の膜の下端部
が一致する場合、一の膜の一側面が他の膜の一側面に対し内側にえぐれている場合および
各層の一側面のテーパー形状がそれぞれ異なる場合を含めて、上面から見た膜と膜との側
面の輪郭が概略一致することを指す。
トランジスタにおいて、一対の電極と絶縁膜との上面形状が概略一致する形状とし、かつ
チャネル領域を形成する酸化物半導体膜を一対の電極および絶縁膜の側面と接する構造と
する。そうすることで、見かけ上のチャネル長である上面から見た一対の電極間距離に対
して、実効上のチャネル長を長くすることができるため、トランジスタのサイズを縮小し
た際でも短チャネル効果の影響を低減することができる。
ここで、一対の電極と絶縁膜とは加工のためのマスクを共通して用いることができる、ま
たは一対の電極をマスクに絶縁膜を加工することができるため、フォトリソグラフィ工程
数を増加させる必要がない。
本発明の一態様は、キャパシタを溝部に沿った形状に作製する半導体記憶装置である。
キャパシタを溝部に沿って作製するためには、トランジスタの形成領域に設けられる溝部
と同様の溝部をキャパシタの形成領域にも形成すればよい。両溝部は、同一工程によって
設けることが可能である。
キャパシタを溝部に沿った形状に作製することによって、さらに半導体記憶装置の集積度
を高めることができる。
なお、トランジスタのチャネル領域に酸化物半導体膜を用いることで、トランジスタのオ
フ電流を低減することができる。ここで、オフ電流とは、トランジスタのゲート電極およ
びソース電極間に電圧を印加しない状態において、ソース電極およびドレイン電極間を移
動する電荷に応じた電流をいう。
酸化物半導体膜として、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の
材料を選択すればよい。バンドギャップを前述の範囲とすることによって、トランジスタ
のオフ電流を小さくすることができる。なお、本発明の一態様を、バンドギャップが前述
の範囲に入り、かつ半導体特性を示す材料に置き換えて適用しても構わない。
また、酸化物半導体膜は、間接的または直接的にキャリアを生成する不純物（水素、アル
カリ金属、アルカリ土類金属、希ガス、窒素、リンおよびボロンなど）が極少なくなるよ
う高純度化されていると好ましい。さらに、酸素欠損を極力低減することが好ましい。酸
化物半導体膜中の不純物および酸素欠損を低減することによって、酸化物半導体膜中にお
けるキャリアの生成が低減され、トランジスタのオフ電流を小さくすることができる。
このように、オフ電流の小さいトランジスタを設けることによって、ＤＲＡＭのキャパシ
タに蓄積される電荷の保持特性を向上させることができ、結果、リフレッシュ動作を低減
し、かつキャパシタの面積を小さくすることが可能となる。
半導体記憶装置におけるデータ保持のためのリフレッシュ動作の回数を低減し、消費電力
の小さい半導体記憶装置を提供する。
また、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高めても
短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を
抑えた半導体記憶装置を提供する。
本発明の一態様である半導体記憶装置の例を示す上面図および断面図。 本発明の一態様である半導体記憶装置の例を示す上面図および断面図。 本発明の一態様である半導体記憶装置の例を示す上面図および断面図。 本発明の一態様である半導体記憶装置の例を示す上面図および断面図。 本発明の一態様である半導体記憶装置の例を示す上面図および断面図。 本発明の一態様である半導体記憶装置の例を示す回路図。 本発明の一態様である半導体記憶装置の例を示す回路図および電気特性を示す図。 本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。 本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。 本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。 本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。 本発明の一態様である電子機器の例を示す斜視図。 本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、ト
ランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶ
とき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って
、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては
、物理的な接続部分がなく、配線が延在している場合だけのこともある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座
標を示す記号をつけて、例えば、「トランジスタＴｒ＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」
というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、あ
るいはどの位置にあるか明らかである場合には、「トランジスタＴｒ１」、「ビット線Ｂ
Ｌ」、あるいは、単に「トランジスタ」、「ビット線」というように表記することもある
。
（実施の形態１）
本実施の形態では、本発明の一態様を適用した半導体記憶装置を構成するトランジスタに
ついて説明する。
図１（Ａ）はトランジスタ１１５０の上面図である。図１（Ａ）における一点鎖線Ａ−Ｂ
に対応する断面Ａ−Ｂ、および一点鎖線Ｃ−Ｄに対応する断面Ｃ−Ｄを、それぞれ図１（
Ｂ）および図１（Ｃ）に示す。
トランジスタ１１５０は、絶縁表面を有する基板１１００上の一対の電極１１１６、およ
び一対の電極１１１６下にあり一対の電極１１１６と上面形状が概略一致する絶縁膜１１
０３と、一対の電極１１１６、ならびに絶縁膜１１０３の側面および基板１１００の表面
と接する酸化物半導体膜１１０６と、酸化物半導体膜１１０６を覆うゲート絶縁膜１１１
２と、ゲート絶縁膜１１１２を介して酸化物半導体膜１１０６上に設けられたゲート電極
１１０４と、を有する。
なお、絶縁膜１１０３は、絶縁膜１１０３が形成する溝部の側面と一対の電極１１１６の
側面とが上面から見て概略一致（すなわち、絶縁膜１１０３が形成する溝部の側面が一対
の電極１１１６の側面に対して同一の広がりを持っている）していればよく、基板１１０
０を露出する構造に限定されない。そのため、酸化物半導体膜１１０６は、基板１１００
の表面と接している構造に限定されず、例えば、絶縁膜１１０３が形成する溝部の側面お
よび底面と接している構造としてもよい。
トランジスタ１１５０は、絶縁膜１１０３が形成する溝部が設けられることで、上面から
見た一対の電極１１１６間距離である見かけ上のチャネル長（図１（Ａ）参照。）に対し
て、酸化物半導体膜１１０６により形成されるチャネル領域の長さ（実効上のチャネル長
、図１（Ｂ）参照。）を、長くすることが可能となる。例えば、上面からみた一対の電極
１１１６間距離よりも絶縁膜１１０３の厚さが大きくなるように絶縁膜１１０３の厚さを
選択することにより、見かけ上のチャネル長に対して、実効上のチャネル長を３倍以上に
することができる。見かけ上のチャネル長に対して、実効上のチャネル長を長くするため
には、少なくとも絶縁膜１１０３よりも薄く酸化物半導体膜１１０６を設ける必要がある
。
例えば、見かけ上のチャネル長を１５ｎｍ以上１００ｎｍ以下とする。そのとき、絶縁膜
１１０３が形成する溝部の深さは７．５ｎｍ以上２００ｎｍ以下とすればよい。
基板１１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を
有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基
板などを、基板１１００として用いてもよい。また、シリコンや炭化シリコンなどの単結
晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり
、これらの基板上に半導体素子が設けられたものを、基板１１００として用いてもよい。
また、基板１１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上
に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法
としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可
とう性基板である基板１１００に転置する方法もある。その場合には、非可とう性基板と
トランジスタとの間に剥離層を設けるとよい。
ゲート電極１１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、
ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積
層で用いればよい。また、ゲート電極１１０４として酸化物を用いる場合は、５×１０１
９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０２０ｃｍ−３以上７ａｔｏ
ｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ
％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。酸化物
膜をゲート電極１１０４に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲー
ト電極全体の抵抗を低減するために、シート抵抗が１０Ω／ｓｑ以下の低抵抗膜を積層し
て設けると好ましい。なお、単位がｃｍ−３の濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉ
ｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によって定量化でき、単位がａｔｏｍ
ｉｃ％の濃度はＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃ
ｏｐｙ）分析によって定量化できる。
酸化物半導体膜１１０６は、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ
Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅ
ｐｉｔａｘｙ）法または蒸着法などを用い、例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選
ばれた二種以上を含む材料を用いればよい。
酸化物半導体膜１１０６として、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚ
ｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ
−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、
Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物で
あるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ
−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−
Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いれば
よい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリ
ウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わ
ない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体
膜１１０６の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化
物半導体膜１１０６の酸素欠損に起因するキャリアの生成を抑制することができる。
なお、一例として、酸化物半導体膜１１０６としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合
、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以
下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の
範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、
化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ま
しい。
酸化物半導体膜１１０６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される
材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または
複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまた
はＧａおよびＣｏなどを用いてもよい。
酸化物半導体膜１１０６は、トランジスタのオフ電流を低減するため、バンドギャップが
２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜
に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。
酸化物半導体膜１１０６は、水素、アルカリ金属およびアルカリ土類金属などが低減され
、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜１１０６を
チャネル領域に用いたトランジスタはオフ電流を小さくできる。
酸化物半導体膜１１０６中の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１
０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×
１０１６ｃｍ−３以下とする。
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類
金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アル
カリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場
合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、
酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。
その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化
、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばら
つきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつ
きは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸
化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、より好ましくは１×１０１７ｃ
ｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎ
ａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、
更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度
の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とすると
よい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは
１×１０１５ｃｍ−３以下とするとよい。
以上に示した酸化物半導体膜１１０６をトランジスタのチャネル領域に用いることでトラ
ンジスタのオフ電流を小さくできる。
酸化物半導体膜１１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質
などの状態をとる。
好ましくは、酸化物半導体膜１１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリ
ーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移
動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
絶縁膜１１０３およびゲート絶縁膜１１１２は、例えば酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリ
ウムまたは酸化ジルコニウムなどを用いればよく、積層または単層で設ける。例えば、熱
酸化法、プラズマＣＶＤ法、スパッタリング法などで形成すればよい。
絶縁膜１１０３およびゲート絶縁膜１１１２は、加熱処理により酸素を放出する膜を用い
ると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１１０
６および酸化物半導体膜１１０６の界面近傍に生じる欠陥を修復することができ、トラン
ジスタの電気特性の劣化を抑制できる。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以
上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定
したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算すること
ができる。標準試料の基準値とは、所定の原子密度を有する試料の、スペクトルの積分値
に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全
てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在
する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数
１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における
存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関
しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する
。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
絶縁膜１１０３およびゲート絶縁膜１１１２から酸化物半導体膜１１０６に酸素が供給さ
れることで、酸化物半導体膜１１０６と絶縁膜１１０３との界面準位、または酸化物半導
体膜１１０６とゲート絶縁膜１１１２との界面準位を低減できる。この結果、トランジス
タの動作などに起因して、酸化物半導体膜１１０６と絶縁膜１１０３との界面、または酸
化物半導体膜１１０６とゲート絶縁膜１１１２との界面にキャリアが捕獲されることを抑
制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
さらに、酸化物半導体膜１１０６の酸素欠損に起因して電荷が生じる場合がある。一般に
酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この
結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。絶縁膜１１０３
およびゲート絶縁膜１１１２から酸化物半導体膜１１０６に酸素が十分に供給されること
により、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠
損を低減することができる。
一対の電極１１１６は、ゲート電極１１０４で示した金属膜、金属窒化物膜、金属酸化物
膜または合金膜などを単層でまたは積層で用いればよい。
以上のようにして得られたトランジスタ１１５０は、酸化物半導体膜１１０６を用いるこ
とにより、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに
好ましくは１×１０−２４Ａ以下とすることができるため、キャパシタに蓄積された電荷
を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。そのた
め、リフレッシュ動作を行う頻度を低減でき、消費電力を低減させた半導体記憶装置を提
供することができる。また、トランジスタ１１５０は、動作頻度が低くなるため電気特性
の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
本実施の形態に示すトランジスタ１１５０を作製する方法の一例について、図１３を用い
て説明する。
まず、基板１１００上に絶縁膜１１８３を成膜する。次に、導電膜１１８４を成膜する（
図１３（Ａ）参照。）。なお、絶縁膜１１８３および導電膜１１８４を大気に暴露するこ
となく連続で成膜してもよい。このようにすることで、各層の界面の清浄度を高め、かつ
不純物（水素、アルカリ金属、アルカリ土類金属、窒素、リンおよびボロンなど）の混入
を低減することができて好ましい。
次に、フォトリソグラフィ工程などを適用して導電膜１１８４上にレジストマスクを形成
する。該レジストマスクを用いて、導電膜１１８４および絶縁膜１１８３を加工し、上面
形状が概略一致する一対の電極１１１６および絶縁膜１１０３を形成する（図１３（Ｂ）
参照。）。このとき、同じレジストマスクを用いて導電膜１１８４および絶縁膜１１８３
を加工し、一対の電極１１１６および絶縁膜１１０３を形成しても構わないし、一対の電
極１１１６を形成した後、レジストマスクを除去し、一対の電極１１１６をマスクに用い
て絶縁膜１１８３を加工し、絶縁膜１１０３を形成しても構わない。このように、一対の
電極１１１６および絶縁膜１１０３の上面形状を概略一致させることによって、フォトリ
ソグラフィ工程数またはフォトリソグラフィ工程に必要なフォトマスク数を削減すること
が可能となる。
次に、一対の電極１１１６と接し、絶縁膜１１０３の側面および基板１１００の表面と接
する酸化物半導体膜１１０６を形成する（図１３（Ｃ）参照。）。酸化物半導体膜１１０
６を形成する際、酸化物半導体膜１１０６となる酸化物半導体膜を成膜した後、熱処理を
行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０
℃以下で行う。熱処理を行うことで、絶縁膜１１０３より酸素が放出され、酸化物半導体
膜中および酸化物半導体膜の界面近傍の欠陥を低減することができる。この場合、熱処理
を行った後、酸化物半導体膜を加工し、酸化物半導体膜１１０６を形成すればよい。また
、酸化物半導体膜１１０６の一部に対し、イオン注入法またはイオンドーピング法を用い
て低抵抗化処理を行っても構わない。低抵抗化された領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域とすることができる。ＬＤＤ領域を設けることによって、
ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作
製することができる。
次に、ゲート絶縁膜１１１２を成膜する。次に、導電膜１１８５を成膜する（図１３（Ｄ
）参照。）。なお、ゲート絶縁膜１１１２を成膜した後に熱処理を行っても構わない。熱
処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理
を行うことで、ゲート絶縁膜１１１２より酸素が放出され、酸化物半導体膜１１０６中お
よび酸化物半導体膜１１０６膜の界面近傍の欠陥を低減することができる。なお、この熱
処理は、ゲート絶縁膜１１１２を成膜した直後に限定されず、導電膜１１８５を成膜した
直後でもよいし、ゲート絶縁膜１１１２の成膜以降のどの工程の後に行っても構わない。
次に、導電膜１１８５を加工し、酸化物半導体膜１１０６と重畳するゲート電極１１０４
を形成する。以上の工程によって、図１に示すトランジスタ１１５０を作製することがで
きる。
このように、一対の電極１１１６と絶縁膜１１０３の上面形状を概略一致させることによ
り、両者を同一のマスクを用いて加工することや、一対の電極１１１６をマスクに適用し
て絶縁膜１１０３を加工することが可能となるため、フォトリソグラフィ工程数またはフ
ォトリソグラフィ工程に必要なフォトマスク数を削減することができる。
なお、一対の電極１１１６に対して、逆スパッタリング処理などのプラズマ処理を行って
も構わない。このような処理を行うことによって、一対の電極１１１６の上端部の角をと
って曲面形状にでき、その後形成する酸化物半導体膜１１０６およびゲート絶縁膜１１１
２の被覆性を高めることができる。または、一対の電極１１１６をマスクに絶縁膜１１８
３を加工し、絶縁膜１１０３を形成すると同時に一対の電極１１１６の上端部の角をとっ
て曲面形状としても構わない。
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高
めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の
増加を抑えた半導体記憶装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様を適用した半導体記憶装置であるＤＲＡＭの回路構成
、ならびに該ＤＲＡＭを構成するトランジスタおよびキャパシタの構造について説明する
。
図６は、本発明の一態様であるＤＲＡＭを用いたｎ行ｍ列のメモリセルアレイである。ト
ランジスタ一つとキャパシタ一つによって一つのメモリセルを構成している。メモリセル
にはビット線とワード線が接続されており、ビット線はトランジスタのソース電極または
ドレイン電極の一方と、ワード線はトランジスタのゲート電極と接続する。また、トラン
ジスタのソース電極またはドレイン電極の他方とキャパシタを構成する電極の一方が接続
する。キャパシタを構成する電極の他方は例えばグランド（ＧＮＤ）に接続する。ビット
線は、センスアンプとも接続する。
図７（Ａ）は、メモリセルアレイを構成する一つのメモリセルＣＬの例である。一つのメ
モリセルＣＬは、一つのトランジスタＴｒおよび一つのキャパシタＣを有する。ｄａｔａ
１を書き込む際は、ビット線ＢＬを所定の電位ＶＤＤ（キャパシタの充電に十分な電位）
とし、ワード線ＷＬに、ＶＨを印加すればよい。本明細書において、ＶＨは、トランジス
タＴｒのしきい値電圧（Ｖｔｈ）にＶＤＤを加えた電圧よりも高い電圧をいう。
こうしてキャパシタＣに電位ＶＤＤに対応する電荷を蓄積することができる。キャパシタ
Ｃに蓄積される電荷はトランジスタＴｒのオフ電流によって少しずつ放出され、時間Ｔ＿
１で読み出し不可となる電位ＶＡに至る（図７Ｂ参照）。そのため、時間Ｔ＿１に至る前
にリフレッシュ動作を行い、データを再書き込みする必要がある。
そのため、リフレッシュ動作の回数を低減するためには、トランジスタＴｒのオフ電流を
低減する必要がある。トランジスタＴｒのオフ電流を低減するためには、トランジスタＴ
ｒのチャネル領域を酸化物半導体膜で形成すればよい。酸化物半導体膜の詳細については
後述する。
メモリセルＣＬのデータを読み出すには、まず、ビット線ＢＬを適切な電位、例えばＶＲ
とする。次に、ワード線ＷＬをＶＨとすると、保持された電位に応じてビット線ＢＬの電
位が変動する。これを、センスアンプＳＡｍｐを介して出力ＯＵＴより読み出すことがで
きる。
以上のように、メモリセルＣＬにおけるデータの書き込みおよび読み出しを行うことがで
きる。
図６に戻り、ｎ行ｍ列のメモリセルアレイの書き込み方法および読み出し方法を説明する
。
データの書き込みはメモリセルごとに行えばよい。例えば、メモリセルＣＬ＿ａ＿ｂ（ａ
はｍ以下の自然数、ｂはｎ以下の自然数）にデータを書き込む場合、ビット線ＢＬ＿ｂを
電位ＶＤＤとし、ワード線ＷＬ＿ａにＶＨを印加する。このようにすることで、メモリセ
ルＣＬ＿ａ＿ｂにデータを書き込むことができる。この動作をメモリセルごとに行えば、
全てのメモリセルに対してデータを書き込むことができる。
データの読み出しはメモリセルごとに行えばよい。例えば、ＣＬ＿ａ＿ｂのデータを読み
出す際は、ビット線ＢＬ＿ｂをＶＲとする。次に、ワード線ＷＬ＿ａをＶＨとすると、ビ
ット線ＢＬ＿ｂの電位がデータに応じて変動する。この電位を、センスアンプＳＡｍｐ＿
ａを介して出力ＯＵＴ＿ａより読み出す。この動作をメモリセルごとに行うことで、ａ行
ｂ列にそれぞれメモリセルを有するｎ行ｍ列メモリセルアレイのデータを読み出すことが
できる。
次に、メモリセルＣＬを構成するトランジスタＴｒおよびキャパシタＣについて図２を用
いて説明する。
図２はメモリセルＣＬを構成するトランジスタＴｒであるトランジスタ１５０、およびキ
ャパシタＣであるキャパシタ１６０の上面図および断面図である。図２（Ａ）における一
点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図２（Ｂ）に、一点鎖線Ｃ−Ｄに対応する断面Ｃ−
Ｄを図２（Ｃ）に、それぞれ示す。
半導体記憶装置は、基板１００と、基板１００上の下地絶縁膜１０２と、下地絶縁膜１０
２上の絶縁膜１０３と、絶縁膜１０３と上面形状が概略一致する絶縁膜１０３上の一対の
電極１１６と、一対の電極１１６、ならびに絶縁膜１０３が形成する溝部の側面および底
面と接する酸化物半導体膜１０６と、酸化物半導体膜１０６および一対の電極１１６を覆
うゲート絶縁膜１１２と、ゲート絶縁膜１１２を介し酸化物半導体膜１０６と重畳するゲ
ート電極１０４と、を有するトランジスタ１５０と、ゲート絶縁膜１１２と同一層かつ同
一材料である誘電体膜を介し、一対の電極１１６の一方と接続し、一対の電極１１６と同
一層かつ同一材料である第１の容量電極と、ゲート電極１０４と同一層かつ同一材料であ
り第１の容量電極と重畳する第２の容量電極１０５と、を有するキャパシタ１６０と、を
有する。
トランジスタ１５０は、絶縁膜１０３が形成する溝部によって、上面から見た一対の電極
１１６間距離である見かけ上のチャネル長（図２（Ａ）参照。）に対して、酸化物半導体
膜１０６により形成されるチャネル領域の長さ（実効上のチャネル長、図２（Ｂ）参照。
）を、長くすることが可能となる。例えば、上面からみた一対の電極１１６間距離よりも
絶縁膜１０３の厚さが大きくなるように絶縁膜１０３の厚さを選択することにより、見か
け上のチャネル長に対して、実効上のチャネル長を３倍以上にすることができる。見かけ
上のチャネル長に対して、実効上のチャネル長を長くするためには、少なくとも絶縁膜１
０３が形成する溝部の深さよりも厚さの薄い酸化物半導体膜１０６を設ける必要がある。
ここで、基板１００、絶縁膜１０３、一対の電極１１６、酸化物半導体膜１０６、ゲート
絶縁膜１１２およびゲート電極１０４は、それぞれ基板１１００、絶縁膜１１０３、一対
の電極１１１６、酸化物半導体膜１１０６、ゲート絶縁膜１１１２およびゲート電極１１
０４に対応する。
下地絶縁膜１０２は、ゲート絶縁膜１１２および絶縁膜１０３と同様の構成とすればよい
。
下地絶縁膜１０２は、絶縁膜１０３を加工する際にエッチストップ膜としての機能を有す
る。そのため、下地絶縁膜１０２と絶縁膜１０３とは、加工の際に選択比がとれる材料を
選択することが好ましい。例えば、下地絶縁膜１０２として酸化シリコン膜を用い、絶縁
膜１０３として窒化シリコン膜を用いればよい。
下地絶縁膜１０２から酸化物半導体膜１０６に酸素が供給されることで、酸化物半導体膜
１０６と下地絶縁膜１０２との界面準位を低減できる。この結果、トランジスタの動作な
どに起因して、酸化物半導体膜１０６と下地絶縁膜１０２との界面にキャリアが捕獲され
ることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる
。
さらに、酸化物半導体膜１０６の酸素欠損に起因して電荷が生じる場合がある。下地絶縁
膜１０２から酸化物半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧
がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することがで
きる。
以上のようにして得られたトランジスタ１５０は、酸化物半導体膜１０６を用いることに
より、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ま
しくは１×１０−２４Ａ以下とすることができるため、キャパシタ１６０に蓄積された電
荷を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。その
ため、リフレッシュ動作を行う頻度を低減でき、消費電力を低減させた半導体記憶装置を
提供することができる。また、トランジスタ１５０は、動作頻度が低くなるため電気特性
の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
また、絶縁膜１０３が形成する溝部の側面および底面と接する酸化物半導体膜１０６を形
成することによって、上面図で見る一対の電極１１６間距離である見かけ上のチャネル長
に対し、実効上のチャネル長を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍
以上の長さとすることができる。そのため、トランジスタ１５０のサイズを縮小しても短
チャネル効果の影響を低減することが可能となり、半導体記憶装置の集積度を高めること
が可能となる。
本実施の形態に示すトランジスタ１５０およびキャパシタ１６０を作製する方法の一例に
ついて、図８を用いて説明する。
まず、基板１００上に下地絶縁膜１０２を成膜する。次に、絶縁膜１８３を成膜する。次
に、導電膜１８４を成膜する（図８（Ａ）参照。）。なお、下地絶縁膜１０２、絶縁膜１
８３および導電膜１８４を大気に暴露することなく連続で成膜してもよい。このようにす
ることで、各層の界面の清浄度を高め、かつ不純物（水素、アルカリ金属、アルカリ土類
金属、窒素、リンおよびボロンなど）の混入を低減することができて好ましい。
次に、フォトリソグラフィ工程などを適用して導電膜１８４上にレジストマスクを形成す
る。該レジストマスクを用いて、導電膜１８４および絶縁膜１８３を加工し、上面形状が
概略一致する一対の電極１１６および絶縁膜１０３を形成する（図８（Ｂ）参照。）。こ
のとき、同じレジストマスクを用いて導電膜１８４および絶縁膜１８３を加工し、一対の
電極１１６および絶縁膜１０３を形成しても構わないし、一対の電極１１６を形成した後
、レジストマスクを除去し、一対の電極１１６をマスクに用いて絶縁膜１８３を加工し、
絶縁膜１０３を形成しても構わない。このように、一対の電極１１６および絶縁膜１０３
の上面形状を概略一致させることによって、フォトリソグラフィ工程数またはフォトリソ
グラフィ工程に必要なフォトマスク数を削減することが可能となる。
次に、一対の電極１１６と接し、絶縁膜１０３が形成する溝部の側面および底面と接する
酸化物半導体膜１０６を形成する（図８（Ｃ）参照。）。酸化物半導体膜１０６を形成す
る際、酸化物半導体膜１０６となる酸化物半導体膜を成膜した後、熱処理を行っても構わ
ない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う
。熱処理を行うことで、下地絶縁膜１０２および絶縁膜１０３の少なくとも一方より酸素
が放出され、酸化物半導体膜中および酸化物半導体膜の界面近傍の欠陥を低減することが
できる。この場合、熱処理を行った後、酸化物半導体膜を加工し、酸化物半導体膜１０６
を形成すればよい。また、酸化物半導体膜１０６の一部に対し、イオン注入法またはイオ
ンドーピング法を用いて低抵抗化処理を行っても構わない。低抵抗化された領域は、ＬＤ
Ｄ領域とすることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化など
のトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
次に、ゲート絶縁膜１１２を成膜する。次に、導電膜１８５を成膜する（図８（Ｄ）参照
。）。なお、ゲート絶縁膜１１２を成膜した後に熱処理を行っても構わない。熱処理は１
５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うこ
とで、ゲート絶縁膜１１２より酸素が放出され、酸化物半導体膜１０６中および酸化物半
導体膜１０６膜の界面近傍の欠陥を低減することができる。なお、この熱処理は、ゲート
絶縁膜１１２を成膜した直後に限定されず、導電膜１８５を成膜した直後でもよいし、ゲ
ート絶縁膜１１２の成膜以降のどの工程の後に行っても構わない。
次に、導電膜１８５を加工し、酸化物半導体膜１０６と重畳するゲート電極１０４、およ
び一対の電極１１６の一方と重畳する第２の容量電極１０５を形成する。以上の工程によ
って、図２に示すトランジスタ１５０およびキャパシタ１６０を作製することができる。
このように、トランジスタ１５０およびキャパシタ１６０を同時に作製することが可能で
あるため、半導体記憶装置を作製するために必要なフォトリソグラフィ工程数を削減する
ことができる。また、一対の電極１１６と絶縁膜１０３の上面形状を概略一致させること
により、両者を同一のマスクを用いて加工することや、一対の電極１１６をマスクに適用
して絶縁膜１０３を加工することが可能となるため、さらにフォトリソグラフィ工程数ま
たはフォトリソグラフィ工程に必要なフォトマスク数を削減することができる。
なお、一対の電極１１６に対して、逆スパッタリング処理などのプラズマ処理を行っても
構わない。このような処理を行うことによって、一対の電極１１６の上端部の角をとって
曲面形状にでき、その後形成する酸化物半導体膜１０６およびゲート絶縁膜１１２の被覆
性を高めることができる。または、一対の電極１１６をマスクに絶縁膜１８３を加工し、
絶縁膜１０３を形成すると同時に一対の電極１１６の上端部の角をとって曲面形状として
も構わない。
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高
めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の
増加を抑えた半導体記憶装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
図３はメモリセルＣＬを構成するトランジスタＴｒであるトランジスタ２５０、およびキ
ャパシタＣであるキャパシタ２６０の上面図および断面図である。図３（Ａ）における一
点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図３（Ｂ）に、一点鎖線Ｃ−Ｄに対応する断面Ｃ−
Ｄを図３（Ｃ）に、それぞれ示す。
半導体記憶装置は、基板２００と、基板２００上の下地絶縁膜２０２と、下地絶縁膜２０
２上の溝部が設けられた絶縁膜２０３と、絶縁膜２０３上の絶縁膜２０３の一側面と上面
形状が概略一致する一対の電極２１６と、一対の電極２１６、ならびに絶縁膜２０３に設
けられた溝部の側面および底面と接する酸化物半導体膜２０６と、酸化物半導体膜２０６
および一対の電極２１６を覆うゲート絶縁膜２１２と、ゲート絶縁膜２１２を介し酸化物
半導体膜２０６と重畳するゲート電極２０４と、を有するトランジスタ２５０と、ゲート
絶縁膜２１２と同一層かつ同一材料である誘電体膜を介し、一対の電極２１６と同一層か
つ同一材料である第１の容量電極と、ゲート電極２０４と同一層かつ同一材料であり第１
の容量電極と重畳する第２の容量電極２０５と、を有するキャパシタ２６０と、を有する
。
トランジスタ２５０は、絶縁膜２０３に設けられた溝部により、上面から見た一対の電極
２１６間距離である見かけ上のチャネル長に対して、酸化物半導体膜２０６が形成するチ
ャネル領域の長さ（実効上のチャネル長）を、長くすることが可能となる。例えば、上面
からみた一対の電極２１６間距離よりも絶縁膜２０３の厚さが大きくなるように絶縁膜２
０３の厚さを選択することにより、見かけ上のチャネル長に対して、実効上のチャネル長
を３倍以上にすることができる。見かけ上のチャネル長に対して、実効上のチャネル長を
長くするためには、少なくとも絶縁膜２０３よりも薄く酸化物半導体膜２０６を設ける必
要がある。
なお、基板２００、下地絶縁膜２０２、絶縁膜２０３、一対の電極２１６、酸化物半導体
膜２０６、ゲート絶縁膜２１２、ゲート電極２０４および第２の容量電極２０５は、基板
１１００、下地絶縁膜１０２、絶縁膜１１０３、一対の電極１１１６、酸化物半導体膜１
１０６、ゲート絶縁膜１１１２、ゲート電極１１０４および第２の容量電極１０５に対応
する。
以上のようにして得られたトランジスタ２５０は、酸化物半導体膜２０６を用いることに
より、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ま
しくは１×１０−２４Ａ以下とすることができるため、キャパシタ２６０に蓄積された電
荷を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。その
ため、リフレッシュ動作を行う頻度を低減でき、消費電力を低減された半導体記憶装置を
提供することができる。また、トランジスタ２５０は、動作頻度が低くなるため電気特性
の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
また、酸化物半導体膜２０６が、絶縁膜２０３に設けられた溝部の側面に接することによ
って、上面図で見る一対の電極２１６間距離である見かけ上のチャネル長に対し、実効上
のチャネル長を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとす
ることができる。そのため、トランジスタ２５０のサイズを縮小しても短チャネル効果の
影響を低減することが可能となり、半導体記憶装置の集積度を高めることが可能となる。
本実施の形態に示すトランジスタ２５０およびキャパシタ２６０を作製する方法の一例に
ついて図９を用いて説明する。
まず、基板２００上に下地絶縁膜２０２を成膜する。次に、絶縁膜２８３を成膜する。次
に、導電膜２８４を成膜する（図９（Ａ）参照。）。なお、下地絶縁膜２０２、絶縁膜２
８３および導電膜２８４を大気に暴露することなく連続で成膜してもよい。このようにす
ることで、各層の界面の清浄度を高め、かつ不純物の混入を低減することができて好まし
い。
次に、フォトリソグラフィ工程などを適用して導電膜２８４上にレジストマスクを形成す
る。該レジストマスクを用いて、導電膜２８４を加工し、ハードマスク２９４を形成する
。（次に、ハードマスク２９４をマスクに用いて絶縁膜２８３を加工し、絶縁膜２０３を
形成する図９（Ｂ）参照。）。このとき、同じレジストマスクを用いて導電膜２８４およ
び絶縁膜２８３を加工し、ハードマスク２９４および絶縁膜２０３を形成しても構わない
し、ハードマスク２９４を形成した後、レジストマスクを除去し、ハードマスク２９４を
マスクに用いて絶縁膜２８３を加工し、絶縁膜２０３を形成しても構わない。このように
、ハードマスク２９４および絶縁膜２０３の上面形状を概略一致させることによって、フ
ォトリソグラフィ工程数を削減することが可能となる。
次に、ハードマスク２９４を加工して、絶縁膜２０３に設けられた溝部を挟んで離間する
一対の電極２１６を形成する（図９（Ｃ）参照。）。
次に、一対の電極２１６と接し、絶縁膜２０３に設けられた溝部の側面および底面と接す
る酸化物半導体膜２０６を形成する（図９（Ｄ）参照。）。酸化物半導体膜２０６を形成
する際、酸化物半導体膜２０６となる酸化物半導体膜を成膜した後、熱処理を行っても構
わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行
う。熱処理を行うことで、下地絶縁膜２０２および絶縁膜２０３の少なくとも一方より酸
素が放出され、酸化物半導体膜中および酸化物半導体膜近傍の欠陥を低減することができ
る。この場合、熱処理を行った後、酸化物半導体膜を加工し、酸化物半導体膜２０６を形
成すればよい。また、酸化物半導体膜２０６の一部に対し、イオン注入法またはイオンド
ーピング法を用いて低抵抗化処理を行っても構わない。低抵抗化された領域にＬＤＤ領域
を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのト
ランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
次に、ゲート絶縁膜２１２を成膜する。次に、導電膜２８５を成膜する（図９（Ｅ）参照
。）。ゲート絶縁膜２１２を成膜した後に熱処理を行っても構わない。熱処理は１５０℃
以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、
ゲート絶縁膜２１２より酸素が放出され、酸化物半導体膜２０６中および酸化物半導体膜
２０６膜近傍の欠陥を低減することができる。なお、この熱処理は、ゲート絶縁膜２１２
を成膜した直後に限定されず、導電膜２８５を成膜した直後でもよいし、ゲート絶縁膜２
１２の成膜以降のどの工程の後に行っても構わない。
次に、導電膜２８５を加工し、酸化物半導体膜２０６と重畳するゲート電極２０４、およ
び一対の電極２１６の一方と重畳する第２の容量電極２０５を形成する。以上の工程によ
って、図３に示すトランジスタ２５０およびキャパシタ２６０を作製することができる。
このように、トランジスタ２５０およびキャパシタ２６０を同時に作製することが可能で
あるため、半導体記憶装置を作製するために必要なフォトリソグラフィ工程数を削減する
ことができる。また、ハードマスク２９４と絶縁膜２０３の上面形状を概略一致させるこ
とにより、両者を同一マスクを用いて加工することや、ハードマスク２９４をマスクに適
用して絶縁膜２０３を加工することが可能となるため、さらにフォトリソグラフィ工程数
を削減することができる。
なお、ハードマスク２９４または一対の電極２１６に対して、逆スパッタリング処理など
のプラズマ処理を行っても構わない。このような処理を行うことによって、ハードマスク
２９４または一対の電極２１６の上端部の角をとって曲面形状にでき、その後形成する酸
化物半導体膜２０６およびゲート絶縁膜２１２の被覆性を高めることができる。または、
ハードマスク２９４をマスクに絶縁膜２８３を加工し、絶縁膜２０３を形成すると同時に
ハードマスク２９４の上端部の角をとって曲面形状としても構わない。
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高
めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の
増加を抑えた半導体記憶装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
図４はメモリセルＣＬを構成するトランジスタＴｒであるトランジスタ３５０、およびキ
ャパシタＣであるキャパシタ３６０の上面図および断面図である。図４（Ａ）における一
点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図４（Ｂ）に、一点鎖線Ｃ−Ｄに対応する断面Ｃ−
Ｄを図４（Ｃ）に、それぞれ示す。
半導体記憶装置は、基板３００と、基板３００上の下地絶縁膜３０２と、下地絶縁膜３０
２上の溝部が設けられた絶縁膜３０３と、絶縁膜３０３上の一対の電極３１６と、一対の
電極３１６、ならびに絶縁膜３０３に設けられた溝部の側面および底面と接する酸化物半
導体膜３０６と、酸化物半導体膜３０６および一対の電極３１６を覆うゲート絶縁膜３１
２と、ゲート絶縁膜３１２を介し酸化物半導体膜３０６と重畳するゲート電極３０４と、
を有するトランジスタ３５０と、ゲート絶縁膜３１２と同一層かつ同一材料である誘電体
膜を介し、一対の電極３１６と同一層かつ同一材料である第１の容量電極と、ゲート電極
３０４と同一層かつ同一材料であり第１の容量電極と重畳する第２の容量電極３０５と、
を有するキャパシタ３６０と、を有する。
トランジスタ３５０は、絶縁膜３０３に設けられた溝部により、上面から見た一対の電極
３１６間距離である見かけ上のチャネル長に対して、酸化物半導体膜３０６が形成するチ
ャネル領域の長さ（実効上のチャネル長）を、長くすることが可能となる。
なお、基板３００、下地絶縁膜３０２、絶縁膜３０３、一対の電極３１６、酸化物半導体
膜３０６、ゲート絶縁膜３１２、ゲート電極３０４および第２の容量電極３０５は、基板
１１００、下地絶縁膜１０２、絶縁膜１１０３、一対の電極１１１６、酸化物半導体膜１
１０６、ゲート絶縁膜１１１２、ゲート電極１１０４および第２の容量電極１０５と対応
する。
以上のようにして得られたトランジスタ３５０は、酸化物半導体膜３０６を用いることに
より、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ま
しくは１×１０−２４Ａ以下とすることができるため、キャパシタ３６０に蓄積された電
荷を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。その
ため、リフレッシュ動作を行う頻度を低減でき、消費電力を低減された半導体記憶装置を
提供することができる。また、トランジスタ３５０は、動作頻度が低くなるため電気特性
の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
また、酸化物半導体膜３０６が、絶縁膜３０３に設けられた溝部の側面に接することによ
って、上面図で見る一対の電極３１６間距離である見かけ上のチャネル長に対し、実効上
のチャネル長を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとす
ることができる。そのため、トランジスタ３５０のサイズを縮小しても短チャネル効果の
影響を低減することが可能となり、半導体記憶装置の集積度を高めることが可能となる。
本実施の形態に示すトランジスタ３５０およびキャパシタ３６０を作製する方法の一例を
図１０を用いて説明する。
まず、基板３００上に下地絶縁膜３０２を成膜する。次に、下地絶縁膜３０２上に絶縁膜
３８３を成膜する（図１０（Ａ）参照。）。
次に、該絶縁膜を加工し、溝部の設けられた絶縁膜３０３を形成する。
次に、導電膜を成膜し、該導電膜を加工して、絶縁膜３０３に設けられた溝部を挟んで離
間する一対の電極３１６を形成する（図１０（Ｂ）参照。）。なお、絶縁膜３８３を成膜
し、次に一対の電極３１６を形成し、その後絶縁膜３８３を加工して絶縁膜３０３を形成
しても構わない。
次に、一対の電極３１６と接し、絶縁膜３０３に設けられた溝部の側面および底面と接す
る酸化物半導体膜３０６を形成する（図１０（Ｃ）参照。）。酸化物半導体膜３０６を形
成する際、酸化物半導体膜３０６となる酸化物半導体膜を成膜した後、熱処理を行っても
構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で
行う。熱処理を行うことで、下地絶縁膜３０２および絶縁膜３０３の少なくとも一方より
酸素が放出され、酸化物半導体膜中および酸化物半導体膜近傍の欠陥を低減することがで
きる。この場合、熱処理を行った後、酸化物半導体膜を加工し、酸化物半導体膜３０６を
形成すればよい。また、酸化物半導体膜３０６の一部に対し、イオン注入法またはイオン
ドーピング法を用いて低抵抗化処理を行っても構わない。低抵抗化された領域にＬＤＤ領
域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などの
トランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
次に、ゲート絶縁膜３１２を成膜する。次に、導電膜３８５を成膜する（図１０（Ｄ）参
照。）。ゲート絶縁膜３１２を成膜した後に熱処理を行っても構わない。熱処理は１５０
℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで
、ゲート絶縁膜３１２より酸素が放出され、酸化物半導体膜３０６中および酸化物半導体
膜３０６膜近傍の欠陥を低減することができる。なお、この熱処理は、ゲート絶縁膜３１
２を成膜した直後に限定されず、導電膜３８５を成膜した直後でもよいし、ゲート絶縁膜
３１２の成膜以降のどの工程の後に行っても構わない。
次に、導電膜３８５を加工し、酸化物半導体膜３０６と重畳するゲート電極３０４、およ
び一対の電極３１６の一方と重畳する第２の容量電極３０５を形成する。以上の工程によ
って、図４に示すトランジスタ３５０およびキャパシタ３６０を作製することができる。
このように、トランジスタ３５０およびキャパシタ３６０を同時に作製することが可能で
あるため、フォトリソグラフィ工程数を削減することができる。
なお、一対の電極３１６に対して、逆スパッタリング処理などのプラズマ処理を行っても
構わない。このような処理を行うことによって、一対の電極３１６の上端部の角をとって
曲面形状にでき、その後形成する酸化物半導体膜３０６およびゲート絶縁膜３１２の被覆
性を高めることができる。
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高
めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の
増加を抑えた半導体記憶装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
図５はメモリセルＣＬを構成するトランジスタＴｒであるトランジスタ４５０、およびキ
ャパシタＣであるキャパシタ４６０の上面図および断面図である。図５（Ａ）における一
点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図５（Ｂ）に、一点鎖線Ｃ−Ｄに対応する断面Ｃ−
Ｄを図５（Ｃ）に、それぞれ示す。
半導体記憶装置は、基板４００と、基板４００上の下地絶縁膜４０２と、下地絶縁膜４０
２上の第１の溝部および第２の溝部の設けられた絶縁膜４０３と、絶縁膜４０３上の絶縁
膜４０３に設けられた第１の溝部を挟んで離間した一対の電極４１６と、一対の電極４１
６、ならびに絶縁膜４０３に設けられた第１の溝部の側面および底面と接する酸化物半導
体膜４０６と、酸化物半導体膜４０６および一対の電極４１６を覆うゲート絶縁膜４１２
と、ゲート絶縁膜４１２を介し酸化物半導体膜４０６と重畳するゲート電極４０４と、を
有するトランジスタ４５０と、ゲート絶縁膜４１２と同一層かつ同一材料である誘電体膜
を介し、一対の電極４１６と同一層かつ同一材料であり、絶縁膜４０３に設けられた第２
の溝部に沿って設けられた第１の容量電極と、ゲート電極４０４と同一層かつ同一材料で
あり第１の容量電極および絶縁膜４０３に設けられた第２の溝部と重畳する第２の容量電
極４０５と、を有するキャパシタ４６０と、を有する。
トランジスタ４５０は、絶縁膜４０３に第１の溝部が設けられることで、上面から見た一
対の電極４１６間距離である見かけ上のチャネル長に対して、酸化物半導体膜４０６が形
成するチャネル領域の長さ（実効上のチャネル長）を、長くすることが可能となる。
キャパシタ４６０は、絶縁膜４０３に第２の溝部が設けられることで、上面から見た第２
の容量電極４０５の面積に対して、キャパシタ４６０を形成する第２の容量電極４０５の
面積（実効上のキャパシタ４６０の面積）を、広くすることが可能となる。
なお、基板４００、下地絶縁膜４０２、絶縁膜４０３、一対の電極４１６、酸化物半導体
膜４０６、ゲート絶縁膜４１２、ゲート電極４０４および第２の容量電極４０５は、基板
１１００、下地絶縁膜１０２、絶縁膜１１０３、一対の電極１１１６、酸化物半導体膜１
１０６、ゲート絶縁膜１１１２、ゲート電極１１０４および第２の容量電極１０５と対応
する。
以上のようにして得られたトランジスタ４５０は、酸化物半導体膜４０６を用いることに
より、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ま
しくは１×１０−２４Ａ以下とすることができるため、キャパシタ４６０に蓄積された電
荷を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。その
ため、リフレッシュ動作を行う頻度を低減でき、消費電力を低減された半導体記憶装置を
提供することができる。また、トランジスタ４５０は、動作頻度が低くなるため電気特性
の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
また、酸化物半導体膜４０６が、絶縁膜４０３に設けられた第１の溝部の側面に接するこ
とによって、上面図で見る一対の電極４１６間距離である見かけ上のチャネル長に対し、
実効上のチャネル長を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長
さとすることができる。そのため、トランジスタ４５０のサイズを縮小しても短チャネル
効果の影響を低減することが可能となり、半導体記憶装置の集積度を高めることが可能と
なる。
また、絶縁膜４０３に第２の溝部を設け、該第２の溝部に重畳して第１の容量電極、誘電
体膜および第２の容量電極４０５を形成することによって、上面図で見る第２の容量電極
４０５の面積である見かけ上のキャパシタ４６０の面積に対し、実効上のキャパシタ４６
０の面積を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上とすることがで
きる。そのため、キャパシタ４６０のサイズを縮小しても十分な容量を得ることができ、
半導体記憶装置の集積度を高めることが可能となる。
本実施の形態に示すトランジスタ４５０およびキャパシタ４６０を作製する方法の一例に
ついて図１１を用いて説明する。
まず、基板４００上に下地絶縁膜４０２を成膜する。次に、下地絶縁膜４０２上に絶縁膜
を成膜する。次に、該絶縁膜を加工し、第１の溝部および第２の溝部の設けられた絶縁膜
４０３を形成する（図１１（Ａ）参照。）。
次に、導電膜を成膜し、該導電膜を加工して、絶縁膜４０３に設けられた第１の溝部を挟
んで離間し、かつ絶縁膜４０３に設けられた第２の溝部と重畳する一対の電極４１６を形
成する（図１１（Ｂ）参照。）。
次に、一対の電極と接し、絶縁膜４０３に設けられた第１の溝部の側面および底面に接す
る酸化物半導体膜４０６を形成する（図１１（Ｃ）参照。）。酸化物半導体膜４０６を形
成する際、酸化物半導体膜４０６となる酸化物半導体膜を成膜した後、熱処理を行っても
構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で
行う。熱処理を行うことで、下地絶縁膜４０２および絶縁膜４０３の少なくとも一方より
酸素が放出され、酸化物半導体膜中および酸化物半導体膜近傍の欠陥を低減することがで
きる。この場合、熱処理を行った後、酸化物半導体膜を加工し、酸化物半導体膜４０６を
形成すればよい。また、酸化物半導体膜４０６の一部に対し、イオン注入法またはイオン
ドーピング法を用いて低抵抗化処理を行っても構わない。低抵抗化された領域にＬＤＤ領
域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などの
トランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
次に、ゲート絶縁膜４１２を成膜する。次に、導電膜４８５を成膜する（図１１（Ｄ）参
照。）。ゲート絶縁膜４１２を成膜した後に熱処理を行っても構わない。熱処理は１５０
℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで
、ゲート絶縁膜４１２より酸素が放出され、酸化物半導体膜４０６中および酸化物半導体
膜４０６膜近傍の欠陥を低減することができる。なお、この熱処理は、ゲート絶縁膜４１
２を成膜した直後に限定されず、導電膜４８５を成膜した直後でもよいし、それ以降のど
の工程の後に行っても構わない。
次に、導電膜４８５を加工し、酸化物半導体膜４０６と重畳するゲート電極４０４、およ
び絶縁膜４０３に設けられた第２の溝部および一対の電極４１６の一方と重畳する第２の
容量電極４０５を形成する。以上の工程によって、図５に示すトランジスタ４５０および
キャパシタ４６０を作製することができる。
このように、トランジスタ４５０およびキャパシタ４６０を同時に作製することが可能で
あるため、フォトリソグラフィ工程数を削減することができる。
なお、一対の電極４１６に対して、逆スパッタリング処理などのプラズマ処理を行っても
構わない。このような処理を行うことによって、一対の電極４１６の上端部の角をとって
曲面形状にでき、その後形成する酸化物半導体膜４０６およびゲート絶縁膜４１２の被覆
性を高めることができる。
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高
めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の
増加を抑えた半導体記憶装置を提供することができる。さらにキャパシタを溝部に沿った
形状とすることでも、集積度の高い半導体記憶装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５を適用した電子機器の例について説明
する。
図１２（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフ
ォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し
、携帯型電話機としての機能を有する。本発明の一態様は、電子機器の内部にあるメモリ
に適用することができる。
図１２（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マ
イクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、電子機器
の内部にあるメモリに適用することができる。
本発明の一態様を用いることで、電子機器のコストを下げることができる。また消費電力
を低減し、信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１００ 基板
１０２ 下地絶縁膜
１０３ 絶縁膜
１０４ ゲート電極
１０５ 容量電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１６ 一対の電極
１５０ トランジスタ
１６０ キャパシタ
１８３ 絶縁膜
１８４ 導電膜
１８５ 導電膜
２００ 基板
２０２ 下地絶縁膜
２０３ 絶縁膜
２０４ ゲート電極
２０５ 容量電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
２５０ トランジスタ
２６０ キャパシタ
２８３ 絶縁膜
２８４ 導電膜
２８５ 導電膜
２９４ ハードマスク
３００ 基板
３０２ 下地絶縁膜
３０３ 絶縁膜
３０４ ゲート電極
３０５ 容量電極
３０６ 酸化物半導体膜
３１２ ゲート絶縁膜
３１６ 一対の電極
３５０ トランジスタ
３６０ キャパシタ
３８３ 絶縁膜
３８５ 導電膜
４００ 基板
４０２ 下地絶縁膜
４０３ 絶縁膜
４０４ ゲート電極
４０５ 容量電極
４０６ 酸化物半導体膜
４１２ ゲート絶縁膜
４１６ 一対の電極
４５０ トランジスタ
４６０ キャパシタ
４８５ 導電膜
１１００ 基板
１１０３ 絶縁膜
１１０４ ゲート電極
１１０６ 酸化物半導体膜
１１１２ ゲート絶縁膜
１１１６ 一対の電極
１１５０ トランジスタ
１１８３ 絶縁膜
１１８４ 導電膜
１１８５ 導電膜
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (2)

  1. 基板の第１の領域の上方に、ソース電極及びドレイン電極を有し、
    前記基板の第２の領域の上方、前記ソース電極の上方、及び、前記ドレイン電極の上方に、酸化物半導体膜を有し、
    前記酸化物半導体膜の上方に、ゲート絶縁膜を有し、
    前記第２の領域において、前記ゲート絶縁膜を介して、前記酸化物半導体膜と重なる領域を有するゲート電極を有する半導体装置であって、
    絶縁膜を有し、
    前記絶縁膜は、凹部を有し、
    前記第２の領域は、前記凹部と重なり、
    前記酸化物半導体膜は、
    前記凹部の側面に沿って配置され、前記凹部の側面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
    前記凹部の底面に沿って配置され、前記凹部の底面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
    前記ソース電極の側面に沿って配置され、前記ソース電極の側面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
    前記ソース電極の上面に沿って配置され、前記ソース電極の上面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
    前記ドレイン電極の側面に沿って配置され、前記ドレイン電極の側面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
    前記ドレイン電極の上面に沿って配置され、前記ドレイン電極の上面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物半導体膜の膜厚は、前記凹部の深さよりも小さいことを特徴とする半導体装置。
JP2016044727A 2011-03-03 2016-03-08 半導体装置 Active JP6104420B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011045913 2011-03-03
JP2011045913 2011-03-03

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012039512A Division JP5912655B2 (ja) 2011-03-03 2012-02-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2016131253A true JP2016131253A (ja) 2016-07-21
JP6104420B2 JP6104420B2 (ja) 2017-03-29

Family

ID=46752767

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012039512A Active JP5912655B2 (ja) 2011-03-03 2012-02-27 半導体装置
JP2016044727A Active JP6104420B2 (ja) 2011-03-03 2016-03-08 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012039512A Active JP5912655B2 (ja) 2011-03-03 2012-02-27 半導体装置

Country Status (3)

Country Link
US (2) US9691772B2 (ja)
JP (2) JP5912655B2 (ja)
KR (2) KR20120100765A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024028682A1 (ja) * 2022-08-02 2024-02-08 株式会社半導体エネルギー研究所 半導体装置及び電子機器
WO2024042404A1 (ja) * 2022-08-24 2024-02-29 株式会社半導体エネルギー研究所 半導体装置
US12063770B2 (en) 2018-12-28 2024-08-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the memory device

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450123B2 (en) * 2010-08-27 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Oxygen diffusion evaluation method of oxide film stacked body
US9691772B2 (en) 2011-03-03 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including memory cell which includes transistor and capacitor
US9099437B2 (en) 2011-03-08 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8772849B2 (en) 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9647125B2 (en) * 2013-05-20 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102332469B1 (ko) 2014-03-28 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
US20150318171A1 (en) * 2014-05-02 2015-11-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide
CN107210227B (zh) 2015-02-06 2021-03-16 株式会社半导体能源研究所 半导体装置及其制造方法
KR20180022847A (ko) * 2015-06-30 2018-03-06 쓰리엠 이노베이티브 프로퍼티즈 캄파니 비아를 포함하는 전자 디바이스 및 그러한 전자 디바이스를 형성하는 방법
US10985278B2 (en) * 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6746557B2 (ja) * 2016-12-06 2020-08-26 旭化成株式会社 半導体膜、及びそれを用いた半導体素子
KR20180066848A (ko) * 2016-12-09 2018-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP7028679B2 (ja) * 2018-03-02 2022-03-02 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US12094979B2 (en) 2018-10-26 2024-09-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11107929B2 (en) 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2023203429A1 (ja) * 2022-04-22 2023-10-26 株式会社半導体エネルギー研究所 半導体装置、及び表示装置
WO2024033737A1 (ja) * 2022-08-10 2024-02-15 株式会社半導体エネルギー研究所 タッチパネル、及びタッチパネルの作製方法
WO2024121683A1 (ja) * 2022-12-07 2024-06-13 株式会社半導体エネルギー研究所 半導体装置
WO2024141883A1 (ja) * 2022-12-28 2024-07-04 株式会社半導体エネルギー研究所 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0627492A (ja) * 1992-07-07 1994-02-04 Sony Corp アクティブマトリクス基板
US20080057649A1 (en) * 2006-08-31 2008-03-06 Sharp Laboratories Of America, Inc. Recessed-gate thin-film transistor with self-aligned lightly doped drain
US20090001436A1 (en) * 2007-06-29 2009-01-01 Hiroshi Kondo Memory device
JP2009152346A (ja) * 2007-12-20 2009-07-09 Panasonic Corp 薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器
JP2010040815A (ja) * 2008-08-06 2010-02-18 Sony Corp 縦型電界効果トランジスタ及び画像表示装置
US20100224872A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011009393A (ja) * 2009-06-25 2011-01-13 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置
JP2012195574A (ja) * 2011-03-03 2012-10-11 Semiconductor Energy Lab Co Ltd 半導体記憶装置およびその作製方法

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0650766B2 (ja) * 1985-09-27 1994-06-29 株式会社東芝 半導体メモリ装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100269518B1 (ko) * 1997-12-29 2000-10-16 구본준 박막트랜지스터 제조방법
TW360977B (en) * 1998-03-13 1999-06-11 Winbond Electronics Corp DRAM and circuit structure thereof
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6635526B1 (en) 2002-06-07 2003-10-21 Infineon Technologies Ag Structure and method for dual work function logic devices in vertical DRAM process
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100480603B1 (ko) * 2002-07-19 2005-04-06 삼성전자주식회사 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자
JP4122880B2 (ja) 2002-07-24 2008-07-23 住友電気工業株式会社 縦型接合型電界効果トランジスタ
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004241397A (ja) * 2003-01-23 2004-08-26 Dainippon Printing Co Ltd 薄膜トランジスタおよびその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US20040232408A1 (en) 2003-05-21 2004-11-25 Heeger Alan J. Bilayer high dielectric constant gate insulator
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4143589B2 (ja) 2004-10-15 2008-09-03 エルピーダメモリ株式会社 半導体装置の製造方法
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008004738A (ja) 2006-06-22 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7795096B2 (en) 2006-12-29 2010-09-14 Qimonda Ag Method of forming an integrated circuit with two types of transistors
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009253249A (ja) 2008-04-11 2009-10-29 Elpida Memory Inc 半導体装置、その製造方法、及び、データ処理システム
US7893494B2 (en) 2008-06-18 2011-02-22 International Business Machines Corporation Method and structure for SOI body contact FET with reduced parasitic capacitance
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010145800A (ja) 2008-12-19 2010-07-01 Elpida Memory Inc 位相シフトマスクおよびその製造方法、ならびに集積回路の製造方法
KR20100106017A (ko) 2009-03-23 2010-10-01 삼성전자주식회사 리세스 채널 트랜지스터 및 이의 제조 방법
KR102111264B1 (ko) 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR102443297B1 (ko) 2009-09-24 2022-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US8487370B2 (en) 2010-07-30 2013-07-16 Infineon Technologies Austria Ag Trench semiconductor device and method of manufacturing
TWI552345B (zh) 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2012102183A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012102182A1 (en) * 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP5933300B2 (ja) 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0627492A (ja) * 1992-07-07 1994-02-04 Sony Corp アクティブマトリクス基板
US20080057649A1 (en) * 2006-08-31 2008-03-06 Sharp Laboratories Of America, Inc. Recessed-gate thin-film transistor with self-aligned lightly doped drain
JP2008060524A (ja) * 2006-08-31 2008-03-13 Sharp Corp 自己整合型の低不純物濃度ドレインを備えたリセスゲート薄膜トランジスタ、および当該トランジスタの形成方法
US20090001436A1 (en) * 2007-06-29 2009-01-01 Hiroshi Kondo Memory device
JP2009016368A (ja) * 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
JP2009152346A (ja) * 2007-12-20 2009-07-09 Panasonic Corp 薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器
JP2010040815A (ja) * 2008-08-06 2010-02-18 Sony Corp 縦型電界効果トランジスタ及び画像表示装置
US20100224872A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010232645A (ja) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011009393A (ja) * 2009-06-25 2011-01-13 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置
JP2012195574A (ja) * 2011-03-03 2012-10-11 Semiconductor Energy Lab Co Ltd 半導体記憶装置およびその作製方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12063770B2 (en) 2018-12-28 2024-08-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the memory device
WO2024028682A1 (ja) * 2022-08-02 2024-02-08 株式会社半導体エネルギー研究所 半導体装置及び電子機器
WO2024042404A1 (ja) * 2022-08-24 2024-02-29 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
JP2012195574A (ja) 2012-10-11
US20170256547A1 (en) 2017-09-07
JP6104420B2 (ja) 2017-03-29
US9691772B2 (en) 2017-06-27
US20120223310A1 (en) 2012-09-06
KR20120100765A (ko) 2012-09-12
KR20190006041A (ko) 2019-01-16
KR101970946B1 (ko) 2019-08-13
JP5912655B2 (ja) 2016-04-27

Similar Documents

Publication Publication Date Title
JP6104420B2 (ja) 半導体装置
KR101988211B1 (ko) 반도체 기억 장치
JP6633723B2 (ja) 半導体装置の作製方法
US8809853B2 (en) Semiconductor device
TWI536569B (zh) 半導體裝置
TWI528359B (zh) 半導體裝置及其驅動方法
US9299708B2 (en) Semiconductor memory device
US8878270B2 (en) Semiconductor memory device
JP2012191185A (ja) 半導体装置および半導体装置の作製方法
JP6495878B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170131

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170228

R150 Certificate of patent or registration of utility model

Ref document number: 6104420

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250