KR101988211B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR101988211B1
KR101988211B1 KR1020190020958A KR20190020958A KR101988211B1 KR 101988211 B1 KR101988211 B1 KR 101988211B1 KR 1020190020958 A KR1020190020958 A KR 1020190020958A KR 20190020958 A KR20190020958 A KR 20190020958A KR 101988211 B1 KR101988211 B1 KR 101988211B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
oxide semiconductor
transistor
gate electrode
Prior art date
Application number
KR1020190020958A
Other languages
English (en)
Other versions
KR20190022591A (ko
Inventor
고세이 노다
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20190022591A publication Critical patent/KR20190022591A/ko
Application granted granted Critical
Publication of KR101988211B1 publication Critical patent/KR101988211B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H01L27/1156—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Abstract

집적도가 높고 데이터 유지 시간이 긴 반도체 기억 장치에 관한 것이다.
기판 위의 반도체막과, 반도체막을 덮는 제 1 게이트 절연막과, 제 1 게이트 절연막을 개재하여 반도체막 위에 형성된 제 1 게이트 전극과, 제 1 게이트 절연막 위에 있고 반도체막과 중첩되지 않고 제 1 게이트 전극과 동일 층 또 동일 재료인 제 1 도전막과, 제 1 게이트 절연막 위에 있고 제 1 게이트 전극 및 제 1 도전막의 상면을 노출시키고 제 1 게이트 전극 및 제 1 도전막 사이에 홈부를 갖는 절연막과, 상기 절연막 위에 있고 제 1 게이트 전극, 제 1 도전막, 및 홈부와 접촉된 산화물 반도체막과, 산화물 반도체막을 덮는 제 2 게이트 절연막과, 제 2 게이트 절연막을 개재하여 산화물 반도체막 및 홈부 위에 형성된 제 2 게이트 전극과, 제 2 게이트 절연막 및 산화물 반도체막을 개재하여 제 1 게이트 전극 위에 형성되고 제 2 게이트 전극과 동일 층 또 동일 재료인 제 2 도전막을 갖는다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
트랜지스터 등의 반도체 소자를 포함한 회로를 갖는 반도체 기억 장치에 관한 것이다.
데이터의 기록, 데이터의 판독, 및 데이터의 소거가 가능한 기억 회로를 갖는 반도체 기억 장치의 개발이 진행되고 있다.
반도체 기억 장치로서는, 예를 들어, 기억 소자인 트랜지스터(메모리 트랜지스터라고도 함) 또는 강유전체 재료를 사용한 소자를 갖는 반도체 기억 장치 등을 들 수 있다(특허 문헌 1 및 특허 문헌 2 참조).
일본국 특개소57-105889호 공보 일본국 특개평06-196647호 공보
그러나, 종래의 반도체 기억 장치는 메모리 트랜지스터에 데이터를 기록한 후 전하가 누설됨으로써 데이터가 소실되는 문제가 있었다. 따라서, 데이터를 정기적으로 기록하는 리프레시 동작이 필요하고, 이것이 반도체 기억 장치의 소비 전력의 증가로 이어진다.
또한, 반도체 기억 장치의 집적도를 높이기 위해서는 반도체 기억 장치를 구성하는 소자(트랜지스터, 커패시터 등)의 크기를 작게 한다. 스케일링 법칙(scaling method)에 따라 트랜지스터의 크기를 축소하면, 예를 들어, 채널 길이가 100nm 이하인 경우에는 단채널 효과의 영향을 무시할 수 없으며 펀치스루(punch-through)현상으로 인한 누설 전류가 흐르기 쉬워지므로 트랜지스터가 스위칭 소자로서 기능하지 않게 되는 문제가 있었다.
본 발명의 일 형태에서는 반도체 기억 장치에서 집적도를 높이면서 데이터의 유지 시간을 길게 하는 것을 과제로 한다.
본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 커패시터를 갖고, 제 2 트랜지스터의 소스 및 드레인 중 하나가 제 1 트랜지스터의 게이트와 커패시터를 구성하는 용량 전극 중 하나를 겸하는 반도체 기억 장치다.
상술한 반도체 기억 장치는 기판과, 기판 위에 형성된 반도체막과, 반도체막을 덮는 제 1 게이트 절연막과, 제 1 게이트 절연막을 개재(介在)하여 반도체막 위에 형성된 제 1 게이트 전극과, 제 1 게이트 절연막 위에 있고 반도체막과 중첩되지 않고 제 1 게이트 전극과 동일 층 또 동일 재료인 제 1 도전막과, 제 1 게이트 절연막 위에 있고 또 제 1 게이트 전극 및 제 1 도전막 상면을 노출시키고 제 1 게이트 절연막을 노출시키는 홈부를 갖는 절연막과, 상기 절연막 위에 있고 제 1 게이트 절연막, 제 1 게이트 전극 및 제 1 도전막과 접촉된 산화물 반도체막과, 산화물 반도체막을 덮는 제 2 게이트 절연막과, 제 2 게이트 절연막을 개재하여 산화물 반도체막 및 홈부 위에 형성된 제 2 게이트 전극과, 제 2 게이트 절연막 및 산화물 반도체막을 개재하여 제 1 게이트 전극 위에 형성되고 제 2 게이트 전극과 동일 층 또 동일 재료인 제 2 도전막을 갖는다.
여기서, 제 1 게이트 전극은 제 1 트랜지스터의 게이트 전극, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 및 커패시터를 구성하는 용량 전극 중 하나를 겸한다. 또한, 반도체막은 제 1 트랜지스터의 채널 영역으로서 기능하고, 제 1 게이트 절연막은 제 1 트랜지스터의 게이트 절연막으로서 기능한다.
또한, 제 1 도전막은 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다.
또한, 산화물 반도체막은 제 2 트랜지스터의 채널 영역으로서 기능하고, 제 2 게이트 절연막은 제 2 트랜지스터의 게이트 절연막으로서 기능하고, 제 2 게이트 전극은 제 2 트랜지스터의 게이트 전극으로서 기능한다.
또한, 산화물 반도체막을 트랜지스터의 채널 영역에 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 제 2 게이트 절연막은 커패시터를 구성하는 유전체막으로서 기능하고, 제 2 도전막은 용량 전극 중 다른 하나로서 기능한다.
또한, 제 1 게이트 절연막을 노출시키기 위하여 절연막에 형성된 홈부는 제 2 트랜지스터의 실효적인 채널 길이 L'을 길게 하기 위하여 형성되어 있다. 예를 들어, 상면에서 봤을 때의 소스 전극 및 드레인 전극 사이의 거리(제 1 도전막과 제 1 게이트 전극의 직선적 거리)인 외견상 채널 길이 L보다 단면에서 봤을 때의 소스 전극 및 드레인 전극 사이의 거리(산화물 반도체막을 따른 제 1 도전막과 제 1 게이트 전극의 거리)인 실효상 채널 길이 L'의 길이가 2배 이상이 되도록 절연막의 두께를 선택하면 좋다. 그렇게 하기 위해서는, 일례로서, 절연막의 두께를 상면에서 봤을 때의 소스 전극 및 드레인 전극 사이의 거리의 절반 이상으로 하면 좋다. 다만, 절연막의 두께는 상술한 범위에 한정되는 것은 아니다.
본 명세서에서 "제 1 막과 제 2 막이 동일 층 또 동일 재료이다"라고 기재한 경우에는, 제 1 막을 연장한 끝이 제 2 막이라도 좋고, 제 1 막과 제 2 막이 분리되어 있어도 좋다.
본 발명의 일 형태를 적용함으로써 데이터의 유지 기간이 오래 가고 집적도가 높은 반도체 기억 장치를 제공할 수 있다.
또한, 집적도가 높은 반도체 기억 장치를 제작할 수 있으므로 기억 용량당 반도체 기억 장치의 가격을 저렴하게 할 수 있다.
절연막에 형성된 홈과 접촉시켜 채널 영역을 형성함으로써 반도체 기억 장치의 집적도를 높이면서 데이터의 유지 시간을 길게 할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 형태인 반도체 기억 장치의 예를 도시한 상면도, 단면도, 회로도, 및 전기 특성.
도 2a 내지 도 2c는 본 발명의 일 형태인 반도체 기억 장치의 예를 도시한 상면도, 단면도, 및 회로도.
도 3a 내지 도 3e는 본 발명의 일 형태인 반도체 기억 장치의 제작 방법의 예를 도시한 단면도.
도 4a 및 도 4b는 본 발명의 일 형태인 반도체 기억 장치를 갖는 전자 기기의 예를 도시한 사시도.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 기재된 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서 같은 것을 가리키는 부호는 상이한 도면간에서도 공통적으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 같게 하고 특별히 부호를 붙이지 않는 경우가 있다.
이하에서 본 발명에 대하여 설명하기 전에 본 명세서에서 사용하는 용어에 대하여 간단하게 설명한다. 우선, 트랜지스터의 소스와 드레인은 본 명세서에서는 한쪽을 드레인이라고 부를 때 다른 쪽을 소스라고 기재한다. 즉, 전위의 고저(高低)에 따라 구별하지 않는다. 그래서, 본 명세서에서 소스라고 기재된 부분을 드레인으로 바꿔 읽을 수도 있다.
또한, 전압이란 임의의 전위와 기준의 전위(예를 들어, 접지 전위)의 전위차를 가리키는 경우가 많다. 따라서, 전압, 전위, 전위차를, 각각, 전위, 전압, 전압차로 바꿔 말할 수 있다.
본 명세서에서 "접속한다"라고 표현된 경우에도, 현실의 회로에서는 물리적인 접속 부분이 없고 단지 배선이 연장되어 있을 뿐인 경우도 있다.
또한, "제 1", "제 2" 등의 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태를 적용한 반도체 기억 장치인 비휘발성 메모리를 구성하는 트랜지스터 및 커패시터의 구조, 회로 구성, 및 그 제작 방법에 대하여 도 1a 내지 도 3e를 사용하여 설명한다.
도 1a는 반도체 기억 장치인 비휘발성 메모리의 상면도다. 도 1a의 일점쇄선 A-B에 대응하는 단면 A-B를 도 1b에 도시하였다. 다만, 단순화를 위하여 도 1a에서는 절연막(108)을 생략하였다.
도 1c는 비휘발성 메모리의 회로 구성을 도시한 것이다. 비휘발성 메모리는 오프 전류가 매우 작은 트랜지스터(150)와, 트랜지스터(150)의 게이트와 접속된 게이트 배선 GL과, 트랜지스터(150)의 소스와 접속된 소스 배선 SL_1과, 트랜지스터(170)와, 트랜지스터(170)의 소스와 접속된 소스 배선 SL_2와, 트랜지스터(170)의 드레인과 접속된 드레인 배선 DL과, 커패시터(160)와, 커패시터(160)의 단부 중 하나와 접속된 용량 배선 CL과, 커패시터(160)의 단부 중 다른 하나, 트랜지스터(150)의 드레인, 및 트랜지스터(170)의 게이트와 접속된 노드 N을 갖는다.
또한, 본 실시형태에 기재된 비휘발성 메모리는 노드 N의 전압에 따라 트랜지스터(170)의 임계값 전압이 변동하는 것을 이용한 것이다. 예를 들어, 도 1d는 용량 배선 CL의 전압 VCL과 트랜지스터(170)를 흐르는 드레인 전류 Ids의 관계를 설명하기 위한 도면이다.
여기서, 트랜지스터(150)를 통하여 노드 N의 전압을 조정할 수 있다. 예를 들어, 소스 배선 SL_1의 전압을 VDD로 한다. 이 때, 게이트 배선 GL의 전압을 트랜지스터(150)의 임계값 전압 Vth에 VDD를 더한 전압 이상으로 함으로써 노드 N의 전압을 N=HIGH로 할 수 있다. 또한, 게이트 배선 GL의 전압을 트랜지스터(150)의 임계값 전압 Vth 이하로 함으로써 노드 N의 전압을 N=LOW로 할 수 있다.
그러므로, N=LOW로 도시한 VCL-Ids 곡선 또는 N=HIGH로 도시한 VCL-Ids 곡선을 얻을 수 있다. 즉, N=LOW인 경우에는, VCL=0V일 때 Ids가 작으므로 데이터 0이 된다. 또한, N=HIGH인 경우에는, VCL=0V일 때 Ids가 크므로 데이터 1이 된다. 상술한 바와 같이 데이터를 기억할 수 있다.
여기서, 트랜지스터(150)로서 오프 전류가 매우 작은 트랜지스터를 적용함으로써 노드 N에 축적된 전하가 트랜지스터(150)를 통하여 의도하지 않게 누설되는 것을 억제할 수 있다. 따라서, 오랜 기간에 걸쳐 데이터를 유지할 수 있다.
다음에, 본 발명의 일 형태인 비휘발성 메모리를 구성하는 트랜지스터 및 커패시터의 구조에 대하여 도 1b에 도시한 단면 A-B를 사용하여 설명한다.
반도체 기억 장치는 기판(100)과, 기판(100) 위의 반도체막(126)과, 반도체막(126)을 덮는 절연막(128)과, 절연막(128)을 개재하여 반도체막(126) 위에 형성된 도전막(124)과, 절연막(128) 위에 있고 반도체막(126)과 중첩되지 않고 도전막(124)과 동일 층 또 동일 재료인 도전막(125)과, 절연막(128) 위에 있고 도전막(124) 및 도전막(125) 상면을 노출시키고 절연막(128)을 노출시키는 홈부를 갖는 절연막(120)과, 절연막(120) 위에 있고 절연막(120)의 홈부의 측면 및 바닥 면(절연막(128)), 도전막(124), 및 도전막(125)과 접촉된 산화물 반도체막(106)과, 산화물 반도체막(106)을 덮는 절연막(108)과, 절연막(108)을 개재하여 산화물 반도체막(106) 및 절연막(120)의 홈부 위에 형성된 도전막(104)과, 절연막(108) 및 산화물 반도체막(106)을 개재하여 도전막(124)과 중첩되고 도전막(104)과 동일 층 또 동일 재료인 도전막(105)을 갖는다.
또한, 절연막(120)에 형성된 홈부는 절연막(128)이 아니라 기판(100)을 노출시켜도 좋다. 또한, 홈부는 도전막(124)과 도전막(125) 사이에 형성되어 있다.
여기서, 트랜지스터(150)에서 도전막(124)은 소스 전극 및 드레인 전극 중 하나로서 기능한다. 또한, 도전막(125)은 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다. 또한, 산화물 반도체막(106)은 채널 영역을 갖는다. 또한, 절연막(108)은 게이트 절연막으로서 기능한다. 또한, 도전막(104)은 게이트 전극으로서 기능한다.
이 때, 채널 영역을 갖는 산화물 반도체막(106)이 절연막(120)의 홈부에 접촉되어 형성되기 때문에 상면에서 봤을 때의 소스 전극 및 드레인 전극(도전막(124) 및 도전막(125)) 사이의 거리인 외견상 채널 길이 L(도 1a 참조)보다 단면에서 봤을 때의 채널 영역(산화물 반도체막(106))에서의 채널 영역의 길이인 실효상 채널 길이 L'(도 1b 참조)을 길게 할 수 있다. 예를 들어, 절연막(120)에 형성된 홈부의 깊이를 상면에서 봤을 때의 도전막(124) 및 도전막(125) 사이의 거리의 절반 이상으로 하면, 외견상 채널 길이 L에 대한 실효상 채널 길이 L'의 길이를 2배 이상으로 할 수 있다. 바람직하게는, 외견상 채널 길이 L에 대한 실효상 채널 길이 L'의 길이가 3배 이상, 더 바람직하게는 4배 이상이 되도록 절연막(120)의 두께 및 홈부의 두께를 선택한다. 예를 들어, 외견상 채널 길이 L이 15nm 이상 100nm 이하인 범위의 경우에는, 절연막(120)에 형성된 홈부의 깊이는 7.5nm 이상 200nm 이하로 하면 좋다. 절연막(120)에 형성된 홈부의 깊이는 상술한 범위에 한정되지 않는다. 다만, 산화물 반도체막(106)의 두께를 홈부의 깊이보다 얇게 하지 않으면, 외견상 채널 길이 L보다 실효상 채널 길이 L'을 길게 할 수 없는 것은 두말할 나위 없다. 따라서, 홈부의 깊이는 산화물 반도체막(106)의 두께 이상으로 한다.
절연막(120)에 형성된 홈부는 절연막(128) 또는 기판(100)을 노출시킨다고 기재하였지만, 이것에 한정되지 않는다. 예를 들어, 절연막(120) 내에 홈부의 바닥 면을 가져도 좋다. 또한, 절연막(128) 또는 기판(100) 위에 에치 스톱막을 별도로 형성하고 상기 에치 스톱막을 노출시켜도 좋다.
커패시터(160)의 구성은 아래와 같다. 도전막(124)은 제 1 용량 전극으로서 기능한다. 절연막(108)은 유전체막으로서 기능한다. 도전막(105)은 제 2 용량 전극으로서 기능한다.
트랜지스터(170)의 구성은 아래와 같다. 도전막(124)은 게이트 전극으로서 기능한다. 또한, 반도체막(126)은 채널 영역을 갖는다. 또한, 절연막(128)은 게이트 절연막으로서 기능한다. 도시하지 않았지만, 반도체막(126)에서 적어도 도전막(124)과 중첩되지 않은 영역에 반도체막(126)에 형성된 채널 영역보다 저항이 낮은 소스 영역 및 드레인 영역을 형성한다. 또한, 소스 영역 및 드레인 영역과 접촉되고, 도전막(124) 및 도전막(125)과 상이한 층인 소스 배선 SL_2 및 드레인 배선 DL을 갖는다. 또한, 소스 영역 및 드레인 영역에 더하여 채널 영역보다 저항이 낮고 소스 영역 및 드레인 영역보다 저항이 높은 LDD(Lightly Doped Drain) 영역을 형성하여도 좋다. LDD 영역을 형성함으로써 채널 길이가 작을 때 생기는 핫 캐리어 열화 등의 트랜지스터의 열화를 저감할 수 있고, 단채널 효과를 더 저감할 수 있다.
기판(100)에는 큰 제한은 없지만, 적어도 이후 행해지는 가열 처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용하여도 좋다. 또한, 실리콘이나 탄화실리콘 등 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(100)으로서 사용하여도 좋다. 또한, 상기 반도체 소자를 트랜지스터(170)로 대체하여도 좋다.
기판(100)으로서 가요성 기판을 사용하여도 좋다. 그 경우에는, 가요성 기판 위에 직접적으로 트랜지스터를 제작한다. 또한, 가요성 기판 위에 트랜지스터를 형성하는 방법으로서 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(100)에 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
반도체막(126)은 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등 실리콘계 재료, 게르마늄계 재료, 실리콘게르마늄계 재료, 갈륨비소계 재료, 또는 탄소계 재료 등을 사용하면 좋다.
도전막(124), 도전막(125), 도전막(104), 및 도전막(105)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, 및 W, 이들의 질화물, 산화물, 및 합금 중에서 하나 이상을 선택하고, 단층으로 또는 적층하여 사용하면 좋다. 또한, 도전막(104)으로서 산화물을 사용하는 경우에는, 5×1019cm-3 이상 20atomic% 이하, 또는 1×1020cm-3 이상 7atomic% 이하의 질소를 함유하여도 좋다. 예를 들어, 1×1020cm-3 이상 7atomic% 이하의 질소를 함유하고 또 In, Ga, 및 Zn을 함유한 산화물막을 사용하면 좋다. 산화물막을 도전막(104)에 사용하는 경우에는, 산화물막이 금속막보다 저항이 높으므로 게이트 전극 전체의 저항을 저감하기 위하여 시트 저항이 10Ω/sq. 이하인 저저항막을 적층하여 형성하는 것이 바람직하다. 또한, 단위가 cm-3로 나타내어지는 농도는 SIMS(Secondary Ion Mass Spectrometry) 분석에 의하여 정량화할 수 있고, 단위가 atomic%로 나타내어지는 농도는 XPS(X-ray Photoelectron Spectroscopy) 분석에 의하여 정량화할 수 있다.
산화물 반도체막(106)의 두께는 6nm 이상 100nm 이하, 바람직하게는 15nm 이상 40nm 이하로 한다. 트랜지스터(150)의 채널 길이를 작게 할 때 스케일링 법칙에 따라 산화물 반도체막(106)의 두께를 얇게 하는 것이 바람직하다. 그러나, 본 발명의 일 형태를 적용함으로써 외견상 채널 길이 L이 짧은 채 실효상 채널 길이 L'을 길게 할 수 있으므로 상술한 범위의 두께로 할 수 있다.
산화물 반도체막(106)은 스퍼터링법, 플라즈마 CVD법, PLD(Pulse Laser Deposition)법, MBE(Molecular Beam Epitaxy)법, 또는 증착법 등을 사용하고, 예를 들어, In, Ga, Zn, 및 Sn 중에서 선택된 2종 이상을 함유한 재료를 사용하여 형성하면 좋다.
산화물 반도체막(106)에 사용하는 재료로서, 예를 들어, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료나, 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료나, In-O계 재료, Sn-O계 재료, Zn-O계 재료 등을 사용하면 좋다. 여기서, 예를 들어, In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물을 의미하고, 그 조성 비율은 특별히 한정되지 않는다. 또한, In, Ga, 및 Zn 외의 원소를 함유하여도 좋다. 이 때, 산화물 반도체막(106)에서 화학량론비보다 O를 과잉으로 하면 바람직하다. O를 과잉으로 함으로써 산화물 반도체막(106)의 산소 결손에 기인한 캐리어의 생성을 억제할 수 있다.
또한, 일례로서, 산화물 반도체막(106)에 사용하는 재료로서 In-Zn-O계 재료를 사용한 경우에는, 원자수 비율로 In/Zn이 0.5 이상 50 이하, 바람직하게는 In/Zn이 1 이상 20 이하, 더 바람직하게는 In/Zn이 1.5 이상 15 이하로 한다. Zn의 원자수 비율을 상술한 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수 비율이 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 하면 바람직하다.
산화물 반도체막(106)에 사용하는 재료로서 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용하여도 좋다. 여기서, M은 Ga, Al, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 사용하여도 좋다.
산화물 반도체막(106)에 사용하는 재료로서 밴드 갭이 2.5eV 이상, 바람직하게는 3.0eV 이상인 재료를 선택한다. 밴드 갭이 크므로 캐리어가 열 등으로 인하여 가전자 대역으로부터 전도 대역으로 여기되는 일이 적고, 상기 캐리어의 여기에 기인한 전류가 생기기 어렵다. 그리고, 산화물 반도체막(106) 내에 준위를 형성하는 불순물 등이 적으면 바람직하다.
여기서, 산화물 반도체막(106)은 수소, 알칼리 금속, 및 알칼리 토금속 등이 저감되고 불순물 농도가 매우 낮은 산화물 반도체막이다. 따라서, 산화물 반도체막(106)을 채널 영역에 사용한 트랜지스터는 오프 전류를 작게 할 수 있다.
산화물 반도체막(106) 내의 수소 농도는 5×1018cm-3 미만, 바람직하게는 1×1018cm-3 이하, 더 바람직하게는 5×1017cm-3 이하, 더 바람직하게는 1×1016cm-3 이하로 한다.
알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에 불순물이다. 알칼리 토금속도 산화물 반도체를 구성하는 원소가 아닌 경우에는 불순물이 된다. 특히, 알칼리 금속 중 나트륨(Na)은 산화물 반도체막과 접촉된 절연막 내로 확산되어 Na+가 된다. 또한, Na는 산화물 반도체막 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나 또는 그 결합 중에 끼어든다. 결과적으로, 예를 들어, 임계값 전압이 마이너스 방향으로 시프트함으로 인한 노멀리 온(normally ON)화, 전계 효과 이동도의 저하 등 트랜지스터 특성의 열화가 발생하고, 특성의 편차도 발생한다. 불순물에 기인한 트랜지스터의 특성 열화와 특성의 편차는 산화물 반도체막 내의 수소 농도가 충분히 낮은 경우에 현저히 발생한다. 따라서, 산화물 반도체막 내의 수소 농도가 1×1018cm-3 이하 또는 1×1017cm-3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로는, Na 농도의 측정값은 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더 바람직하게는 1×1015cm-3 이하로 한다. 마찬가지로 리튬(Li) 농도의 측정값은 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 한다. 마찬가지로 칼륨(K) 농도의 측정값은 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 한다.
상술한 산화물 반도체막(106)을 트랜지스터의 채널 영역에 사용함으로써 트랜지스터의 오프 전류를 작게 할 수 있다. 구체적으로는, 산화물 반도체막(106)을 사용함으로써, 예를 들어, 채널 길이가 3μm, 채널 폭이 1μm일 때 트랜지스터의 오프 전류를 1×10-18A 이하, 또는 1×10-21A 이하, 또는 1×10-24A 이하로 할 수 있다.
산화물 반도체막(106)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 갖는다.
바람직하게는, 산화물 반도체막(106)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM 관찰에서 CAAC-OS막에 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막에서 입계에 기인한 전자 이동도의 저하가 억제되어 있다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막이 형성될 면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되고, 또 ab면에 수직 방향에서 관찰할 때 삼각형 또는 육각형 원자 배열을 갖고, c축에 수직 방향에서 관찰할 때 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재한 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재한 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부가 균일하게 분포되지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시킬 때 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막이 형성될 면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되기 때문에 CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향이 된다. 성막에 의하여 또는 성막 후의 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광이 조사됨으로 인한 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
절연막(108)은 등가 산화 막 두께 환산(산화실리콘 막 두께 환산)으로 0.5nm 이상 50nm 이하, 바람직하게는 5nm 이상 30nm 이하로 한다. 트랜지스터(150)의 채널 길이를 작게 할 때, 스케일링 법칙에 따라 절연막(108)의 두께를 얇게 하는 것이 바람직하다. 그러나, 본 발명의 일 형태를 적용함으로써 외견상 채널 길이 L이 짧은 채 실효상 채널 길이 L'을 길게 할 수 있으므로 상술한 범위의 두께로 할 수 있다.
절연막(128), 절연막(120), 및 절연막(108)은, 예를 들어, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 산화이트륨, 또는 산화지르코늄 등을 사용하면 좋고, 적층하여 또는 단층으로 형성한다. 예를 들어, 열 산화법, 플라즈마 CVD법, 스퍼터링법 등으로 형성하면 좋다.
절연막(128)은 절연막(120)을 가공할 때 에치 스톱막으로서의 기능을 갖는 것이 바람직하다. 따라서, 절연막(128)과 절연막(120)은 가공할 때 선택비를 얻을 수 있는 재료를 선택하는 것이 바람직하다. 예를 들어, 절연막(128)으로서 산화실리콘막을 사용하고, 절연막(120)으로서 질화실리콘막을 사용하는 등 상이한 재료로 하면 좋다.
절연막(128), 절연막(120), 및 절연막(108)은 가열 처리에 의해 산소를 방출하는 막을 사용하면 바람직하다. 가열 처리에 의해 산소를 방출하는 막을 사용함으로써 산화물 반도체막(106) 및 산화물 반도체막(106)의 계면 근방에 생기는 결함을 수복(修復)할 수 있고, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
"가열 처리에 의해 산소를 방출한다"란 표현은 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상 또는 3.0×1020atoms/cm3 이상인 것을 가리킨다.
여기서, TDS 분석에서 산소 원자로 환산한 산소의 방출량의 측정 방법에 대하여 이하에 설명한다.
TDS 분석에서 기체의 방출량은 소정 온도 범위에서의 이온 강도의 적분 값에 비례한다. 따라서, 측정한 이온 강도의 적분 값과 표준 시료의 기준 값의 비율에 의하여 기체의 방출량을 계산할 수 있다. 표준 시료의 기준 값이란 소정 원자를 포함한 시료에서 소정 원자에 상당하는 이온 강도의 적분 값에 대한 소정의 원자 밀도의 비율이다.
예를 들어, 표준 시료인 소정 밀도의 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석의 결과에 의거하여 절연막의 산소 분자의 방출량(NO2)은 수학식 1로 계산할 수 있다. 여기서, TDS 분석에서 얻어진 질량수 32로 검출되는 모든 가스가 산소 분자에서 유래한다고 가정한다. 질량수 32인 것으로서 그 외 CH3OH가 있지만, 존재할 가능성이 낮은 것으로 간주하여 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17인 산소 원자 및 질량수 18인 산소 원자를 함유한 산소 분자도 자연계에서 존재하는 비율이 매우 낮기 때문에 고려하지 않는다.
NO2= NH2/SH2×SO2×α (수식 1)
NH2는 표준 시료로부터 탈리한 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분 값이다. 여기서, 표준 시료의 기준 값을 NH2/SH2로 한다. SO2는 절연막을 TDS 분석하였을 때의 이온 강도의 적분 값이다. α는 TDS 분석에서 이온 강도에 영향을 미치는 계수다. 수학식 1의 상세한 내용은 일본국 특개평6-275697호 공보를 참조한다. 또한, 상기 절연막의 산소의 방출량은 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 승온 탈리 분석 장치 EMD-WA1000S/W(ESCO Ltd., 제작)에 의하여 측정하였다.
또한, TDS 분석에서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량을 개산할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
상기 구성에서 가열 처리에 의해 산소를 방출하는 막은 산소가 과잉으로 함유된 산화실리콘(SiOX(X>2))이라도 좋다. 산소가 과잉으로 함유된 산화실리콘(SiOX(X>2))이란 단위 체적당 실리콘 원자수의 2배보다 많은 산소 원자수를 함유한 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더포드 후방 산란법에 의하여 측정한 값이다.
절연막(128), 절연막(120), 및 절연막(108)으로부터 산화물 반도체막(106)으로 산소가 공급됨으로써 산화물 반도체막(106)과 절연막(128)의 계면 준위 밀도, 산화물 반도체막(106)과 절연막(120)의 계면 준위 밀도, 또는 산화물 반도체막(106)과 절연막(108)의 계면 준위 밀도를 저감할 수 있다. 결과적으로, 트랜지스터의 동작 등에 기인하여 산화물 반도체막(106)과 절연막(128)의 계면, 산화물 반도체막(106)과 절연막(120)의 계면, 또는 산화물 반도체막(106)과 절연막(108)의 계면에 캐리어가 포획되는 것을 억제할 수 있고, 양호한 전기 특성을 갖는 트랜지스터를 얻을 수 있다.
또한 산화물 반도체막(106)의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로, 산화물 반도체막의 산소 결손의 일부가 도너가 되어 캐리어인 전자를 방출한다. 결과적으로, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트한다. 절연막(128), 절연막(120), 및 절연막(108)으로부터 산화물 반도체막(106)으로 산소가 충분히 공급됨으로써, 임계값 전압이 마이너스 방향으로 시프트하는 요인인 산화물 반도체막의 산소 결손을 저감할 수 있다.
상술한 바와 같이 얻어진 트랜지스터(150)에 산화물 반도체막(106)을 사용함으로써 오프 전류를 저감할 수 있으므로 커패시터(160)에 축적된 전하를 오랜 기간에 걸쳐 유지할 수 있는 비휘발성 메모리를 제공할 수 있다. 또한, 트랜지스터(150)는 동작 빈도가 낮기 때문에 전기 특성의 열화가 적고 신뢰성이 높은 비휘발성 메모리를 제공할 수 있다.
또한, 절연막(120)에 홈부를 형성하고, 상기 홈부와 접촉된 산화물 반도체막(106)을 형성함으로써, 상면에서 봤을 때의 도전막(124) 및 도전막(125) 사이의 거리인 외견상 채널 길이 L보다 실효상 채널 깊이 L'을 2배 이상, 바람직하게는 3배 이상, 더 바람직하게는 4배 이상의 길이로 할 수 있다. 따라서, 트랜지스터(150)의 크기를 축소하여도 단채널 효과의 영향을 저감할 수 있고, 비휘발성 메모리의 집적도를 높일 수 있다.
다음에, 도 1a 내지 도 1d에 도시한 비휘발성 메모리에서 커패시터를 포함하지 않은 구성에 대하여 도 2a 내지 도 2c를 사용하여 설명한다.
도 2c는 비휘발성 메모리의 회로도다. 비휘발성 메모리는 트랜지스터(150)와, 트랜지스터(150)의 게이트와 접속된 게이트 배선 GL과, 트랜지스터(150)의 소스와 접속된 소스 배선 SL_1과, 트랜지스터(170)와, 트랜지스터(170)의 소스와 접속된 소스 배선 SL_2와, 트랜지스터(170)의 드레인과 접속된 드레인 배선 DL과, 트랜지스터(150)의 드레인과 트랜지스터(170)의 게이트와 접속된 노드 N을 갖는다.
트랜지스터(150)에 오프 전류가 작은 트랜지스터를 사용하는 경우에는, 커패시터를 형성하지 않아도 트랜지스터(150)의 드레인과 트랜지스터(170)의 게이트 사이의 노드 N에 전하를 유지할 수 있다. 커패시터를 형성하지 않은 구성이기 때문에 용량 배선 등이 생략됨으로써 면적을 축소할 수 있다. 따라서, 커패시터를 형성한 경우보다 집적도를 더 높일 수 있다.
또한, 본 실시형태에서는 4개 또는 5개의 배선을 사용하는 비휘발성 메모리를 기재하였지만, 이것에 한정되지 않는다. 예를 들어, 소스 배선 SL_1과 드레인 배선 DL을 하나의 배선으로 하는 구성으로 하여도 좋다.
또한, 본 실시형태에서 기재한 복수의 비휘발성 메모리를 조합하여 집적화하고, 메모리 셀 어레이를 제작하여도 좋다. 그 경우에는, 어드레스선 등을 적절히 추가한다. 본 실시형태에 기재된 비휘발성 메모리를 적용함으로써 메모리 셀 어레이의 집적도를 높일 수 있다.
다음에, 본 실시형태에 기재된 트랜지스터(150), 커패시터(160), 및 트랜지스터(170)를 제작하는 방법 중 하나의 예에 대하여 도 3a 내지 도 3e를 사용하여 설명한다.
우선, 기판(100) 위에 반도체막(126)을 형성한다. 다음에, 절연막(128)을 형성한다(도 3a 참조).
다음에, 도전막(124) 및 도전막(125)을 형성한다(도 3b 참조). 또한, 그 후, 도전막(124)을 마스크로서 사용하여 반도체막(126)에 캐리어를 생성하는 불순물(실리콘계 재료의 경우에는, 인, 비소, 붕소 등)을 이온 주입 또는 이온 도핑에 의하여 첨가하여도 좋다. 반도체막(126)에 불순물을 첨가함으로써 소스 영역 및 드레인 영역, 또는 LDD 영역을 형성할 수 있다.
다음에, 절연막(120)을 형성한다(도 3c 참조). 절연막(120)은 절연막을 형성한 후, 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 또는 에치 백을 행하고, 그 후, 포토리소그래피 공정에 의하여 절연막(128)을 노출시키는 홈부를 형성함으로써 형성할 수 있다. 또는, 포토리소그래피 공정에 의하여 절연막(128)을 노출시키는 홈부를 형성하고, 그 후, CMP 또는 에치 백에 의하여 도전막(124) 및 도전막(125)을 노출시켜 형성할 수 있다. 또한, CMP 또는 에치 백에 의하여 도전막(124) 및 도전막(125)의 일부분이 제거되어도 좋다.
에치 백이란 요철을 갖는 막 표면에 평탄화막을 형성하고, 평탄화막도 포함하여 요철을 갖는 막에 이방성이 높은 에칭(예를 들어, 드라이 에칭)을 행함으로써 막의 요철을 저감하는 공정을 가리킨다. 또는, 단순히 피형성면의 일부분이 노출될 때까지 전체 면에 형성된 막에 에칭을 행하는 공정을 가리킨다.
다음에, 산화물 반도체막을 형성하고, 포토리소그래피 공정에 의하여 산화물 반도체막(106)을 형성한다. 산화물 반도체막(106)을 형성하기 전에 역 스퍼터링 처리 등의 플라즈마 처리를 행하여 절연막(120)의 홈부가 갖는 단면 형상에서의 모서리를 곡면 형상으로 가공하는 것이 바람직하다. 이렇게 함으로써, 절연막(120)의 홈부에서의 산화물 반도체막(106)의 피복성이 향상되고, 트랜지스터(150)의 전기 특성의 불량을 저감할 수 있다. 다음에, 절연막(108)을 형성한다(도 3d 참조). 또한, 산화물 반도체막(106)이 될 산화물 반도체막을 형성하는 공정 및 절연막(108)을 형성하는 공정 중 어느 하나 또는 양쪽 모두의 공정 후에 가열 처리를 행하여도 좋다. 가열 처리는 150℃ 이상 650℃ 이하, 바람직하게는, 250℃ 이상 450℃ 이하로 행한다. 가열 처리를 행함으로써 절연막(128), 절연막(120), 또는 절연막(108)으로부터 산소가 방출되고, 산화물 반도체막(106) 내 및 산화물 반도체막(106)의 계면 근방의 결함을 저감할 수 있다. 또한, 이 가열 처리는 절연막(108)을 형성한 직후에 한정되지 않고, 도전막(144)을 형성한 직후 등 절연막(108)을 형성한 후의 어느 공정 후에 행하여도 좋다.
다음에, 도전막(144)을 형성한다(도 3e 참조). 다음에, 도전막(144)을 가공하여 산화물 반도체막(106)과 중첩된 도전막(104) 및 도전막(124)과 중첩된 도전막(105)을 형성한다(도 1b 참조). 여기서, 도전막(104)을 마스크로서 사용하여 산화물 반도체막(106)에 간접적 또는 직접적으로 캐리어를 생성하는 불순물(수소, 헬륨, 네온, 아르곤, 크립톤, 크세논, 질소, 인 등)을 이온 주입법 또는 이온 도핑법에 의하여 첨가하여도 좋다. 산화물 반도체막(106)에 불순물을 첨가함으로써 소스 영역 및 드레인 영역, 또는 LDD 영역을 형성할 수 있다.
상술한 공정을 거쳐 도 1a 내지 도 1d에 도시한 트랜지스터(150), 커패시터(160), 및 트랜지스터(170)를 제작할 수 있다.
또한, 도 2a 내지 도 2c에 도시한 트랜지스터(150) 및 트랜지스터(170)를 형성하기 위해서는 도 1b에 도시한 트랜지스터를 제작하는 공정에서 도전막(105)을 형성하지 않으면 좋다.
상술한 바와 같이, 트랜지스터(150), 커패시터(160), 및 트랜지스터(170)를 동시에 제작할 수 있으므로, 비휘발성 메모리를 제작하기 위한 포토리소그래피 공정수를 삭감할 수 있다.
상술한 바와 같이, 3차원 형상을 적용함으로써, 집적도를 높여도 단채널 효과의 영향이 저감되고, 또 포토리소그래피 공정수의 증가가 억제된 반도체 기억 장치인 비휘발성 메모리를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1을 적용한 전자 기기의 예에 대하여 설명한다.
도 4a는 휴대형 정보 단말이다. 하우징(9300), 버튼(9301), 마이크로폰(9302), 표시부(9303), 스피커(9304), 카메라(9305)를 구비하고, 휴대형 전화기로서의 기능을 갖는다. 본 발명의 일 형태는 휴대형 정보 단말 내부에 있는 메모리 모듈에 적용할 수 있다.
도 4b는 디지털 스틸 카메라다. 하우징(9320), 버튼(9321), 마이크로폰(9322), 표시부(9323)를 구비한다. 본 발명의 일 형태는 디지털 스틸 카메라 내부에 있는 메모리 모듈에 적용할 수 있다.
본 발명의 일 형태를 사용함으로써 전자 기기의 소비 전력을 저감할 수 있고, 또한 전자 기기의 가격을 저렴하게 할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
100: 기판 104: 도전막
105: 도전막 106: 산화물 반도체막
108: 절연막 120: 절연막
124: 도전막 125: 도전막
126: 반도체막 128: 절연막
144: 도전막 150: 트랜지스터
160: 커패시터 170: 트랜지스터
9300: 하우징 9301: 버튼
9302: 마이크로폰 9303: 표시부
9304: 스피커 9305: 카메라
9320: 하우징 9321: 버튼
9322: 마이크로폰 9323: 표시부

Claims (10)

  1. 반도체 기억 장치에 있어서:
    반도체층과;
    상기 반도체층 위의 제 1 게이트 절연층과;
    상기 제 1 게이트 절연층 위의 제 1 게이트 전극과;
    상기 제 1 게이트 절연층 위에 있고, 홈부를 포함하는 절연층과;
    상기 홈부의 측면과 접촉하는 산화물 반도체층과;
    상기 산화물 반도체층과 접촉하는 제 2 게이트 절연층과;
    상기 제 2 게이트 절연층과 접촉하는 제 2 게이트 전극과;
    도전층을 포함하는 커패시터를 포함하고,
    상기 도전층은 상기 제 2 게이트 절연층과 접촉하고,
    상기 도전층의 측면은 상기 제 2 게이트 전극과 대향하고,
    상기 제 2 게이트 절연층 및 상기 제 2 게이트 전극 각각은 상기 홈부에 제공되는, 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 전극의 상면은 상기 절연층의 상면과 일치되는, 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체층은 상기 홈부의 바닥 면과 접촉되는, 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 도전층은 상기 제 2 게이트 전극과 동일 재료를 포함하는, 반도체 기억 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층은 상기 커패시터 및 상기 제 1 게이트 전극과 전기적으로 접속되는, 반도체 기억 장치.
  6. 제 1 항에 있어서,
    상기 도전층은 상기 반도체층 위에 제공되는, 반도체 기억 장치.
  7. 제 1 항에 있어서,
    상기 홈부의 깊이는 7.5nm 이상 200nm 이하인, 반도체 기억 장치.
  8. 제 1 항에 있어서,
    상기 반도체층은 단결정 실리콘을 포함하는, 반도체 기억 장치.
  9. 제 1 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 기억 장치.
  10. 제 9 항에 있어서,
    상기 산화물 반도체층은 상기 산화물 반도체층의 표면에 수직인 c축을 갖는 결정을 포함하는, 반도체 기억 장치.
KR1020190020958A 2011-03-10 2019-02-22 반도체 기억 장치 KR101988211B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011052270 2011-03-10
JPJP-P-2011-052270 2011-03-10

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120022669A Division KR101954592B1 (ko) 2011-03-10 2012-03-06 반도체 기억 장치

Publications (2)

Publication Number Publication Date
KR20190022591A KR20190022591A (ko) 2019-03-06
KR101988211B1 true KR101988211B1 (ko) 2019-06-13

Family

ID=46794749

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020120022669A KR101954592B1 (ko) 2011-03-10 2012-03-06 반도체 기억 장치
KR1020190020958A KR101988211B1 (ko) 2011-03-10 2019-02-22 반도체 기억 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020120022669A KR101954592B1 (ko) 2011-03-10 2012-03-06 반도체 기억 장치

Country Status (4)

Country Link
US (1) US8772849B2 (ko)
JP (2) JP5961409B2 (ko)
KR (2) KR101954592B1 (ko)
TW (1) TWI550829B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753600B1 (ko) * 2007-05-28 2007-08-30 원철수 몰딩부재 장착유닛 및 이를 이용한 몰딩부재 코팅장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102332469B1 (ko) 2014-03-28 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
TWI695375B (zh) 2014-04-10 2020-06-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US10671204B2 (en) 2015-05-04 2020-06-02 Semiconductor Energy Laboratory Co., Ltd. Touch panel and data processor
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
US11640974B2 (en) * 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094029A (ja) 2000-09-14 2002-03-29 Hitachi Ltd 半導体装置及びトランジスタ
JP2009016368A (ja) 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス

Family Cites Families (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
US5317432A (en) 1991-09-04 1994-05-31 Sony Corporation Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel
JP3287038B2 (ja) * 1991-12-19 2002-05-27 ソニー株式会社 液晶表示装置
KR950007358B1 (ko) * 1992-07-01 1995-07-10 현대전자산업주식회사 박막트랜지스터의 제조방법
JP2921812B2 (ja) 1992-12-24 1999-07-19 シャープ株式会社 不揮発性半導体記憶装置
JP3209600B2 (ja) * 1992-12-24 2001-09-17 キヤノン株式会社 薄膜トランジスタの製造方法
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3915868B2 (ja) 2000-07-07 2007-05-16 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006049413A (ja) 2004-08-02 2006-02-16 Fujitsu Ltd 半導体装置及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4143589B2 (ja) 2004-10-15 2008-09-03 エルピーダメモリ株式会社 半導体装置の製造方法
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4935138B2 (ja) * 2006-03-23 2012-05-23 セイコーエプソン株式会社 回路基板、回路基板の製造方法、電気光学装置および電子機器
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008004738A (ja) 2006-06-22 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP2009253249A (ja) 2008-04-11 2009-10-29 Elpida Memory Inc 半導体装置、その製造方法、及び、データ処理システム
US7893494B2 (en) 2008-06-18 2011-02-22 International Business Machines Corporation Method and structure for SOI body contact FET with reduced parasitic capacitance
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101642384B1 (ko) 2008-12-19 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012002186A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012029637A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI602303B (zh) 2011-01-26 2017-10-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN103348464B (zh) 2011-01-26 2016-01-13 株式会社半导体能源研究所 半导体装置及其制造方法
WO2012102182A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9691772B2 (en) 2011-03-03 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including memory cell which includes transistor and capacitor
US8841664B2 (en) * 2011-03-04 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) * 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094029A (ja) 2000-09-14 2002-03-29 Hitachi Ltd 半導体装置及びトランジスタ
JP2009016368A (ja) 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753600B1 (ko) * 2007-05-28 2007-08-30 원철수 몰딩부재 장착유닛 및 이를 이용한 몰딩부재 코팅장치

Also Published As

Publication number Publication date
JP6197075B2 (ja) 2017-09-13
KR20120103466A (ko) 2012-09-19
JP5961409B2 (ja) 2016-08-02
US8772849B2 (en) 2014-07-08
KR101954592B1 (ko) 2019-03-06
US20120228687A1 (en) 2012-09-13
JP2012199536A (ja) 2012-10-18
KR20190022591A (ko) 2019-03-06
TWI550829B (zh) 2016-09-21
TW201244065A (en) 2012-11-01
JP2016213479A (ja) 2016-12-15

Similar Documents

Publication Publication Date Title
KR101988211B1 (ko) 반도체 기억 장치
JP6104420B2 (ja) 半導体装置
JP6377228B2 (ja) 半導体装置
JP7149998B2 (ja) 半導体装置
JP7360485B2 (ja) 撮像装置
JP6276348B2 (ja) 記憶装置及び記憶装置の作製方法
JP6649043B2 (ja) 撮像装置および電子機器
JP2023024585A (ja) 半導体装置
CN102725842B (zh) 半导体器件
JP2020025334A (ja) 撮像装置
KR102214971B1 (ko) 반도체 장치 및 그 제작 방법
TWI536569B (zh) 半導體裝置
US8779488B2 (en) Semiconductor memory device
US20220321006A1 (en) Semiconductor device and method for operating semiconductor device
JP6495878B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right