JP5961409B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5961409B2
JP5961409B2 JP2012048891A JP2012048891A JP5961409B2 JP 5961409 B2 JP5961409 B2 JP 5961409B2 JP 2012048891 A JP2012048891 A JP 2012048891A JP 2012048891 A JP2012048891 A JP 2012048891A JP 5961409 B2 JP5961409 B2 JP 5961409B2
Authority
JP
Japan
Prior art keywords
film
insulating film
conductive film
transistor
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012048891A
Other languages
English (en)
Other versions
JP2012199536A (ja
JP2012199536A5 (ja
Inventor
耕生 野田
耕生 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012048891A priority Critical patent/JP5961409B2/ja
Publication of JP2012199536A publication Critical patent/JP2012199536A/ja
Publication of JP2012199536A5 publication Critical patent/JP2012199536A5/ja
Application granted granted Critical
Publication of JP5961409B2 publication Critical patent/JP5961409B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)

Description

トランジスタなどの半導体素子を含む回路を有する半導体記憶装置に関する。
データの書き込み、データの読み出し、およびデータの消去が可能な記憶回路を有する半導体記憶装置の開発が進められている。
半導体記憶装置としては、例えば記憶素子であるトランジスタ（メモリトランジスタともいう。）または強誘電体材料を用いた素子を有する半導体記憶装置などが挙げられる（特許文献１および特許文献２参照。）。
特開昭５７−１０５８８９号公報 特開平０６−１９６６４７号公報
しかしながら、従来の半導体記憶装置は、メモリトランジスタにデータを書き込んだ後に、電荷のリークによりデータが消失してしまうといった問題があった。そのため、データを定期的に書き込むリフレッシュ動作が必要になり、半導体記憶装置の消費電力の増加に繋がっている。
また、半導体記憶装置の集積度を高めるには、半導体記憶装置を構成する素子（トランジスタ、キャパシタなど）のサイズを小さくしていくことになる。スケーリング則に従いトランジスタのサイズを縮小すると、例えばチャネル長が１００ｎｍ以下では短チャネル効果の影響が無視できなくなり、パンチスルー現象によるリーク電流が流れやすくなるため、トランジスタがスイッチング素子として機能しなくなる問題があった。
本発明の一態様では、半導体記憶装置において、集積度を高めつつ、データの保持時間を長くすることを課題とする。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、キャパシタと、を有し、第２のトランジスタのソースまたはドレインの一方が、第１のトランジスタのゲートと、キャパシタを構成する容量電極の一方と、を兼ねる半導体記憶装置である。
前述の半導体記憶装置は、基板と、基板上に設けられた半導体膜と、半導体膜を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を介して半導体膜上に設けられた第１のゲート電極と、第１のゲート絶縁膜上にあり、半導体膜と重畳しない、第１のゲート電極と同一層かつ同一材料である第１の導電膜と、第１のゲート絶縁膜上にあり、かつ第１のゲート電極および第１の導電膜の上面を露出し、ならびに第１のゲート絶縁膜を露出する溝部を有する絶縁膜と、該絶縁膜上にあり、第１のゲート絶縁膜、第１のゲート電極および第１の導電膜と接する酸化物半導体膜と、酸化物半導体膜を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して酸化物半導体膜および溝部上に設けられた第２のゲート電極と、第２のゲート絶縁膜および酸化物半導体膜を介して第１のゲート電極上に設けられた、第２のゲート電極と同一層かつ同一材料である第２の導電膜と、を有する。
ここで、第１のゲート電極は第１のトランジスタのゲート電極、第２のトランジスタのソース電極またはドレイン電極の一方およびキャパシタを構成する容量電極の一方を兼ねる。また、半導体膜および第１のゲート絶縁膜は、それぞれ第１のトランジスタのチャネル領域およびゲート絶縁膜として機能する。
また、第１の導電膜は、第２のトランジスタのソース電極またはドレイン電極の他方として機能する。
また、酸化物半導体膜、第２のゲート絶縁膜および第２のゲート電極は、それぞれ第２のトランジスタのチャネル領域、ゲート絶縁膜およびゲート電極として機能する。
なお、酸化物半導体膜をトランジスタのチャネル領域に用いることで、トランジスタのオフ電流を低減できる。
また、第２のゲート絶縁膜および第２の導電膜は、それぞれキャパシタを構成する誘電体膜および容量電極の他方として機能する。
なお、第１のゲート絶縁膜を露出するために絶縁膜に設けられた溝部は、第２のトランジスタの実効的なチャネル長Ｌ’を長くするために設けられる。例えば、上面から見たソース電極およびドレイン電極間距離（第１の導電膜と第１のゲート電極との直線的距離）である見かけ上のチャネル長Ｌに対して、断面から見たソース電極およびドレイン電極間距離（第１の導電膜と第１のゲート電極との酸化物半導体膜に沿っての距離）である実効上のチャネル長Ｌ’の長さが２倍以上となるように絶縁膜の厚さを選択すればよい。そのためには、一例として絶縁膜の厚さを上面から見たソース電極およびドレイン電極間距離の二分の一以上とすればよい。ただし、絶縁膜の厚さは前述の範囲に限定されるものではない。
本明細書において、「第１の膜と第２の膜が同一層かつ同一材料である」という場合、第１の膜を延長した先が第２の膜であってもよいし、第１の膜と第２の膜が分離されていてもよい。
本発明の一態様を適用することによって、データの保持期間が長く、集積度の高い半導体記憶装置を提供することができる。
また、集積度の高い半導体記憶装置を作製することができるため、記憶容量あたりの半導体記憶装置の価格を安くすることが可能となる。
絶縁膜に設けられた溝に接してチャネル領域を設けることで、半導体記憶装置の集積度を高めつつ、データの保持時間を長くすることができる。
本発明の一態様である半導体記憶装置の例を示す上面図、断面図、回路図および電気特性。 本発明の一態様である半導体記憶装置の例を示す上面図、断面図および回路図。 本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。 本発明の一態様である半導体記憶装置を有する電子機器の例を示す斜視図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様を適用した半導体記憶装置である不揮発性メモリを構成するトランジスタおよびキャパシタの構造、回路構成、ならびにその作製方法について図１乃至図３を用いて説明する。
図１（Ａ）は、半導体記憶装置である不揮発性メモリの上面図である。図１（Ａ）における一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図１（Ｂ）に示す。ただし、簡単のため、図１（Ａ）では絶縁膜１０８を省略して示す。
図１（Ｃ）は、不揮発性メモリの回路構成を示す。不揮発性メモリは、オフ電流が極めて小さいトランジスタ１５０と、トランジスタ１５０のゲートと接続するゲート配線ＧＬと、トランジスタ１５０のソースと接続するソース配線ＳＬ＿１と、トランジスタ１７０と、トランジスタ１７０のソースと接続するソース配線ＳＬ＿２と、トランジスタ１７０のドレインと接続するドレイン配線ＤＬと、キャパシタ１６０と、キャパシタ１６０の一端と接続する容量配線ＣＬと、キャパシタ１６０の他端、トランジスタ１５０のドレインおよびトランジスタ１７０のゲートと接続するノードＮと、を有する。
なお、本実施の形態に示す不揮発性メモリは、ノードＮの電圧に応じて、トランジスタ１７０のしきい値電圧が変動することを利用したものである。例えば、図１（Ｄ）は容量配線ＣＬの電圧ＶＣＬと、トランジスタ１７０を流れるドレイン電流Ｉｄｓとの関係を説明する図である。
ここで、トランジスタ１５０を介して、ノードＮの電圧を調整することができる。例えば、ソース配線ＳＬ＿１の電圧をＶＤＤとする。このとき、ゲート配線ＧＬの電圧をトランジスタ１５０のしきい値電圧ＶｔｈにＶＤＤを加えた電圧以上とすることで、ノードＮの電圧をＮ＝ＨＩＧＨにすることができる。また、ゲート配線ＧＬの電圧をトランジスタ１５０のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電圧をＮ＝ＬＯＷにすることができる。
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄｓカーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄｓカーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄｓが小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄｓが大きいため、データ１となる。このようにして、データを記憶することができる。
ここで、トランジスタ１５０にオフ電流が極めて小さいトランジスタを適用することで、ノードＮに蓄積された電荷がトランジスタ１５０を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。
次に、本発明の一形態である不揮発性メモリを構成するトランジスタおよびキャパシタの構造について、図１（Ｂ）に示す断面Ａ−Ｂを用いて説明する。
半導体記憶装置は、基板１００と、基板１００上の半導体膜１２６と、半導体膜１２６を覆う絶縁膜１２８と、絶縁膜１２８を介して半導体膜１２６上に設けられた導電膜１２４と、絶縁膜１２８上にあり半導体膜１２６と重畳しない、導電膜１２４と同一層かつ同一材料である導電膜１２５と、絶縁膜１２８上にあり、導電膜１２４および導電膜１２５の上面を露出し、絶縁膜１２８を露出する溝部を有する絶縁膜１２０と、絶縁膜１２０上にあり、絶縁膜１２０の溝部の側面および底面（絶縁膜１２８）、導電膜１２４ならびに導電膜１２５と接する酸化物半導体膜１０６と、酸化物半導体膜１０６を覆う絶縁膜１０８と、絶縁膜１０８を介して酸化物半導体膜１０６および絶縁膜１２０の溝部上に設けられた導電膜１０４と、絶縁膜１０８および酸化物半導体膜１０６を介して導電膜１２４と重畳する、導電膜１０４と同一層かつ同一材料である導電膜１０５と、を有する。
なお、絶縁膜１２０に設けられた溝部は絶縁膜１２８ではなく基板１００を露出しても構わない。また、溝部は、導電膜１２４と導電膜１２５との間に設けられる。
ここで、トランジスタ１５０において、導電膜１２４はソース電極またはドレイン電極の一方として機能する。また、導電膜１２５はソース電極またはドレイン電極の他方として機能する。また、酸化物半導体膜１０６はチャネル領域を有する。また、絶縁膜１０８は、ゲート絶縁膜として機能する。また、導電膜１０４はゲート電極として機能する。
このとき、チャネル領域を有する酸化物半導体膜１０６が、絶縁膜１２０の溝部に接して設けられるため、上面から見たソース電極およびドレイン電極（導電膜１２４および導電膜１２５）間距離である見かけ上のチャネル長Ｌ（図１（Ａ）参照。）に対して、断面から見たチャネル領域（酸化物半導体膜１０６）におけるチャネル領域の長さである実効上のチャネル長Ｌ’（図１（Ｂ）参照。）を長くすることができる。例えば、絶縁膜１２０に設けられる溝部の深さを、上面から見た導電膜１２４および導電膜１２５間距離の二分の一以上にすれば、見かけ上のチャネル長Ｌに対する実効上のチャネル長Ｌ’の長さを２倍以上にすることができる。好ましくは、見かけ上のチャネル長Ｌに対する実効上のチャネル長Ｌ’の長さを３倍以上、さらに好ましくは４倍以上とするように絶縁膜１２０の厚さおよび溝部の深さを選択する。例えば、見かけ上のチャネル長Ｌが１５ｎｍ以上１００ｎｍ以下の範囲の場合、絶縁膜１２０に設けられる溝部の深さは７．５ｎｍ以上２００ｎｍ以下とすればよい。絶縁膜１２０に設けられる溝部の深さは前述の範囲に限定されない。ただし、酸化物半導体膜１０６の厚さを溝部の深さよりも薄くしなければ、見かけ上のチャネル長Ｌに対して、実効上のチャネル長Ｌ’を長くすることができないことは述べるまでもない。そのため、溝部の深さは酸化物半導体膜１０６の厚さ以上とする。
絶縁膜１２０に設けられた溝部は絶縁膜１２８または基板１００を露出するとしているが、これに限定されない。例えば、絶縁膜１２０中に溝部の底面を有していてもよい。また、絶縁膜１２８または基板１００上にエッチストップ膜を別途設け、該エッチストップ膜を露出してもよい。
キャパシタ１６０の構成は以下の通りである。導電膜１２４は第１の容量電極として機能する。絶縁膜１０８は、誘電体膜として機能する。導電膜１０５は第２の容量電極として機能する。
トランジスタ１７０の構成は以下の通りである。導電膜１２４はゲート電極として機能する。また、半導体膜１２６はチャネル領域を有する。また、絶縁膜１２８は、ゲート絶縁膜として機能する。図示しないが、半導体膜１２６において、少なくとも導電膜１２４と重畳しない領域に、半導体膜１２６に設けられるチャネル領域よりも低抵抗であるソース領域およびドレイン領域を設ける。また、ソース領域およびドレイン領域と接し、導電膜１２４および導電膜１２５とは異なる層であるソース配線ＳＬ＿２およびドレイン配線ＤＬを有する。また、ソース領域およびドレイン領域に加えて、チャネル領域よりも抵抗が低く、ソース領域およびドレイン領域よりも抵抗の高いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を設けてもよい。ＬＤＤ領域を設けることにより、チャネル長が小さくなると生じるホットキャリア劣化などのトランジスタの劣化を低減することができ、さらに短チャネル効果を低減することができる。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。また、該半導体素子をトランジスタ１７０に代えても構わない。
基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
半導体膜１２６は、非晶質シリコン、微結晶シリコン、多結晶シリコンもしくは単結晶シリコンなどのシリコン系材料、ゲルマニウム系材料、シリコンゲルマニウム系材料、ガリウムヒ素系材料または炭素系材料などを用いればよい。
導電膜１２４、導電膜１２５、導電膜１０４および導電膜１０５は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層で用いればよい。また、導電膜１０４として酸化物を用いる場合は、５×１０１９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、または１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。酸化物膜を導電膜１０４に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極全体の抵抗を低減するために、シート抵抗が１０Ω／ｓｑ以下の低抵抗膜を積層して設けると好ましい。なお、単位がｃｍ−３で示す濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によって定量化でき、単位がａｔｏｍｉｃ％の濃度はＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化できる。
酸化物半導体膜１０６は、６ｎｍ以上１００ｎｍ以下、好ましくは１５ｎｍ以上４０ｎｍ以下とする。トランジスタ１５０のチャネル長を小さくすると、スケーリング則に従い、酸化物半導体膜１０６の厚さを薄くしていくことが好ましい。しかしながら、本発明の一態様を適用することによって、見かけ上のチャネル長Ｌが短いまま実効上のチャネル長Ｌ’を長くすることができるため、前述の範囲の厚さとすることが可能となる。
酸化物半導体膜１０６は、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法または蒸着法などを用い、例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上を含む材料を用いればよい。
酸化物半導体膜１０６として、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜１０６の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜１０６の酸素欠損に起因するキャリアの生成を抑制することができる。
なお、一例として、酸化物半導体膜１０６としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
酸化物半導体膜１０６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
酸化物半導体膜１０６は、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。バンドギャップが大きいことにより、熱などによる価電子帯から伝導帯へのキャリアの励起が少なく、該キャリアの励起に起因する電流が生じにくい。加えて、酸化物半導体膜１０６中に準位を形成する不純物などが少ないと好ましい。
ここで、酸化物半導体膜１０６は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜１０６をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
酸化物半導体膜１０６中の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下とする。
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜において、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、または１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下とする。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。
以上に示した酸化物半導体膜１０６をトランジスタのチャネル領域に用いることでトランジスタのオフ電流を小さくできる。具体的には、酸化物半導体膜１０６を用いることにより、例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
絶縁膜１０８は、等価酸化膜厚換算（酸化シリコン膜厚換算）で０．５ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。トランジスタ１５０のチャネル長を小さくすると、スケーリング則に従い、絶縁膜１０８の厚さを薄くしていくことが好ましい。しかしながら、本発明の一態様を適用することによって、見かけ上のチャネル長Ｌが短いまま実効上のチャネル長Ｌ’を長くすることができるため、前述の範囲の厚さとすることが可能となる。
絶縁膜１２８、絶縁膜１２０および絶縁膜１０８は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコニウムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、プラズマＣＶＤ法、スパッタリング法などで形成すればよい。
絶縁膜１２８は、絶縁膜１２０を加工する際にエッチストップ膜としての機能を有すると好ましい。そのため、絶縁膜１２８と絶縁膜１２０とは、加工の際に選択比がとれる材料を選択することが好ましい。例えば、絶縁膜１２８として酸化シリコン膜を用い、絶縁膜１２０として窒化シリコン膜を用いるなど、異なる材料とすればよい。
絶縁膜１２８、絶縁膜１２０および絶縁膜１０８は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１０６および酸化物半導体膜１０６の界面近傍に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、所定の温度範囲におけるイオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料において、所定の原子に相当するイオン強度の積分値に対する所定の原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量について見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
絶縁膜１２８、絶縁膜１２０および絶縁膜１０８から酸化物半導体膜１０６に酸素が供給されることで、酸化物半導体膜１０６と絶縁膜１２８との界面準位密度、酸化物半導体膜１０６と絶縁膜１２０との界面準位密度、または酸化物半導体膜１０６と絶縁膜１０８との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１０６と絶縁膜１２８との界面、酸化物半導体膜１０６と絶縁膜１２０との界面、または酸化物半導体膜１０６と絶縁膜１０８との界面にキャリアが捕獲されることを抑制することができ、良好な電気特性のトランジスタを得ることができる。
さらに、酸化物半導体膜１０６の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。絶縁膜１２８、絶縁膜１２０および絶縁膜１０８から酸化物半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
以上のようにして得られたトランジスタ１５０は、酸化物半導体膜１０６を用いることにより、オフ電流を低減できるため、キャパシタ１６０に蓄積された電荷を長期間に渡って保持することが可能な不揮発性メモリを提供することができる。また、トランジスタ１５０は、動作頻度が低くなるため電気特性の劣化が少なく、信頼性の高い不揮発性メモリを提供することができる。
また、絶縁膜１２０に溝部を設け、該溝部と接する酸化物半導体膜１０６を形成することによって、上面図で見る導電膜１２４および導電膜１２５間距離である見かけ上のチャネル長Ｌに対し、実効上のチャネル長Ｌ’を２倍以上、好ましくは３倍以上、さらに好ましくは４倍以上の長さとすることができる。そのため、トランジスタ１５０のサイズを縮小しても短チャネル効果の影響を低減することが可能となり、不揮発性メモリの集積度を高めることが可能となる。
次に、図１に示した不揮発性メモリにおいて、キャパシタを含まない構成について図２を用いて説明する。
図２（Ｃ）は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタ１５０と、トランジスタ１５０のゲートと接続するゲート配線ＧＬと、トランジスタ１５０のソースと接続するソース配線ＳＬ＿１と、トランジスタ１７０と、トランジスタ１７０のソースと接続するソース配線ＳＬ＿２と、トランジスタ１７０のドレインと接続するドレイン配線ＤＬと、トランジスタ１５０のドレインとトランジスタ１７０のゲートと接続するノードＮと、を有する。
トランジスタ１５０にオフ電流の小さなトランジスタを用いる場合、キャパシタを設けなくてもトランジスタ１５０のドレインとトランジスタ１７０のゲートの間のノードＮに電荷を保持できる。キャパシタを設けない構成であるため、容量配線などが省略されることで小面積化が可能となる。そのため、キャパシタを設けた場合と比べさらに集積度を高めることができる。
また、本実施の形態では、配線を４本または５本用いる不揮発性メモリを示したが、これに限定されるものではない。例えば、ソース配線ＳＬ＿１とドレイン配線ＤＬを共通にする構成としても構わない。
なお、本実施の形態で示した不揮発性メモリを複数組み合わせて集積化し、メモリセルアレイを作製してもよい。その場合、適宜アドレス線などを追加する。本実施の形態で示した不揮発性メモリを適用することにより、メモリセルアレイの集積度を高めることができる。
次に、本実施の形態に示すトランジスタ１５０、キャパシタ１６０およびトランジスタ１７０を作製する方法の一例について、図３を用いて説明する。
まず、基板１００上に半導体膜１２６を形成する。次に、絶縁膜１２８を成膜する（図３（Ａ）参照。）。
次に、導電膜１２４および導電膜１２５を形成する。（図３（Ｂ）参照。）。なお、この後、導電膜１２４をマスクに用いて、半導体膜１２６に対し、キャリアを生成する不純物（シリコン系の材料の場合、リン、ヒ素、ボロンなど）をイオン注入またはイオンドーピングにより添加してもよい。半導体膜１２６に不純物を添加することにより、ソース領域およびドレイン領域、またはＬＤＤ領域を設けることができる。
次に、絶縁膜１２０を形成する（図３（Ｃ）参照。）。絶縁膜１２０は、絶縁膜を成膜した後、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）またはエッチバックを行い、その後フォトリソグラフィ工程によって絶縁膜１２８を露出する溝部を設けることによって形成することができる。または、フォトリソグラフィ工程によって絶縁膜１２８を露出する溝部を形成し、その後ＣＭＰまたはエッチバックによって導電膜１２４および導電膜１２５を露出して形成することができる。なお、ＣＭＰまたはエッチバックによって導電膜１２４および導電膜１２５の一部が除去されてもよい。
エッチバックとは、凹凸のある膜表面に平坦化膜を形成し、平坦化膜ごと凹凸のある膜に対して異方性の高いエッチング（例えば、ドライエッチング）を行うことで、膜の凹凸を低減する工程をいう。または、単に、全面に形成された膜に対し、被形成面の一部が露出するまで行うエッチング工程をいう。
次に、酸化物半導体膜を成膜し、フォトリソグラフィ工程によって酸化物半導体膜１０６を形成する。酸化物半導体膜１０６の形成前に、逆スパッタリング処理などのプラズマ処理を行い、絶縁膜１２０の溝部が有する断面形状上の角を、曲面形状に加工すると好ましい。こうすることで、絶縁膜１２０の溝部における酸化物半導体膜１０６の被覆性が向上し、トランジスタ１５０の電気特性上の不良を低減することができる。次に、絶縁膜１０８を成膜する（図３（Ｄ）参照。）。なお、酸化物半導体膜１０６となる酸化物半導体膜を成膜した後、および絶縁膜１０８を成膜した後のいずれか一方、または両方の後に熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、絶縁膜１２８、絶縁膜１２０または絶縁膜１０８より酸素が放出され、酸化物半導体膜１０６中および酸化物半導体膜１０６の界面近傍の欠陥を低減することができる。なお、この熱処理は、絶縁膜１０８を成膜した直後に行うことに限定されず、導電膜１４４を成膜した直後に行ってもよいし、絶縁膜１０８の成膜以降のどの工程の後に行っても構わない。
次に、導電膜１４４を成膜する（図３（Ｅ）参照。）。次に、導電膜１４４を加工し、酸化物半導体膜１０６と重畳する導電膜１０４、および導電膜１２４と重畳する導電膜１０５を形成する（図１（Ｂ）参照。）。ここで、導電膜１０４をマスクにして、酸化物半導体膜１０６に対し、間接的または直接的にキャリアを生成する不純物（水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、窒素、リンなど）をイオン注入法またはイオンドーピング法により添加してもよい。酸化物半導体膜１０６に不純物を添加することにより、ソース領域およびドレイン領域またはＬＤＤ領域を設けることができる。
以上の工程によって、図１に示すトランジスタ１５０、キャパシタ１６０およびトランジスタ１７０を作製することができる。
なお、図２に示すトランジスタ１５０およびトランジスタ１７０を形成するためには、図１（Ｂ）に示すトランジスタ作製の工程中、導電膜１０５を形成しなければよい。
このように、トランジスタ１５０、キャパシタ１６０およびトランジスタ１７０を同時に作製することが可能であるため、不揮発性メモリを作製するためのフォトリソグラフィ工程数を削減することができる。
以上により、三次元の形状を適用することで、集積度を高めても短チャネル効果の影響が低減され、かつフォトリソグラフィ工程数の増加を抑えた半導体記憶装置である不揮発性メモリを提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１を適用した電子機器の例について説明する。
図４（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、携帯型情報端末の内部にあるメモリモジュールに適用することができる。
図４（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、デジタルスチルカメラの内部にあるメモリモジュールに適用することができる。
本発明の一態様を用いることで、電子機器の消費電力を低減でき、また電子機器の価格を安くすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１００ 基板
１０４ 導電膜
１０５ 導電膜
１０６ 酸化物半導体膜
１０８ 絶縁膜
１２０ 絶縁膜
１２４ 導電膜
１２５ 導電膜
１２６ 半導体膜
１２８ 絶縁膜
１４４ 導電膜
１５０ トランジスタ
１６０ キャパシタ
１７０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (5)

  1. 半導体と、
    前記半導体上方の第１の絶縁膜と、
    前記第１の絶縁膜上方の第１の導電膜と、
    前記第１の絶縁膜上方の第２の導電膜と、
    前記第１の絶縁膜上方に設けられ、前記第１の導電膜と前記第２の導電膜との間に、前記第１の絶縁膜に達する溝部を有する第２の絶縁膜と、
    前記第１の導電膜および前記第２の導電膜と接する領域を有し、前記溝部の側面および底面と接する領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上方の第３の絶縁膜と、
    前記第３の絶縁膜上方の第３の導電膜と、
    を有し、
    前記第１の導電膜は、前記第１の絶縁膜を介して前記半導体と重なる領域を有し、
    前記第３の導電膜は、前記第３の絶縁膜を介して前記酸化物半導体膜と重なる領域を有し、
    前記酸化物半導体膜は、前記第１の絶縁膜と接する領域を有することを特徴とする半導体記憶装置。
  2. 半導体と、
    前記半導体上方の第１の絶縁膜と、
    前記第１の絶縁膜上方の第１の導電膜と、
    前記第１の絶縁膜上方の第２の導電膜と、
    前記第１の絶縁膜上方に設けられ、前記第１の導電膜と前記第２の導電膜との間に、前記第１の絶縁膜に達する溝部を有する第２の絶縁膜と、
    前記第１の導電膜および前記第２の導電膜と接する領域を有し、前記溝部の側面および底面と接する領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上方の第３の絶縁膜と、
    前記第３の絶縁膜上方の第３の導電膜と、
    前記第３の絶縁膜上方の第４の導電膜と、
    を有し、
    前記第１の導電膜は、前記第１の絶縁膜を介して前記半導体と重なる領域を有し、
    前記第３の導電膜は、前記第３の絶縁膜を介して前記酸化物半導体膜と重なる領域を有し、
    前記第４の導電膜は、前記第３の絶縁膜および前記酸化物半導体膜を介して前記第１の導電膜と重なる領域を有し、
    前記酸化物半導体膜は、前記第１の絶縁膜と接する領域を有することを特徴とする半導体記憶装置。
  3. 請求項２において、
    前記第４の導電膜は、前記第３の導電膜と同一材料を有することを特徴とする半導体記憶装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第２の導電膜は、前記第１の導電膜と同一材料を有することを特徴とする半導体記憶装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第２の絶縁膜は、前記第１の導電膜および前記第２の導電膜の上面を露出するように設けられることを特徴とする半導体記憶装置。
JP2012048891A 2011-03-10 2012-03-06 半導体記憶装置 Expired - Fee Related JP5961409B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012048891A JP5961409B2 (ja) 2011-03-10 2012-03-06 半導体記憶装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011052270 2011-03-10
JP2011052270 2011-03-10
JP2012048891A JP5961409B2 (ja) 2011-03-10 2012-03-06 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016126477A Division JP6197075B2 (ja) 2011-03-10 2016-06-27 半導体装置

Publications (3)

Publication Number Publication Date
JP2012199536A JP2012199536A (ja) 2012-10-18
JP2012199536A5 JP2012199536A5 (ja) 2015-03-26
JP5961409B2 true JP5961409B2 (ja) 2016-08-02

Family

ID=46794749

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012048891A Expired - Fee Related JP5961409B2 (ja) 2011-03-10 2012-03-06 半導体記憶装置
JP2016126477A Expired - Fee Related JP6197075B2 (ja) 2011-03-10 2016-06-27 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2016126477A Expired - Fee Related JP6197075B2 (ja) 2011-03-10 2016-06-27 半導体装置

Country Status (4)

Country Link
US (1) US8772849B2 (ja)
JP (2) JP5961409B2 (ja)
KR (2) KR101954592B1 (ja)
TW (1) TWI550829B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753600B1 (ko) * 2007-05-28 2007-08-30 원철수 몰딩부재 장착유닛 및 이를 이용한 몰딩부재 코팅장치
US20120298998A1 (en) * 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015145292A1 (en) 2014-03-28 2015-10-01 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
TWI735206B (zh) 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US10671204B2 (en) 2015-05-04 2020-06-02 Semiconductor Energy Laboratory Co., Ltd. Touch panel and data processor
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
DE102021101243A1 (de) 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherblock-kanalregionen
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
DE102020127831A1 (de) 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherarray-gatestrukturen
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
WO2024141883A1 (ja) * 2022-12-28 2024-07-04 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
US5317432A (en) 1991-09-04 1994-05-31 Sony Corporation Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel
JP3287038B2 (ja) * 1991-12-19 2002-05-27 ソニー株式会社 液晶表示装置
KR950007358B1 (ko) * 1992-07-01 1995-07-10 현대전자산업주식회사 박막트랜지스터의 제조방법
JP3209600B2 (ja) * 1992-12-24 2001-09-17 キヤノン株式会社 薄膜トランジスタの製造方法
JP2921812B2 (ja) 1992-12-24 1999-07-19 シャープ株式会社 不揮発性半導体記憶装置
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3915868B2 (ja) 2000-07-07 2007-05-16 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006049413A (ja) 2004-08-02 2006-02-16 Fujitsu Ltd 半導体装置及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4143589B2 (ja) 2004-10-15 2008-09-03 エルピーダメモリ株式会社 半導体装置の製造方法
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101050767B1 (ko) 2005-11-15 2011-07-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4935138B2 (ja) * 2006-03-23 2012-05-23 セイコーエプソン株式会社 回路基板、回路基板の製造方法、電気光学装置および電子機器
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008004738A (ja) 2006-06-22 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009016368A (ja) * 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP2009253249A (ja) 2008-04-11 2009-10-29 Elpida Memory Inc 半導体装置、その製造方法、及び、データ処理システム
US7893494B2 (en) 2008-06-18 2011-02-22 International Business Machines Corporation Method and structure for SOI body contact FET with reduced parasitic capacitance
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN103456794B (zh) 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012002186A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012029637A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2012102183A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI552345B (zh) 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2012102182A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9691772B2 (en) 2011-03-03 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including memory cell which includes transistor and capacitor
US8841664B2 (en) * 2011-03-04 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) * 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
JP6197075B2 (ja) 2017-09-13
JP2016213479A (ja) 2016-12-15
KR20190022591A (ko) 2019-03-06
KR101988211B1 (ko) 2019-06-13
US20120228687A1 (en) 2012-09-13
JP2012199536A (ja) 2012-10-18
US8772849B2 (en) 2014-07-08
TWI550829B (zh) 2016-09-21
KR20120103466A (ko) 2012-09-19
KR101954592B1 (ko) 2019-03-06
TW201244065A (en) 2012-11-01

Similar Documents

Publication Publication Date Title
JP5961409B2 (ja) 半導体記憶装置
JP7360485B2 (ja) 撮像装置
JP5912655B2 (ja) 半導体装置
JP7458467B2 (ja) 撮像装置
JP6053098B2 (ja) 半導体装置
TWI536569B (zh) 半導體裝置
TWI527127B (zh) 半導體裝置及其製造方法
US9379223B2 (en) Oxide semiconductor film, semiconductor device, and manufacturing method of semiconductor device
JP2020025334A (ja) 撮像装置
JP6633723B2 (ja) 半導体装置の作製方法
JP5955616B2 (ja) 半導体記憶装置
JP2012256877A (ja) 半導体記憶装置およびその作製方法
JP2012216795A (ja) 半導体装置および該半導体装置の作製方法
JP2012191185A (ja) 半導体装置および半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160614

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160627

R150 Certificate of patent or registration of utility model

Ref document number: 5961409

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees