JPS63237561A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPS63237561A
JPS63237561A JP62073241A JP7324187A JPS63237561A JP S63237561 A JPS63237561 A JP S63237561A JP 62073241 A JP62073241 A JP 62073241A JP 7324187 A JP7324187 A JP 7324187A JP S63237561 A JPS63237561 A JP S63237561A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置およびその製造方法に関し、特
に溝を用いて形成する０ＭＯ８記憶装置およびその製造
方法に関する。
〔従来の技術〕
従来スタティックランダムアクセスメモリ（以下ＳＲＡ
Ｍと配す）のメモリセルは、通常６個のトランジスタよ
シ構成されている。これら６個のトランジスタのうち第
３図に示すように７リツプフロツプ部を形成する４個の
トランジスタｌ１１１゜’ｒ２．’ｒ３．’ｒ４全２．
’ｒ３．’ｒ４金相補トランジスタ（以下ＣＭＯ８と記
す）で構成することにより低消費Ｕ、力、雑音余裕度が
大きいという長所を有したＳＲＡＭの使用が現在急速に
広がっている。尚第Ｓ図において、ＢＬ、ＢＬはビット
線、ＷＬはワード線、ｖＤｏは電源である。しかしなが
ら０ＭＯ８は第４図に示すように深いウェル領域７２を
有するため広い分離領域７３が必要でありこれが０ＭＯ
８の微細化を難しくし、ｓ几ＡＭ高果償化の大きな問題
となっている。
従来ＣＭＯ８を用いたＳＲＡＭセルの高集積化を達成す
るために様々な方法が試みられている。
たとえばインタナショナル・エレクトロン・デバイシｘ
−ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅ
ｃｔｒｏｎＤｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ）誌、１９
８４年、第６７〜６９ページニア・ニュー争フル・シー
モス・ニスラム−セル、ストラフチャ−（Ａ　ＮＥＷ　
ＦＵＬＬ　ＣＭＯ８ＣＥＬＬ　５ＴＲＵＣＴＵ几Ｅ）と
題して発表された論文においては、第５図に示した如く
深いウェル領域８４．８５を分離するために溝を設けこ
の溝を二酸化ケイ素膜８２，８３で埋めて分離領域幅を
微細化し、ＣＭＯ８’ｊ５用いたＳＲＡＭの高集積化を
はかったものが示されている。
〔発明が解決しようとする問題点〕
しかしながら、このように溝を設け゛て微細化を行なっ
たＳＲＡＭセルをさらに微細にしてＳＲＡＭの高集積化
を達成するには、シリコン基板上に形成したトランジス
タの寸法縮小を行なわねばならない。しかしトランジス
タ寸法縮小、特にゲート電極の縮小を行なってゆくと、
チャンネル長が短くなりショートチャネル効果が顕著に
現われるという問題点がある。そしてショートチャネル
効果によって引き起こされるトランジスタ特性のばらつ
きの増加は、ばらつきの小ないトランジスタ特性の要求
されるＳＲＡＭセルのフリップフロップ部では大きな問
題となる。
本発明の目的は、高集積化に適した微細なＳＲＩＡＭセ
ルを有する半導体記憶装置およびその製造方法を提供す
ることにある。
〔問題点を解決するための手段〕
本発明半導体記憶装置は、第一４７１型半導体基板の主
表面に形成されたフィールド絶縁膜で区画された素子形
成領域に選択的に形成された第二導電型ウェルに設けら
れた第一導電型の第一、第二のＭＩＳトランジスタ及び
前記素子形成領域の前記第二導電型ウェル以外の部分に
設けられた第二導電型の第三、第四のＭＩＳトランジス
タを有し、前記第一、第三のＭＩＳトランジスタからな
る第一の相補型ＭＩＳインバータと前記第二、第四〇Ｍ
工Ｓトランジスタからなる第二の相補型ＭＩＳインバー
タのそれぞれの入力端と出力端を相互に交差接続してな
るフリップフロップを含むメモリセルを有してなる半導
体記憶装置において、前記第二導電型ウェルの側面は前
記第一導電型半導体基板の主表面から厚さ方向にわたっ
て設けられた所定の平面形状及び深さを有する第一、第
二の溝及び前記各＃よシ深くにまで設けられている絶縁
性の壁に囲まれており、前記第一、第二のＭＩＳトラン
ジスタはそれぞれ前記第一、第二の溝の内壁上にそれぞ
れ設けられている第一、第二のゲート絶縁膜、前記第一
、第二のゲート絶縁膜の前記第二導電型ウェル側の部分
上にそれぞれ設けられている第、−２第二のゲート電極
及び前記第一、第二の隣の各底面のうち前記絶縁性の壁
で仕切られた前記第二導電型ウェル側にそれぞれ設けら
れた第一導電型ドレイン領域を有し、前記第三、第四の
Ｍ工Ｓトランジスタは前記第一、第二のゲート絶縁膜、
前記第一、第二のゲート絶縁膜の前記第二導電型ウェル
と対向している側の部分上にそれぞれ設けられている第
一、・第二のゲート電極及び前記第一、第二の溝の各底
面のうち前記絶縁性の壁で仕切られた前記第二導電型ウ
ェルの外側にそれぞれ設けられた第二導電型ドレイン領
域を有し、前記第一、第二の溝内においてそれぞれ前記
第一。
第二導電型ドレイン領域を接続すると共に、前記交差接
続をなす第一、第二の配線導体とを有しているというも
のである。
又、本発明半導体記憶装置の製造方法は、第一導電型半
導体基板の主表面に溝Ａを設け、前記溝Ａの側壁を絶縁
膜で被ったのち第一導電型半導体層で埋める工程と、前
記第一導電型半導体層中に前記絶縁膜よりも浅くなるよ
うに第一の第二導電型不純物層を形成する工程と、前記
絶縁膜および前記第一の第二導電型不純物層よりも洩く
かつ前記絶縁膜をはさむように前記第一導電盤半導体基
板および前記第一導電型半導体層上に各々溝Ｂ。
Ｃ，Ｄ、Ｅを各々形成する工程と、前記第一導電型半導
体基板の表面および前記溝Ｂ、Ｃの底部に各々第二、第
三の第二導電型不純物層を形成する工程と、前記第一の
第二導電型不純物層の表面および前記溝り、Ｈの底部に
各々第一、第二の第一導電型不純物層を形成する工程と
前記溝Ｂ、Ｄ。
Ｅ、Ｃに接している前記絶縁膜を前記溝Ｂ、Ｄ。
Ｂ、Ｃの深さまでエツチングし溝Ｂ、Ｄを含んだ第一の
溝および溝Ｃ，Ｅを含んだ第二の溝を各々形成する工程
と、前記第一、第二の溝ｇＡＶＩ壁にそれぞれ第一、第
二のゲート絶縁膜および第一、第二のゲート電極を形成
する工程と、前記第一、第二のゲート電極表面を絶縁物
質で被う工程と、前記溝Ｂ、Ｄの底部を通して前記第一
の第一導電型不純物層、第二の第二導電型不純物層と接
続しかつ前記第一の溝を埋めさらに前記第二の溝側壁に
形成さｒた第二のゲート電極と接続した第一のドレイン
配線導体を形成する工程と、前記溝Ｅ、Ｃの底部を通し
て第二の第一導電型不純物層、第三の第二導電型不純物
層と接続しかつ前記第二の溝全埋めさらに前記第一の溝
側壁に形成された第一のゲート電極と接続した第二のド
レイン配線導体を形成する工程と金有するというもので
ある。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）は本発明＋　４（、＄−把臭装置撥号怜の
一実施例の主要部を示す半導体チップの平面図、第１図
（ｂ）は第１図（ａ）のＢ−Ｂ’線断面図、第】図（Ｃ
）は第１図（ａ）のＡ　−Ａ／線断面図である。
この実施例は０ＭＯ８ＳＲＡＭのメモリセル（第３図）
であシ、ｐ型シリコン基板１の主表面に形成されたフィ
ールド絶縁膜１８で区画された素子形成領域に選択的に
形成されたロウエル１０に設けられたｐ４′π型の第一
、第二のＭ　Ｉ　Ｓ　トランジスタ及び前述の素子形成
領域のｎウェル１０以外の部分に設けられたｎ導電型の
第三、第四のＭＩＳトランジスタを有し、第一、第三の
ＭＩＳトランジスタからなる第一の相補型〜ＩＩＳイン
バータと第二、第四のＭＩＳトランジスタからなる第二
の相補ＷＭ・Ｉ８インバータのそれぞれの入力端と出力
端を相互に交差接続してなるフリップフロップを含むメ
モリセルを有してなる半導体記憶装置において、ｎウェ
ル１０の側面はｐ型シリコン基板１の主表面から厚さ方
向にわたって設けられた所定の平面形状（正方形）及び
深さを有する第一、第二の４１９・−１，１９−２及び
各溝１９−１．１９−２より深くにまで設けられている
絶縁膜９からなる絶縁性の壁に囲まれてお９、第一。
第二のＭ工Ｓトランジスタはそれぞれ第１．第２の＠１
９−１．１９−２の内壁上にそれぞれ設けられている第
一、第二のゲート絶縁Ｈ２ｏ、２１、第一、第二のゲー
ト絶縁膜２０．２１のｎウェル１０側の部分上にそれぞ
れ設けられている第一。
第二のゲート電極２，３及び第一、第二の溝１９−１，
１９−２の各底面のうち絶線性の壁で仕切られたれウェ
ル１０側にそれぞれ設けられたｎ＋型トドレイン領域４
７ａ４７ｔｌ有し、第三、第四のＭＩＳトランジスタは
第一、第二ゲート絶縁膜２０，２１、単一、第二のゲー
ト絶縁膜２０゜２１のｎウェル１０と対向している側の
部分上にそれぞれ設けられている第一、第二のゲート電
極２．３及び第一、第二の溝１９−１．１９−２の各底
面のうち絶縁性の壁で仕切られたｎウェル１０の外側に
それぞれ設けられたｐ＋＋ドレイン領域５２ａ、５２ｂ
を有し、第一、第二の溝１９−１゜１９−２内において
それぞれｎ÷型トドレイン領域４７ａｐ十型ドレイン領
域５２ａ、４７ｂと５２ｂを接続すると共に、交差接続
をなす第一。
第二の配線導体４．５とを有しているものである。
第２図（ａ）〜（ロ）は本発明＋善件記・溝ｇ置檜誉〆
の製造方法の一実施例を説明するだめの工程順に配置し
た半導体チップの断面図である。
まず第２図（ａ）に示すように、ｐ型シリコン（単結晶
）基板３１上に熱酸化法によシ二酸化ケイ素膜３２を形
成し、次に溝形成領域以外をホトレジスト膜３３で被覆
する。
次に第２図（ｂ）に示すように、ホトレジスト膜３３を
マスクとして反応性イオンエツチング（几ＩＥ）技術を
用いて二酸化ケイ素膜３２およびｐ型シリコン基板３１
をエツチング除去して溝Ａ（６３）を形成し、次にＣＶ
Ｄ法によシ厚さ１〜２／ＪＦｌ’ｌ　の二酸化ケイ素膜
３４を全面に堆積する。
次に第２図（Ｃ）に示すように、几ＩＥ技術を用いて二
酸化ケイ素膜３４をエツチングして溝Ａ側壁にのみ二酸
化ケイ素膜３４′を残した後、選択エピタキシャル成長
技術によシ溝底面に蕗出したｐ型シリコン基板表面にの
みｐ型の単結晶シリコン層（エピタキシャル層）３５を
成長させて溝を埋め、さらに熱酸化法によシエビタキシ
ャル層３５表面を二酸化ケイ素膜３６で被覆する。
次に第２図（ｄ）に示すように、エピタキシャル層３５
以外の領域をホトレジスト膜３７で破い、次にイオン注
入法によｐｎ型不純物勿ホトレジスト膜３７をマスクに
してエピタキシャル層３５表を除去し、次に高温熱処理
金貸なってｎ型不純物をエピタキシャル層３５内に押し
込んでｎウェル３９ｆｔ形成した後、二酸化ケイ素膜３
４′およびその周辺以外の表面をホトレジスト膜４０で
憶い、しかる後几ＩＥ技術を用いて二酸化ケイ素膜３２
゜３６およびｐ型シリコン基板３１、エピタキシャル層
３５をエツチングして溝Ｂ〜Ｅをロウエル３９よりも浅
く形成する。
次に第２図（ｆ）に示すように、ホトレジスト膜４０を
除去した後熱酸化法によシ前述の溝Ｂ−Ｅの内壁に薄い
二酸化ケイ素膜４５を形成し、さらにｎウェル３９の一
部、溝り、Ｅの表面をホトレジスト膜４６で被い、次に
ホトレジスト膜４６をマスクにイオン注入法によりシリ
コン基板表面、溝Ｂ、Ｃの底部及びｎウェル３９の一部
に各々ｎ型不純物を打ち込み、ｎ　拡散層４７，４８．
４９を形成する。
次に第２図（ｇ）に示すように、ホトレジスト膜４６ｔ
−除去した後、ｐ型シリコン基板３１表面。
溝Ｂ、Ｃ表面およびロ　拡散層４９表面をホトレジスト
膜５０で被い、次にイオン注入法によりｎウェル３９光
面、溝Ｂ、Ｃ底部に各々ｐ型不純物を打ち込みｐ＋拡散
層５１．ｓ２を形成する。
次に第２図（ｈ）に示すように、ホトレジスト膜５０を
除去した後、ホトレジスト膜５３を全面に塗布した後、
シリカフィルムのような絶縁性塗布膜５４を全面に塗布
し、次に第２．第３．第５゜第６の溝Ｂ　−Ｅ　９Ｕ域
上を除いてホトレジスト膜５５を塗布する。
次に菓２図（ｉ）に示すように、ホトレジスト膜５５を
マスクに几ＩＥ技術を用いて絶縁性塗布膜５４全エツチ
ングし、次にホトレジスト膜５５を除去し絶縁性塗布膜
をマスクにＨＩＥ技術を用いてホトレジスト膜５３を二
酸化ケイ］Ｍ３４’の表面までエツチングし、しかる後
二酸化ケイ素膜３４′をホトレジスト膜５３をマスクに
ＨＩＥ技術を用いてｌ’＃Ｂ〜Ｅの底部までエツチング
する。次にホトレジスト膜５３を除去すると、第一の鴬
１９−１、第二の溝１９−２が形成される。
次に第２図（ｊ）に示すように、ＣＶＤ法により低抵抗
多結晶シリコン層５６および高抵抗多結晶シリコン層５
７を順次全面に堆積し、その後ホトレジストを全面に塗
布し、さらにＲ，ＩＥ技術を用いてホトレジストをエツ
チングして第一、第二の溝を埋めるホトレジスト膜５８
を残し、しかる後ホトレジスト膜５８をマスクにイオン
注入法により高抵抗多結晶シリコン１ｃ１５７の表面上
にのみ高濃度ｎ型不純物を打ち込む。
次に第２図（ｋ）に示すように、ホトレジスト膜５８を
除去し、次に熱酸化法により高抵抗多結晶シリコン層５
７の表面に二酸化ケイ素膜５９を形成し、その後几ＩＥ
技術を用いて第一、第二の溝の底部に形成されている二
酸化クイ素膜５９のみ全エツチングし、しかる後多結晶
シリコン層５７′の表面に残された二酸化ケイ素膜５９
をマスクとし溝の底部に形成されている多結晶シリコン
を几ＩＥ技術を用いてエツチング除去し、さらにゲート
１を極となる多結晶シリコンをパターニングするためそ
のエツチングマスクとなるホトレジスト膜６０を形成す
る。この工程において熱ば化法により多結晶シリコンの
表面に形成される二酸化ケイ素膜５９の膜厚は、ｎ型不
純物金打ち込んだ表面の方が溝の底部に比べて厚く形成
される。このため、溝の底部に形成されている二ば化ケ
イ系膜５９のみ１ＲＩＥ技術を用いて容易にエツチング
除去できる。
次に第２図（１）に示すように、ホトレジスト膜６０を
マスクとしてＲＩＥ技術を用いて二酸化ケイ素膜５９お
よび多結晶シリコン５６．５７を順次エツチング除去し
、次にホトレジスト膜６０を除去してから熱酸化法によ
り多結晶シリコン層５７′の表面を再度二酸化ケイ素族
５９′で被い、その後几ＩＥ技術を用いて溝の底部に形
成されている二酸化ケイ紫膜のみ全エツチング除去し、
しかる後高１虞金属層６１（例えはモリブデン、タング
ステン等）′ｆ：ｃＶＤ法等によシ全面に成長させ、さ
らに昼融点金楓虐をパターニングするためエツチングマ
スクとなるホトレジスト膜６２を形成する。
なお高融点金椙層６１會成長する際図には示していない
がゲート電極となる多結晶シリコン２７上の二酸化ケイ
素膜５９′の一部をあらかじめ除去しておいて高ｔｍ点
金属層６１と多結晶シリコンＷＩ５７’とを平面上で接
続させる。その接続形状は第１図（ａ）に示す通りであ
る。
次に第２図（ｍ）に示すように、ホトレジストｊ罠６２
をマスクとしてＲＩＥ技術を用いて高融点金ＪＰＪ４層
６１（ｆ−選択的にエツチングして第一、第二の配線導
体４，５を形成する。
次に第２図（ｎ）に示すように、ＣＶＤ法によシ二ば化
ケイ素からなる絶縁＃１５を成長させ、次にｐ＋拡散鳩
５１２よびｎ＋拡散層４９上の二酸化ケイ素膜１５，３
６を順次除去してコンタクト孔を形成し、その後アルミ
ニウム等の配線金属（省源刷１４）を形成し、しかる後
再度ＣＶＤ法によシニ絃化ケイ素からなる絶縁膜１６を
成長させ、さらにｎ＋拡敢層４７上の二酸化ケイ累嗅１
６．１５．３２をノ唄次除去してコンタクト孔を形成し
てからアルミニウム等の配Ｉ−金属（接地線１３）全形
成する。
以上の説明から明らかなように、本発明酵輸型手辱イ本
２己・處疾匠の一実施例によると、対向する一対の溝の
内壁にＣＭＯｎ各々形成しかつシリコン基板中に設けた
幅の狭い二酸化ケイ累嗅（絶縁性の壁）により深いウェ
ル領域を分離しているため、Ｓ）ＬＡＭセルのフリップ
フロップ部ＦＡしく倣細化できる。さらにｎチャネル、
ｐチャネルＭＯＳトランジスタの両チャネル長は蒋の深
さによシ決まる。このため倣細な０ＭＯ８においても十
分な首の深さを確保することによシ、シコートチャネル
効釆の心配がなくばらつきの小さいトランジスタ特性を
もったフリップフロップが容易に形成できるという利点
がある。
又、本発明＠’＋４（／Ｔ−記・處侵置、嘗芽の製造方
法の一実施例によシ、前述の利点をもつＳＲＡＭ金谷易
に容易できるわけである。
〔発明の効果〕
以上説明したように本−■導体ｔｕｎｖＬ置−〆は半導
体基板の主面から内部方向にジ；（られた癌の相対する
側壁部をチャネルとするＭＩＳトランジスタのドレイン
領域を前述の溝底部に設けることにより、半導体基板表
面の面積占有率が小さく高集積化全実現できる効果があ
る。
又、本発明半導体番乙・連装置≠ｉ裾の製造方法は超集
積化に適した構成金容易に得ることができる効果がある
。
【図面の簡単な説明】
第１図（ａ）ｉｄ本発明半導イ本北・）Ａ茨直帯←路の
一実施例の主要部を示す半導体チップの平面図、第１図
（ｂ）は第１図（ａ）のＢ　−Ｂ’＋ｉ断面図、第１図
（りは第１図（ａ）のＡ　−Ａ’綾断面図、第２図（ａ
）〜（ｒＤは本発明そ４俸す巳連牧１譬−−の製造方法
の一実施例を説明するための工６１１１ｍに配置した半
導体チップの断面図、第３図はＳ　Ｒ，ＡＭメモリセル
の回路図、第４図、第５図はそれぞれ尖１．第２の従来
例の主要部を示す半導体チップの断面図である。 １．３１・・・・・・ｐ型シリコン基板、２・・・・・
・第一のゲート電極、３・・・・・・第二のゲートを極
、４・・・・・・第一の配線導体、５・・・・・・第二
の配−導体、６・・・・・・ワード線、７，８・・・・
・・ノース領域、９，９′・・・・・・絶縁膜、１０・
・・・・・ｎウェル、１１，１２・・・・・・ビット線
、１３・・・・・接地線、１４・・・・・・電源線、１
５．１６゜１７・・・・・・絶縁膜、１８・・・・・・
フィールド絶縁膜、１９−１・・・・・・第一の溝、１
９−２・・・・・・第二の溝、２０・・・・・・第１の
ゲ→止絶縁膜、２１・・・・・・第２のゲ１．１ 一ト絶縁膜、３２・・・・・・二α化ケイ素膜、３３・
・・・・・ホトレジスト膜、３４．３４’・・・・・・
二ば化ケイ素膜、３５・・・・・・エピタキシャル層、
３６・・・・・・二酸化ケイ素膜、３７・・・・・・ホ
トレジスト膜、３８・・・・・・ｎ　拡散層、３９・・
・・・・ｎウェル、４０・・・・・・ホトレジスト膜、
４１・・・・・・＃ｌＢ、４２・・・・・・再Ｃ１４３
・・・・・・溝Ｄ１４４・・・・・・溝Ｅ、４５・・・
・・・二酸化ケイ素膜、４６・・・・・・ホトレジスト
膜、４７・・・・・・ｎ　拡散＃４７ａ。 ４７ｂ・・・・・・ｎ　型トレイン領域、４８．４９・
・・・・・ｎ＋拡散層、５０・・・・・・ホトレジス）
［、！５ｉ、　５２ｐ＋拡散層、５２ａ＃　　５２ｂ・
・・・・・ｐ＋型ドレイン佃域、５３・・・・・・ホト
レジスト膜、５４・・・・・・絶縁性塗布膜、５５・・
・・・・ホトレジスト膜、５６・・・・・・低抵抗多結
晶シリコン層、５７・・・・・・高抵抗多結晶シリコン
層、５７’・・・・・・多結晶シリコン層、５８・・・
・・・ホトレジスト膜、５９．５９’・・・・・・二酸
化ケイ素膜、６０・・・・・・ホトレジスト族、６１・
・・・・・高融点金属層、６２・・・・・・ホトレジス
トｌ！、６３・・・・・・冑Ａ０第２図 石２図 ８ｚ区 斃３図

Claims (2)

    【特許請求の範囲】
  1. （１）第一導電型半導体基板の主表面に形成されたフィ
    ールド絶縁膜で区画された素子形成領域に選択的に形成
    された第二導電型ウェルに設けられた第一導電型の第一
    、第二のＭＩＳトランジスタ及び前記素子形成領域の前
    記第二導電型ウェル以外の部分に設けられた第二導電型
    の第三、第四のＭＩＳトランジスタを有し、前記第一、
    第三のＭＩＳトランジスタからなる第一の相補型ＭＩＳ
    インバータと前記第二、第四のＭＩＳトランジスタから
    なる第二の相補型ＭＩＳインバータのそれぞれの入力端
    と出力端を相互に交差接続してなるフリップフロップを
    含むメモリセルを有してなる半導体記憶装置において、
    前記第二導電型ウェルの側面は前記第一導電型半導体基
    板の主表面から厚さ方向にわたって設けられた所定の平
    面形状及び深さを有する第一、第二の溝及び前記各溝よ
    り深くにまで設けられている絶縁性の壁に囲まれており
    、前記第一、第二のＭＩＳトランジスタは、それぞれ前
    記第一、第二の溝の内壁上にそれぞれ設けられている第
    一、第二のゲート絶縁膜、前記第一、第二のゲート絶縁
    膜の前記第二導電型ウェル側の部分上にそれぞれ設けら
    れている第一、第二のゲート電極及び前記第一、第二の
    溝の各底面のうち前記絶縁性の壁で仕切られた前記第二
    導電型ウェル側にそれぞれ設けられた第一導電型ドレイ
    ン領域を有し、前記第三、第四のＭＩＳトランジスタは
    前記第一、第二のゲート絶縁膜、前記第一、第二のゲー
    ト絶縁膜の前記第二導電型ウェルと対向している側の部
    分上にそれぞれ設けられている第一、第二のゲート電極
    及び前記第一、第二の溝の各底面のうち前記絶縁性の壁
    で仕切られた前記第二導電型ウェルの外側にそれぞれ設
    けられた第二導電型ドレイン領域を有し、前記第一、第
    二の溝内においてそれぞれ前記第一、第二導電型ドレイ
    ン領域を接続すると共に、前記交差接続をなす第一、第
    二の配線導体とを有していることを特徴とする半導体記
    憶装置。
  2. （２）第一導電型半導体基板の主表面に溝Ａを設け、前
    記溝Ａの側壁を絶縁膜で被ったのち第一導電型半導体層
    で埋める工程と、前記第一導電型半導体層中に前記絶縁
    膜よりも浅くなるように第一の第二導電型不純物層を形
    成する工程と、前記絶縁膜および前記第一の第二導電型
    不純物層よりも浅くかつ前記絶縁膜をはさむように前記
    第一導電型半導体基板および前記第一導電型半導体層上
    に各々溝Ｂ、Ｃ、Ｄ、Ｅを各々形成する工程と、前記第
    一導電型半導体基板の表面および前記溝Ｂ、Ｃの底部に
    各々第二、第三の第二導電型不純物層を形成する工程と
    、前記第一の第二導電型不純物層の表面および前記溝Ｄ
    、Ｅの底部に各々第一、第二の第一導電型不純物層を形
    成する工程と、前記溝Ｂ、Ｄ、Ｅ、Ｃに接している前記
    絶縁膜を前記溝Ｂ、Ｄ、Ｅ、Ｃの深さまでエッチングし
    溝Ｂ、Ｄを含んだ第一の溝および溝Ｃ、Ｅを含んだ第二
    の溝を各々形成する工程と、前記第一、第二の溝側壁に
    それぞれ第一、第二のゲート絶縁膜および第一、第二の
    ゲート電極を形成する工程と、前記第一、第二のゲート
    電極表面を絶縁物質で被う工程と、前記溝Ｂ、Ｄの底部
    を通して前記第一の第一導電型不純物層、第二の第二導
    電型不純物層と接続しかつ前記第一の溝を埋めさらに前
    記第二の溝側壁に形成された第二のゲート電極と接続し
    た第一のドレイン配線導体を形成する工程と、前記溝Ｅ
    、Ｃの底部を通して第二の第一導電型不純物層、第三の
    第二導電型不純物層と接続しかつ前記第二の溝を埋めさ
    らに前記第一の溝側壁に形成された第一のゲート電極と
    接続した第二のドレイン配線導体を形成する工程とを有
    することを特徴とする半導体記憶装置の製造方法。
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