JPH0586072B2 - - Google Patents
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- JPH0586072B2 JPH0586072B2 JP62195438A JP19543887A JPH0586072B2 JP H0586072 B2 JPH0586072 B2 JP H0586072B2 JP 62195438 A JP62195438 A JP 62195438A JP 19543887 A JP19543887 A JP 19543887A JP H0586072 B2 JPH0586072 B2 JP H0586072B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、トレンチ側壁で輪郭付けられたブリ
ツジ状接点を有するトレンチ内記憶キヤパシタを
共用する１デバイス型メモリ・セルの製造方法に
関する。
ツジ状接点を有するトレンチ内記憶キヤパシタを
共用する１デバイス型メモリ・セルの製造方法に
関する。
Ｂ １ 先行技術
記憶キヤパシタとこのキヤパシタの充電／放電
を制御する１個のトランジスタからなる、ダイナ
ミツク・ランダム・アクセス・メモリ「ワン・デ
バイス」セルは、米国特許第3387286号で始めて
開示された。それ以降、一群の関連する設計が記
憶技術で多数出現した。一般にこれらの設計は、
コンデンサの記憶容量の増加、または各メモリ・
セルが占めるチツプ面積の減少を目的とするもの
であつた。
を制御する１個のトランジスタからなる、ダイナ
ミツク・ランダム・アクセス・メモリ「ワン・デ
バイス」セルは、米国特許第3387286号で始めて
開示された。それ以降、一群の関連する設計が記
憶技術で多数出現した。一般にこれらの設計は、
コンデンサの記憶容量の増加、または各メモリ・
セルが占めるチツプ面積の減少を目的とするもの
であつた。
当技術における傾向が組み合わさつて、いわゆ
る「トレンチ記憶セル」が開発された。シリコン
基板中にトレンチ（溝）が画定され、それがポリ
シリコンなどの導電性材料で充填される。チツプ
表面積を占めずに、コンデンサ電極の寸法が増加
したので、より小さな面積により多量の電荷が貯
蔵できる。この一般的着想の初期の開示のうちに
は、IBMテクニカル・デイスクロージヤ・ブル
テン、Vo1.17、No.9、1975年２月、2579−2580
ページに所載の「単一FETメモリ・セル用キヤ
パシタ（capacitor for single FET Memory
Cell）」と題するクラーク（clarke）等の論文
（第２図で、記憶キヤパシタンスを高めるため、
絶縁グループ内にポリシリコンが形成されてい
る）、およびIBMテクニカル・デイスクロージ
ヤ・ブルテン、Vo1.19、No.2、1976年７月、506
ページに所載の「高キヤパシタンス・ワン・デバ
イス・セル（High−Capacitance One−Device
Cell）」と題するドカテイ（Dockerty）の論文
（第３図で、記憶キヤパシタンスを高めるため、
5μmのトレンチが「多孔性シリコン」で充填され
ている）がある。
る「トレンチ記憶セル」が開発された。シリコン
基板中にトレンチ（溝）が画定され、それがポリ
シリコンなどの導電性材料で充填される。チツプ
表面積を占めずに、コンデンサ電極の寸法が増加
したので、より小さな面積により多量の電荷が貯
蔵できる。この一般的着想の初期の開示のうちに
は、IBMテクニカル・デイスクロージヤ・ブル
テン、Vo1.17、No.9、1975年２月、2579−2580
ページに所載の「単一FETメモリ・セル用キヤ
パシタ（capacitor for single FET Memory
Cell）」と題するクラーク（clarke）等の論文
（第２図で、記憶キヤパシタンスを高めるため、
絶縁グループ内にポリシリコンが形成されてい
る）、およびIBMテクニカル・デイスクロージ
ヤ・ブルテン、Vo1.19、No.2、1976年７月、506
ページに所載の「高キヤパシタンス・ワン・デバ
イス・セル（High−Capacitance One−Device
Cell）」と題するドカテイ（Dockerty）の論文
（第３図で、記憶キヤパシタンスを高めるため、
5μmのトレンチが「多孔性シリコン」で充填され
ている）がある。
当技術の他の教示は、隣接する２個のFETの
間の充填されたトレンチによつて生成されたキヤ
パシタンスを「共有」している。このため、メモ
リ・セル１個当り利用されるチツプ面積がさらに
減つた。上記に引用したクラークの論文を参照さ
れたい。この論文では、Ｖ字溝トレンチの両側が
隣接するメモリ・セル用の記憶キヤパシタとなつ
ている。特開昭61−068647号は、明らかに、トレ
ンチの各側壁に別々の２個のポリシリコン構造が
形成されるようにポリシリコン充填トレンチをエ
ツチングするという、トレンチ・セルを開示して
いる。このポリシリコン構造は、空気で互いに分
離されている。各構造は、隣接するFETに関連
するキヤパシタ用のプレート電極を形成するもの
と思われる。このキヤパシタは、FETにチヤネ
ルを導入したとき、ドレン領域に電荷を供給する
反転領域をもたらすと思われる。「埋没」記憶キ
ヤパシタの教示については、米国特許第4329704
号を参照されたい。
間の充填されたトレンチによつて生成されたキヤ
パシタンスを「共有」している。このため、メモ
リ・セル１個当り利用されるチツプ面積がさらに
減つた。上記に引用したクラークの論文を参照さ
れたい。この論文では、Ｖ字溝トレンチの両側が
隣接するメモリ・セル用の記憶キヤパシタとなつ
ている。特開昭61−068647号は、明らかに、トレ
ンチの各側壁に別々の２個のポリシリコン構造が
形成されるようにポリシリコン充填トレンチをエ
ツチングするという、トレンチ・セルを開示して
いる。このポリシリコン構造は、空気で互いに分
離されている。各構造は、隣接するFETに関連
するキヤパシタ用のプレート電極を形成するもの
と思われる。このキヤパシタは、FETにチヤネ
ルを導入したとき、ドレン領域に電荷を供給する
反転領域をもたらすと思われる。「埋没」記憶キ
ヤパシタの教示については、米国特許第4329704
号を参照されたい。
場合によつては、「トレンチ」の語を使用する
と誤称となることがある。いわゆる「トレンチ」
の大部分は、実際には基板中に設けられた離散形
開口である。たとえば、IEDM技術論文抜粋1984
年版、ペーパー9.4、240−243ページに所載の
「大容量DRAM用分離組合せ垂直キヤパシタ・セ
ル（An Isolation−Merged Vertical Capacitor
Cell for Large Capacity DRAM）」と題するナ
カジマ等の論文を参照されたい。その第２図で
は、離散ポリシリコン層で充填された「トレン
チ」が方形開口として示されている。さらに最
近、細長い開口（すなわち、真の「トレンチ」）
をポリシリコンで充填して、複数個のキヤパシタ
を画定するという、トレンチ・セルが提案され
た。VLSI集積回路シンポジウム、1984年９月、
論文集１−７、16−17ページに所載の「大容量
DRAM用垂直キヤパシタ・セル（Ａ Vertical
Capacitor Cell for Large Capacity DRAM）」
と題するフルヤマ等の論文を参照されたい。この
論文では、細長いトレンチがポリシリコンで充填
されて、一列のメモリ・セルを形成している。隣
接するセルは、二酸化シリコンで充填された直交
するトレンチで分離されている。また、米国特許
第4369564号を参照されたい。この特許では、１
個のＶ字溝を隣接する２個のメモリ・セルが共有
し、溝の中点が、隣接するセル同志を分離するた
めのより厚い酸化物層を備えている。また、米国
特許再発行第32090号を参照されたい。この特許
では、平行なポリシリコン充填トレンチの間に
FETが配置され、各トレンチの片側がそのFET
用の記憶キヤパシタとなり、各トレンチのもう一
方の側がチヤネル・ストツプ領域によつて次の
FETから分離されている。また欧州特許出願第
150597号を参照されたい。この出願では、平行な
トレンチが交互にコンデンサを画定するポリシリ
コン層と絶縁層で充填され、トレンチが１つ置き
に隣接するポリシリコン充填トレンチ同志を分離
するようになつている。
と誤称となることがある。いわゆる「トレンチ」
の大部分は、実際には基板中に設けられた離散形
開口である。たとえば、IEDM技術論文抜粋1984
年版、ペーパー9.4、240−243ページに所載の
「大容量DRAM用分離組合せ垂直キヤパシタ・セ
ル（An Isolation−Merged Vertical Capacitor
Cell for Large Capacity DRAM）」と題するナ
カジマ等の論文を参照されたい。その第２図で
は、離散ポリシリコン層で充填された「トレン
チ」が方形開口として示されている。さらに最
近、細長い開口（すなわち、真の「トレンチ」）
をポリシリコンで充填して、複数個のキヤパシタ
を画定するという、トレンチ・セルが提案され
た。VLSI集積回路シンポジウム、1984年９月、
論文集１−７、16−17ページに所載の「大容量
DRAM用垂直キヤパシタ・セル（Ａ Vertical
Capacitor Cell for Large Capacity DRAM）」
と題するフルヤマ等の論文を参照されたい。この
論文では、細長いトレンチがポリシリコンで充填
されて、一列のメモリ・セルを形成している。隣
接するセルは、二酸化シリコンで充填された直交
するトレンチで分離されている。また、米国特許
第4369564号を参照されたい。この特許では、１
個のＶ字溝を隣接する２個のメモリ・セルが共有
し、溝の中点が、隣接するセル同志を分離するた
めのより厚い酸化物層を備えている。また、米国
特許再発行第32090号を参照されたい。この特許
では、平行なポリシリコン充填トレンチの間に
FETが配置され、各トレンチの片側がそのFET
用の記憶キヤパシタとなり、各トレンチのもう一
方の側がチヤネル・ストツプ領域によつて次の
FETから分離されている。また欧州特許出願第
150597号を参照されたい。この出願では、平行な
トレンチが交互にコンデンサを画定するポリシリ
コン層と絶縁層で充填され、トレンチが１つ置き
に隣接するポリシリコン充填トレンチ同志を分離
するようになつている。
当技術では、いわゆる「側壁構造」という一般
的着想も知られている。米国特許第4256514号に
開示されているように、１つの上側水平表面とい
くつかの垂直表面を有する「ブロツク」または
「マンドレル構造」上に、共形材料膜を被覆する。
この共形膜に方向性エツチングを施して、マンド
レルの水平表面から除去する。残つた共形材料
が、その水平幅がこの材料の元の膜厚の関数とし
て制限される、側壁画定構造を形成する。米国特
許第4322883号では、この一般的着想を用いて、
ポリシリコン側壁画定構造２８を画定し、次にそ
れを酸化して、隣接するバイポーラ接点同志を分
離する側壁３０を形成している。元の側壁の残つ
た部分がその場に残ることがある。
的着想も知られている。米国特許第4256514号に
開示されているように、１つの上側水平表面とい
くつかの垂直表面を有する「ブロツク」または
「マンドレル構造」上に、共形材料膜を被覆する。
この共形膜に方向性エツチングを施して、マンド
レルの水平表面から除去する。残つた共形材料
が、その水平幅がこの材料の元の膜厚の関数とし
て制限される、側壁画定構造を形成する。米国特
許第4322883号では、この一般的着想を用いて、
ポリシリコン側壁画定構造２８を画定し、次にそ
れを酸化して、隣接するバイポーラ接点同志を分
離する側壁３０を形成している。元の側壁の残つ
た部分がその場に残ることがある。
（これは、デバイスの動作にとつて重要ではな
い。）また、米国特許第4378127号を参照された
い。この特許では、N+シリコン領域１８内に側
壁領域２６を画定して、上側に重なるN+層３０
から分離し、続いてそれをエツチングしてゲート
電極を画定している。また、米国特許第4419809
号を参照されたい。この特許では、導電性側壁構
造２６がFETのゲート電極を形成している。ラ
イズマンの特許の第１１図では、半陥没酸化領域
Ｒの上に、側壁構造を画定するのに使われるマン
ドレル構造が形成され、その結果、ゲート電極が
領域１２の各側から隔置されることに留意された
い。最後に、上記の審査中の米国特許出願番号
885618号では、部分充填トレンチ内に側壁構造が
形成されて、トレンチの各側の下側部分によつて
画定される記憶コンデンサと関連するFETのゲ
ート電極を画定していることに留意されたい。
い。）また、米国特許第4378127号を参照された
い。この特許では、N+シリコン領域１８内に側
壁領域２６を画定して、上側に重なるN+層３０
から分離し、続いてそれをエツチングしてゲート
電極を画定している。また、米国特許第4419809
号を参照されたい。この特許では、導電性側壁構
造２６がFETのゲート電極を形成している。ラ
イズマンの特許の第１１図では、半陥没酸化領域
Ｒの上に、側壁構造を画定するのに使われるマン
ドレル構造が形成され、その結果、ゲート電極が
領域１２の各側から隔置されることに留意された
い。最後に、上記の審査中の米国特許出願番号
885618号では、部分充填トレンチ内に側壁構造が
形成されて、トレンチの各側の下側部分によつて
画定される記憶コンデンサと関連するFETのゲ
ート電極を画定していることに留意されたい。
これまで、本発明者は、トレンチ内にコーテイ
ングされた導電性材料が基板の表面の上方に延び
てマンドレ構造を画定し、その側壁構造を利用し
て完全充填トレンチの各側でブリツジ接点とゲー
ト電極を効果的に画定することに関する既知の教
示を知らない。
ングされた導電性材料が基板の表面の上方に延び
てマンドレ構造を画定し、その側壁構造を利用し
て完全充填トレンチの各側でブリツジ接点とゲー
ト電極を効果的に画定することに関する既知の教
示を知らない。
Ｂ ２ 関連する出願
1984年６月29日付けで出願されたルー（Lu）
等の「CMOS中にMOSトレンチ・キヤパシタを
備えた、ダイナミツクRAMセル（Dynamic
RAM Cell with MOS Trench Capacitor in
CMOS）」と題する米国特許出願番号626512号
は、ポリシリコン充填トレンチがエピタキシヤル
領域上に形成されたウエル領域を貫通して下側の
基板中に延びているという、トレンチ・セルに関
する。
等の「CMOS中にMOSトレンチ・キヤパシタを
備えた、ダイナミツクRAMセル（Dynamic
RAM Cell with MOS Trench Capacitor in
CMOS）」と題する米国特許出願番号626512号
は、ポリシリコン充填トレンチがエピタキシヤル
領域上に形成されたウエル領域を貫通して下側の
基板中に延びているという、トレンチ・セルに関
する。
1986年５月２日付けで出願されたフイツツジエ
ラルド（Fitzgerald）等の「高密度垂直構造メモ
リ（High Density Vertically Structured
Memory）」と題する米国特許出願番号858787号
は、共用トレンチ・キヤパシタを組み込んだダイ
ナミツク・メモリ・セルに関する。
ラルド（Fitzgerald）等の「高密度垂直構造メモ
リ（High Density Vertically Structured
Memory）」と題する米国特許出願番号858787号
は、共用トレンチ・キヤパシタを組み込んだダイ
ナミツク・メモリ・セルに関する。
1985年10月31日付けで出願された本発明者の
「高密度メモリ（High Density Memory）」と題
する米国特許出願番号793401号は、多結晶シリコ
ン（ポリシリコン）キヤパシタ電極がトレンチの
底部に配置され、トランスファ・ゲート式電界効
果トランジスタ（FET）のゲート電極がトレン
チの側壁に配置されて、拡散キヤパシタ電極と、
隣接するトレンチによつて画定されるシリコンの
部分上に形成された拡散ビツト線との間で、垂直
チヤネル領域を画定するという、DRAMトレン
チ・セルに関する。
「高密度メモリ（High Density Memory）」と題
する米国特許出願番号793401号は、多結晶シリコ
ン（ポリシリコン）キヤパシタ電極がトレンチの
底部に配置され、トランスファ・ゲート式電界効
果トランジスタ（FET）のゲート電極がトレン
チの側壁に配置されて、拡散キヤパシタ電極と、
隣接するトレンチによつて画定されるシリコンの
部分上に形成された拡散ビツト線との間で、垂直
チヤネル領域を画定するという、DRAMトレン
チ・セルに関する。
1986年７月15日付けで出願されたガーナシユ
（Garnache）等の「２個の正方形メモリ・セル
（Two Square Memory Cells）」と題する米国
特許出願番号885618号は、トレンチの底面部分が
ポリシリコンで充填されて、トレンチの両側に
別々の記憶キヤパシタを画定し、トレンチの上側
部分はゲート電極を有して、その結果トレンチ側
壁に沿つて導電性チヤネルが形成されるという、
DRAMトレンチ・セルに関する。
（Garnache）等の「２個の正方形メモリ・セル
（Two Square Memory Cells）」と題する米国
特許出願番号885618号は、トレンチの底面部分が
ポリシリコンで充填されて、トレンチの両側に
別々の記憶キヤパシタを画定し、トレンチの上側
部分はゲート電極を有して、その結果トレンチ側
壁に沿つて導電性チヤネルが形成されるという、
DRAMトレンチ・セルに関する。
Ｃ 発明が解決しようとする問題点
したがつて、本発明の１つの目的は、高密度ダ
イナミツク・アクセス・メモリ・セルを作成する
ことにある。
イナミツク・アクセス・メモリ・セルを作成する
ことにある。
本発明の第２の目的は、高キヤパシタンス・ト
レンチ記憶キヤパシタを備えた、高密度ダイナミ
ツク・ランダム・アクセス・メモリ・セルを作成
することにある。
レンチ記憶キヤパシタを備えた、高密度ダイナミ
ツク・ランダム・アクセス・メモリ・セルを作成
することにある。
本発明の第３の目的は、充填トレンチを関連す
るFETデバイスに接続する効率のよい手段を有
する、トレンチ記憶キヤパシタを作成することに
ある。
るFETデバイスに接続する効率のよい手段を有
する、トレンチ記憶キヤパシタを作成することに
ある。
Ｄ 問題点を解決するための手段
本発明の上記およびその他の目的は、半導体表面
に設けたトレンチの内壁に沿つて誘電体層および
基板表面より上方に突出した不純物ドープの第１
ポリシリコン層を積層してトレンチ内に記憶キヤ
パシタを形成し、該第１ポリシリコン層の上記突
出部分の外側周面上に、FETデバイスのソース
予定領域に相互接続するための側壁画定された第
２ポリシリコン層のブリツジ接点を形成し、加熱
雰囲気の下で、上記不純物を第１ポリシリコン層
からブリツジ接点へ拡散させると共にブリツジ接
点を通してその下面のソース予定領域に拡散させ
て自己整合のソース拡散領域を形成すると云う、
新規なメモリ・セルの製造方法により達成され
る。
に設けたトレンチの内壁に沿つて誘電体層および
基板表面より上方に突出した不純物ドープの第１
ポリシリコン層を積層してトレンチ内に記憶キヤ
パシタを形成し、該第１ポリシリコン層の上記突
出部分の外側周面上に、FETデバイスのソース
予定領域に相互接続するための側壁画定された第
２ポリシリコン層のブリツジ接点を形成し、加熱
雰囲気の下で、上記不純物を第１ポリシリコン層
からブリツジ接点へ拡散させると共にブリツジ接
点を通してその下面のソース予定領域に拡散させ
て自己整合のソース拡散領域を形成すると云う、
新規なメモリ・セルの製造方法により達成され
る。
本発明による自己整合型のブリツジ接点を有す
る共用トレンチ記憶キヤパシタを組み込んだ１デ
バイス型メモリ・セルの製造方法は： 半導体基体表面に穿設したトレンチを少なくと
も誘電体層及び不純物ドープの第１ポリシリコン
層で充填してトレンチ内に記憶キヤパシタを形成
し；該トレンチの両側に沿つて複数個の電界効果
型トランジスタのドレイン及びソース領域を配列
し；上記第１ポリシリコン層とドレイン又はソー
ス領域とを第２ポリシリコン層でブリツジ状に相
互接続して１デバイス型メモリ・セルを製造する
方法であつて； 第１ポリシリコン層をトレンチから半導体基体
表面上に突出させてその上面及び外側周面が露出
するように形成し、 上記第１ポリシリコン上面を覆つて絶縁層を設
け、その際、絶縁層の両側端が上記第１ポリシリ
コン外側周面より横方向に張出するように形成
し、 半導体基体表面全体に亘つて第２ポリシリコン
層を付着し、 異方性エツチング雰囲気の下で上記第２ポリシ
リコン層を略々垂直に方向エツチングすることに
より、第２ポリシリコン層のうち、上記第１ポリ
シリコン外側周面に付着した垂直部分及び上記絶
縁層の張出部分に整合してマスクされた水平部分
を残存させてブリツジ接点を形成し、 半導体基体を適切な加熱雰囲気に曝すことによ
り、上記第１ポリシリコン層にドープされた不純
物を第２ポリシリコン層の上記垂直部分内へ拡散
させると共に該拡散不純物の少なくとも一部が上
記水平部分を通つてその下面に位置した半導体表
面領域に拡散して自己整合型のドレイン又はソー
ス拡散領域を形成する事を特徴とする。
る共用トレンチ記憶キヤパシタを組み込んだ１デ
バイス型メモリ・セルの製造方法は： 半導体基体表面に穿設したトレンチを少なくと
も誘電体層及び不純物ドープの第１ポリシリコン
層で充填してトレンチ内に記憶キヤパシタを形成
し；該トレンチの両側に沿つて複数個の電界効果
型トランジスタのドレイン及びソース領域を配列
し；上記第１ポリシリコン層とドレイン又はソー
ス領域とを第２ポリシリコン層でブリツジ状に相
互接続して１デバイス型メモリ・セルを製造する
方法であつて； 第１ポリシリコン層をトレンチから半導体基体
表面上に突出させてその上面及び外側周面が露出
するように形成し、 上記第１ポリシリコン上面を覆つて絶縁層を設
け、その際、絶縁層の両側端が上記第１ポリシリ
コン外側周面より横方向に張出するように形成
し、 半導体基体表面全体に亘つて第２ポリシリコン
層を付着し、 異方性エツチング雰囲気の下で上記第２ポリシ
リコン層を略々垂直に方向エツチングすることに
より、第２ポリシリコン層のうち、上記第１ポリ
シリコン外側周面に付着した垂直部分及び上記絶
縁層の張出部分に整合してマスクされた水平部分
を残存させてブリツジ接点を形成し、 半導体基体を適切な加熱雰囲気に曝すことによ
り、上記第１ポリシリコン層にドープされた不純
物を第２ポリシリコン層の上記垂直部分内へ拡散
させると共に該拡散不純物の少なくとも一部が上
記水平部分を通つてその下面に位置した半導体表
面領域に拡散して自己整合型のドレイン又はソー
ス拡散領域を形成する事を特徴とする。
本発明によれば、共用トレンチ記憶キヤパシタ
の１つの電極を構成する第１ポリシリコン層が半
導体基体表面から上方に突出し、この突出部の外
側壁周面に自己整合すると共に突出部の上面上の
絶縁層の張出部分に自己整合しているポリシリコ
ン材料のブリツジ接点が容易に形成され、且つ、
不純物を第１ポリシリコン層からブリツジ接点へ
拡散させると同時にブリツジ接点を介してソース
又はドレイン拡散領域を形成するので、自己整合
型のブリツジ接点及びソース又はドレイン拡散領
域が容易に形成され、高密度のセルが製造でき
る。
の１つの電極を構成する第１ポリシリコン層が半
導体基体表面から上方に突出し、この突出部の外
側壁周面に自己整合すると共に突出部の上面上の
絶縁層の張出部分に自己整合しているポリシリコ
ン材料のブリツジ接点が容易に形成され、且つ、
不純物を第１ポリシリコン層からブリツジ接点へ
拡散させると同時にブリツジ接点を介してソース
又はドレイン拡散領域を形成するので、自己整合
型のブリツジ接点及びソース又はドレイン拡散領
域が容易に形成され、高密度のセルが製造でき
る。
Ｅ 実施例
第１図および第２図を参照しながら、本発明の
ランダム・アクセス・メモリ・セルの構造につい
てこれから説明する。このセルは、CMOS加工
技術に基づいている。セルはウエハ１００上に形
成される。ウエハ１００は３つの構成要素をも
つ。第１の構成要素はP+型の＜100＞配向単結晶
シリコン基板１０である。単結晶基板１０は、ホ
ウ素ドーパント濃度が大体１０19イオン／cm3前後
である。単結晶基板１０の上にP-型エピタキシ
ヤル層１２がある。エピタキシヤル層１２は、ホ
ウ素ドーパント濃度が大体１０15イオン／cm3前後
である。エピタキシヤル層１２のメモリ・セルを
形成すべき部分にN+型ウエル領域１４が形成さ
れる。N+型領域１４は、砒素ドーパント濃度が
大体１０17イオン／cm3前後である。
ランダム・アクセス・メモリ・セルの構造につい
てこれから説明する。このセルは、CMOS加工
技術に基づいている。セルはウエハ１００上に形
成される。ウエハ１００は３つの構成要素をも
つ。第１の構成要素はP+型の＜100＞配向単結晶
シリコン基板１０である。単結晶基板１０は、ホ
ウ素ドーパント濃度が大体１０19イオン／cm3前後
である。単結晶基板１０の上にP-型エピタキシ
ヤル層１２がある。エピタキシヤル層１２は、ホ
ウ素ドーパント濃度が大体１０15イオン／cm3前後
である。エピタキシヤル層１２のメモリ・セルを
形成すべき部分にN+型ウエル領域１４が形成さ
れる。N+型領域１４は、砒素ドーパント濃度が
大体１０17イオン／cm3前後である。
トレンチ２０が、N+型ウエル１４とエピタキ
シヤル層１２を貫通して単結晶基板１０まで延び
ている。第１図に示すように、トレンチ２０は細
長い（すなわち、ウエハ１００の表面に沿つて走
つている）。こうした一連のトレンチが平行して
形成される。トレンチ２０は２層のドープされた
ポリシリコン層で充填される。第１のポリシリコ
ン層２２は、トレンチの側壁に沿つて形成され
る。第２のポリシリコン層２４はトレンチを充填
する。ポリシリコン層２２，２４は両方共トレン
チ２０からウエハ１００の表面より上のある点ま
で延びていることに留意されたい。この「過剰充
填」構造を形成するための加工方法については下
記で説明する。また、トレンチの側壁に沿つて２
層の誘電体層が配置されている。第１の誘電体層
２６は、第１のポリシリコン層２２を基板１００
から絶縁する。第２の誘電体層２６Ａは、第２の
ポリシリコン層２４を第１のポリシリコン層２２
から絶縁する。トレンチ充填物２４の上面の上方
に酸化シリコン層２８が形成される。酸化シリコ
ン領域２８は、トレンチ充填物の各側を越えて延
びる横部分２８Ａをもつことに留意されたい。
シヤル層１２を貫通して単結晶基板１０まで延び
ている。第１図に示すように、トレンチ２０は細
長い（すなわち、ウエハ１００の表面に沿つて走
つている）。こうした一連のトレンチが平行して
形成される。トレンチ２０は２層のドープされた
ポリシリコン層で充填される。第１のポリシリコ
ン層２２は、トレンチの側壁に沿つて形成され
る。第２のポリシリコン層２４はトレンチを充填
する。ポリシリコン層２２，２４は両方共トレン
チ２０からウエハ１００の表面より上のある点ま
で延びていることに留意されたい。この「過剰充
填」構造を形成するための加工方法については下
記で説明する。また、トレンチの側壁に沿つて２
層の誘電体層が配置されている。第１の誘電体層
２６は、第１のポリシリコン層２２を基板１００
から絶縁する。第２の誘電体層２６Ａは、第２の
ポリシリコン層２４を第１のポリシリコン層２２
から絶縁する。トレンチ充填物２４の上面の上方
に酸化シリコン層２８が形成される。酸化シリコ
ン領域２８は、トレンチ充填物の各側を越えて延
びる横部分２８Ａをもつことに留意されたい。
トレンチ２０の両側に電界効果トランジスタ
（FET）が形成される。各FETは、ウエハ１００
からゲート絶縁体３４Ａで絶縁された、側壁で画
定されたゲート電極３４、拡散ソース電極３６、
および拡散ドレン電極３８を含む。ゲート電極
は、トレンチ２０の一方の側に配置された連続す
るワード線の一部分であり、したがつてトレンチ
の片側のすべてのFETに同時にアクセスできる
（第１図参照）。拡散ドレン領域３８は、隣接する
トレンチ・キヤパシタにアクセスする隣接する
FETに対する共用ドレン電極として働く。ドレ
ン電極３８は、接点区域４４でビツト線導体４２
に接続されている。ビツト線導体４２は、トレン
チ２０の方向に直角な方向に配置され、複数のド
レン電極３８同志を結合してメモリ・アレイを形
成する（第１図参照）。拡散ソース領域３６は、
側壁で画定されたブリツジ接点３０により、第１
のポリシリコン層２２の、エピタキシヤル領域１
２の表面の上方に延びる部分に結合される。ブリ
ツジ接点３０は、側壁で画定された絶縁層３２に
よりゲート電極３４から絶縁される。
（FET）が形成される。各FETは、ウエハ１００
からゲート絶縁体３４Ａで絶縁された、側壁で画
定されたゲート電極３４、拡散ソース電極３６、
および拡散ドレン電極３８を含む。ゲート電極
は、トレンチ２０の一方の側に配置された連続す
るワード線の一部分であり、したがつてトレンチ
の片側のすべてのFETに同時にアクセスできる
（第１図参照）。拡散ドレン領域３８は、隣接する
トレンチ・キヤパシタにアクセスする隣接する
FETに対する共用ドレン電極として働く。ドレ
ン電極３８は、接点区域４４でビツト線導体４２
に接続されている。ビツト線導体４２は、トレン
チ２０の方向に直角な方向に配置され、複数のド
レン電極３８同志を結合してメモリ・アレイを形
成する（第１図参照）。拡散ソース領域３６は、
側壁で画定されたブリツジ接点３０により、第１
のポリシリコン層２２の、エピタキシヤル領域１
２の表面の上方に延びる部分に結合される。ブリ
ツジ接点３０は、側壁で画定された絶縁層３２に
よりゲート電極３４から絶縁される。
動作の際には、ゲート電極３４が高電圧のと
き、ビツト線４２上の電圧がドレン拡散領域３８
から、ソース拡散領域３６に印加される。ブリツ
ジ接点３０は、ポリシリコン層２２の電圧がソー
ス拡散領域３６の電圧と同じになるようにする。
厚いポリシリコン層２４、第２の誘電体層２６
Ａ、および薄いポリシリコン層２２「ポリ間」記
憶キヤパシタンスを形成する。薄いポリシリコン
層２２、第１の誘電体層２６、およびウエハ１０
０が「ポリー基板間」記憶キヤパシタンスを形成
する。すなわち、第２のポリシリコン層２４と基
板１０が共に接地されているので、誘電体層２
６，２６Ａはポリ間／ポリー基板間２重記憶キヤ
パシタンスをもたらし、そのキヤパシタンスの充
電／放電は、トレンチの両側のソース拡散領域３
６に結合された薄いポリシリコン層２２の電圧状
態によつて制御される。２つの誘電体層の厚さを
制御することにより、一方のキヤパシタの記憶容
量をもう一方よりも大きくすることができる。ポ
リシリコン上に形成された酸化物は、熱キヤリア
注入を推進する表面の不連続部を有することがあ
り得ることが判明した。これらの注入キヤリアの
影響は、誘電体層の厚さを増すと最小にすること
ができる。したがつて、第２の誘電体層２６Ａの
方が第１の誘電体層２６よりも厚く、ポリ間記憶
キヤパシタンスが向上する。さらに、上記に引用
した米国特許出願番号626512号の教示に基づき、
充填トレンチ２０をN+型ウエル１４に貫通して
高濃度でドープされた基板１０まで延ばすことに
より、ポリー基板間のキヤパシタンスも向上す
る。向上したポリ間キヤパシタンスと向上したポ
リー基板間キヤパシタンスが組み合わさつて、ト
レンチの両側で合成記憶キヤパシタンスを非常に
増加させ、したがつてより小さなリソグラフイ・
スペース内により多量の電荷が貯蔵できる。より
小さなスペース内により多くの電荷を記憶できる
ことは、将来のダイナミツク・ランダム・アクセ
ス・メモリ・チツプが１チツプ当り100万個以上
の記憶セル密度に達したとき、重要となる。
き、ビツト線４２上の電圧がドレン拡散領域３８
から、ソース拡散領域３６に印加される。ブリツ
ジ接点３０は、ポリシリコン層２２の電圧がソー
ス拡散領域３６の電圧と同じになるようにする。
厚いポリシリコン層２４、第２の誘電体層２６
Ａ、および薄いポリシリコン層２２「ポリ間」記
憶キヤパシタンスを形成する。薄いポリシリコン
層２２、第１の誘電体層２６、およびウエハ１０
０が「ポリー基板間」記憶キヤパシタンスを形成
する。すなわち、第２のポリシリコン層２４と基
板１０が共に接地されているので、誘電体層２
６，２６Ａはポリ間／ポリー基板間２重記憶キヤ
パシタンスをもたらし、そのキヤパシタンスの充
電／放電は、トレンチの両側のソース拡散領域３
６に結合された薄いポリシリコン層２２の電圧状
態によつて制御される。２つの誘電体層の厚さを
制御することにより、一方のキヤパシタの記憶容
量をもう一方よりも大きくすることができる。ポ
リシリコン上に形成された酸化物は、熱キヤリア
注入を推進する表面の不連続部を有することがあ
り得ることが判明した。これらの注入キヤリアの
影響は、誘電体層の厚さを増すと最小にすること
ができる。したがつて、第２の誘電体層２６Ａの
方が第１の誘電体層２６よりも厚く、ポリ間記憶
キヤパシタンスが向上する。さらに、上記に引用
した米国特許出願番号626512号の教示に基づき、
充填トレンチ２０をN+型ウエル１４に貫通して
高濃度でドープされた基板１０まで延ばすことに
より、ポリー基板間のキヤパシタンスも向上す
る。向上したポリ間キヤパシタンスと向上したポ
リー基板間キヤパシタンスが組み合わさつて、ト
レンチの両側で合成記憶キヤパシタンスを非常に
増加させ、したがつてより小さなリソグラフイ・
スペース内により多量の電荷が貯蔵できる。より
小さなスペース内により多くの電荷を記憶できる
ことは、将来のダイナミツク・ランダム・アクセ
ス・メモリ・チツプが１チツプ当り100万個以上
の記憶セル密度に達したとき、重要となる。
第１図は、本発明の記憶セルのアレイの一断面
の上面図である。FETのゲート電極を形成する
ワード線３４が、トレンチ２０と平行に走つてい
る。FETはトレンチ２０の両側に沿つて等間隔
で配置されていることに留意されたい。セル間の
スペースは、厚い絶縁層２８で画定されている。
厚い絶縁層２８は、トレンチ２０に対して直角に
配置され、同じトレンチの同じ側にアクセスする
隣接するセル同志を絶縁している。「セル」と記
した陰影を施した枠で示すように、各メモリ・セ
ルは４リソグラフイ・スクエアのオーダーのチツ
プ表面区域を占める。「スクエア」とは、所与の
フオトリソグラフイ露光系を用いてプリントでき
る最小のイメージ・サイズであると定義する。す
なわち、各セルは、陰影を施した枠内で左から右
に向かつて、リソグラフイで画定されたドレン拡
散領域３８の幅の半分（すなわち、ドレン拡散領
域３８は隣接するトレンチにアクセスする隣接す
る２個のセルによつて共用されるため、リソグラ
フイ・スペースがセル間で分割される）、側壁で
画定されたゲート電極３４の幅全部（自己位置合
せ特性をもつため、フオトリソグラフイ上の限界
よりも小さな幅を持つことができる）、およびリ
ソグラフイで画定されたトレンチ２０の幅の半分
を使用する。また、各メモリ・セルは、陰影を施
した枠内で下から上に向かつて、リソグラフイで
画定された第１の絶縁領域２８の幅の半分、リソ
グラフイで画定されたビツト線４２の幅全部、お
よびリソグラフイで画定された第２の絶縁領域２
８の幅の半分を使用する。枠の各辺は大体（1/2
＋１＋1/2）なので、各セルの総面積は、４リソ
グラフイ・スクエア以下のオーダーである。
の上面図である。FETのゲート電極を形成する
ワード線３４が、トレンチ２０と平行に走つてい
る。FETはトレンチ２０の両側に沿つて等間隔
で配置されていることに留意されたい。セル間の
スペースは、厚い絶縁層２８で画定されている。
厚い絶縁層２８は、トレンチ２０に対して直角に
配置され、同じトレンチの同じ側にアクセスする
隣接するセル同志を絶縁している。「セル」と記
した陰影を施した枠で示すように、各メモリ・セ
ルは４リソグラフイ・スクエアのオーダーのチツ
プ表面区域を占める。「スクエア」とは、所与の
フオトリソグラフイ露光系を用いてプリントでき
る最小のイメージ・サイズであると定義する。す
なわち、各セルは、陰影を施した枠内で左から右
に向かつて、リソグラフイで画定されたドレン拡
散領域３８の幅の半分（すなわち、ドレン拡散領
域３８は隣接するトレンチにアクセスする隣接す
る２個のセルによつて共用されるため、リソグラ
フイ・スペースがセル間で分割される）、側壁で
画定されたゲート電極３４の幅全部（自己位置合
せ特性をもつため、フオトリソグラフイ上の限界
よりも小さな幅を持つことができる）、およびリ
ソグラフイで画定されたトレンチ２０の幅の半分
を使用する。また、各メモリ・セルは、陰影を施
した枠内で下から上に向かつて、リソグラフイで
画定された第１の絶縁領域２８の幅の半分、リソ
グラフイで画定されたビツト線４２の幅全部、お
よびリソグラフイで画定された第２の絶縁領域２
８の幅の半分を使用する。枠の各辺は大体（1/2
＋１＋1/2）なので、各セルの総面積は、４リソ
グラフイ・スクエア以下のオーダーである。
第３図は、メモリ・セル間の絶縁領域の断面図
である。トレンチ２０は、単一のポリシリコン層
２４のみで充填されでる。絶縁層２６Ａ（および
恐らくは絶縁層２６の残部、図示せず）が絶縁領
域内の単結晶シリコンからポリシリコン２４を分
離していることに留意されたい。絶縁領域内の基
板上方に絶縁層２８が均一に形成されている。絶
縁層の上にゲート電極３４が形成されていること
に留意されたい（第１図参照）。
である。トレンチ２０は、単一のポリシリコン層
２４のみで充填されでる。絶縁層２６Ａ（および
恐らくは絶縁層２６の残部、図示せず）が絶縁領
域内の単結晶シリコンからポリシリコン２４を分
離していることに留意されたい。絶縁領域内の基
板上方に絶縁層２８が均一に形成されている。絶
縁層の上にゲート電極３４が形成されていること
に留意されたい（第１図参照）。
本発明のメモリ・セルを形成する方法につい
て、これから第４図ないし第９図を参照しながら
説明する。まず、基板１０上にエピタキシヤル層
１２を成長させる。エピタキシヤル層１２と基板
１０を共にホウ素でドープする。ドーパント濃度
は、基板の方がエピタキシヤル層１２よりも濃度
がずつと高くなるように制御する。基板１０のＰ
濃度の方が高いと、エピタキシヤル層１２を通し
て注入される多数キヤリアの再結合が推進される
傾向がある。さらに、ドーパント濃度の差によつ
て電界が生じ、この電界は能動デバイスから基板
への少数キヤリア（すなわち、電子）の注入を妨
げるのに役立つ。このような注入が起これば、ト
ランジスタの閾値電圧が大幅に変化し、したがつ
て、チツプ上に形成される様々な回路の信頼性が
著しく低下することになる。
て、これから第４図ないし第９図を参照しながら
説明する。まず、基板１０上にエピタキシヤル層
１２を成長させる。エピタキシヤル層１２と基板
１０を共にホウ素でドープする。ドーパント濃度
は、基板の方がエピタキシヤル層１２よりも濃度
がずつと高くなるように制御する。基板１０のＰ
濃度の方が高いと、エピタキシヤル層１２を通し
て注入される多数キヤリアの再結合が推進される
傾向がある。さらに、ドーパント濃度の差によつ
て電界が生じ、この電界は能動デバイスから基板
への少数キヤリア（すなわち、電子）の注入を妨
げるのに役立つ。このような注入が起これば、ト
ランジスタの閾値電圧が大幅に変化し、したがつ
て、チツプ上に形成される様々な回路の信頼性が
著しく低下することになる。
基板上に二酸化シリコン層５０を成長させる。
二酸化シリコンは、約800℃の温度で基板を酸化
性雰囲気（たとえば、湿潤O2）にさらすなど、
通常の抜法を用いて成長させる。二酸化シリコン
層は、上側にある層によつて誘導される膜応力に
よつてもたらされる結晶転位を遅らせるのに充分
な厚さ（たとえば30nm）すべきである。
二酸化シリコンは、約800℃の温度で基板を酸化
性雰囲気（たとえば、湿潤O2）にさらすなど、
通常の抜法を用いて成長させる。二酸化シリコン
層は、上側にある層によつて誘導される膜応力に
よつてもたらされる結晶転位を遅らせるのに充分
な厚さ（たとえば30nm）すべきである。
次に酸化シリコン層上に窒化シリコン層５２を
付着させる。窒化シリコン層は、蒸着用気体とし
てNH3とSiH2Cl2を使つた低圧化学蒸着
（LPCVD）技法を用いて形成する。通常、この
窒化シリコン層は厚さ40nmまで成長させる。
付着させる。窒化シリコン層は、蒸着用気体とし
てNH3とSiH2Cl2を使つた低圧化学蒸着
（LPCVD）技法を用いて形成する。通常、この
窒化シリコン層は厚さ40nmまで成長させる。
次に通常の化学蒸着技法を用いて、窒化シリコ
ン層５２上にN+型多結晶シリコン層５４を形成
する。このシリコン層は、通常厚さ１ミクロン前
後である。シリコン層を蒸着するとき、層５４が
N+ドープされるのに充分な濃度の砒素またはリ
ンを主成分とするガスを導入する。
ン層５２上にN+型多結晶シリコン層５４を形成
する。このシリコン層は、通常厚さ１ミクロン前
後である。シリコン層を蒸着するとき、層５４が
N+ドープされるのに充分な濃度の砒素またはリ
ンを主成分とするガスを導入する。
次に、N+シリコン層の上面に１層または数層
を付着する。これらの層は、後の加工中にN+シ
リコン層５４を保護するためのものである。後で
さらに詳しく説明するが、これらの層はトレンチ
充填物を再平面化するときのエツチ・ストツプと
しても働く。たとえば、化学的機械的研削技法を
用いる場合、これらの層が露出したときトレンチ
充填物のエツチングが大体停止するには、これら
の層の研削速度がシリコンよりもずつと遅くなけ
ればならない。リアクテイブ・イオン・エツチン
グ（RIE）を用いてトレンチ充填物をエツチ・バ
ツクする場合は、これらの層は、シリコンのエツ
チングに用いる気体雰囲気中でほぼ耐食性でなけ
ればならない。本発明では、N+シリコン層５４
の上面に二酸化シリコン層５６（50−75nm）お
よび窒化シリコン層５８（100nm）を付着して、
エツチ・ストツプを形成した。
を付着する。これらの層は、後の加工中にN+シ
リコン層５４を保護するためのものである。後で
さらに詳しく説明するが、これらの層はトレンチ
充填物を再平面化するときのエツチ・ストツプと
しても働く。たとえば、化学的機械的研削技法を
用いる場合、これらの層が露出したときトレンチ
充填物のエツチングが大体停止するには、これら
の層の研削速度がシリコンよりもずつと遅くなけ
ればならない。リアクテイブ・イオン・エツチン
グ（RIE）を用いてトレンチ充填物をエツチ・バ
ツクする場合は、これらの層は、シリコンのエツ
チングに用いる気体雰囲気中でほぼ耐食性でなけ
ればならない。本発明では、N+シリコン層５４
の上面に二酸化シリコン層５６（50−75nm）お
よび窒化シリコン層５８（100nm）を付着して、
エツチ・ストツプを形成した。
次に、上側の窒化シリコン層５８の上面に感光
性ポリマ６０を付着させ、RIEエツチング手順を
用いて上側にあるすべての層を完全にエツチング
し、エピタキシヤル層１２および基板１０内に少
なくとも深さ5.0μmのトレンチ２０を形成する。
得られる構造を第４図に示す。ポリマ６０（市販
のどのフオトレジストでもよい）を通常のやり方
で露光し現像する。次に、一連のエツチング雰囲
気を導入して、基板１０上に形成された層のスタ
ツクを異方性エツチングする。たとえば、上側お
よび下側の酸化シリコン層５６，５０ならびに上
側および下側の窒化シリコン層５８，５２を、
CF4プラズマ中でエツチングできる。N+シリコ
ン層５４とシリコン基板１０は、シリコ内に異方
性プロフアイルを生成する任意のプラズマ（たと
えば、塩素を成分とするRIE）中でエツチングで
きる。トレンチ２０の画定後、湿式エツチング
（ｎ−メチルピロリドン）技法または乾式エツチ
ング（O2プラズマ）技法を用いて、残つたフオ
トレジスト６０を除去することができる。
性ポリマ６０を付着させ、RIEエツチング手順を
用いて上側にあるすべての層を完全にエツチング
し、エピタキシヤル層１２および基板１０内に少
なくとも深さ5.0μmのトレンチ２０を形成する。
得られる構造を第４図に示す。ポリマ６０（市販
のどのフオトレジストでもよい）を通常のやり方
で露光し現像する。次に、一連のエツチング雰囲
気を導入して、基板１０上に形成された層のスタ
ツクを異方性エツチングする。たとえば、上側お
よび下側の酸化シリコン層５６，５０ならびに上
側および下側の窒化シリコン層５８，５２を、
CF4プラズマ中でエツチングできる。N+シリコ
ン層５４とシリコン基板１０は、シリコ内に異方
性プロフアイルを生成する任意のプラズマ（たと
えば、塩素を成分とするRIE）中でエツチングで
きる。トレンチ２０の画定後、湿式エツチング
（ｎ−メチルピロリドン）技法または乾式エツチ
ング（O2プラズマ）技法を用いて、残つたフオ
トレジスト６０を除去することができる。
次に一連の共形層を形成しエツチングして、第５
図に示すようにトレンチ側壁を被覆する。第１の
共形層２６は、酸化シリコン（2nm）／窒化シリ
コン（４−7nm）／酸化シリコン（2nm）の複合
構造からなる。この構造は、トレンチ側壁を酸化
し、次に化学蒸着法を用いて窒化シリコンを蒸着
し、次に窒化シリコンを酸化することにより形成
される。他の誘電体（たとえば、酸窒化シリコ
ン）も使用できるものの、上記の複合構造は、本
発明の場合のような高密度ダイナミツクRAM応
用分野で必要な、低い直流漏れ、高い誘電率、お
よび高い降伏電圧を兼ね備えていることが判明し
た。第２の共形層２２は、通常の技法で形成され
た50nmのドープされないポリシリコン層である。
第３の共形層６２は、ホウ素イオンでドープし
た、化学蒸着による酸化シリコン層である。次
に、これらの層にリアクテイブ・イオン・エツチ
ングを施して、窒化シリコン５８の表面とトレン
チ底面から層６２と２２を除去する。ポリシリコ
ン層２２が窒化シリコン５８から完全に除去され
た後、エツチングが終了し、その結果トレンチ底
部に、誘電体層２６が残つて、トレンチの両側の
ポリシリコン層２２の残りの部分を絶縁すること
に留意されたい。RIEが異方性であるため、トレ
ンチ２０の側壁にこれら３層がすべて残る。これ
らの層の上部は、RIE中の部分侵食により、テー
パ形となる。
図に示すようにトレンチ側壁を被覆する。第１の
共形層２６は、酸化シリコン（2nm）／窒化シリ
コン（４−7nm）／酸化シリコン（2nm）の複合
構造からなる。この構造は、トレンチ側壁を酸化
し、次に化学蒸着法を用いて窒化シリコンを蒸着
し、次に窒化シリコンを酸化することにより形成
される。他の誘電体（たとえば、酸窒化シリコ
ン）も使用できるものの、上記の複合構造は、本
発明の場合のような高密度ダイナミツクRAM応
用分野で必要な、低い直流漏れ、高い誘電率、お
よび高い降伏電圧を兼ね備えていることが判明し
た。第２の共形層２２は、通常の技法で形成され
た50nmのドープされないポリシリコン層である。
第３の共形層６２は、ホウ素イオンでドープし
た、化学蒸着による酸化シリコン層である。次
に、これらの層にリアクテイブ・イオン・エツチ
ングを施して、窒化シリコン５８の表面とトレン
チ底面から層６２と２２を除去する。ポリシリコ
ン層２２が窒化シリコン５８から完全に除去され
た後、エツチングが終了し、その結果トレンチ底
部に、誘電体層２６が残つて、トレンチの両側の
ポリシリコン層２２の残りの部分を絶縁すること
に留意されたい。RIEが異方性であるため、トレ
ンチ２０の側壁にこれら３層がすべて残る。これ
らの層の上部は、RIE中の部分侵食により、テー
パ形となる。
次に、第６Ａ図および第６Ｂ図に示すように、
トレンチの側面に沿つて隣接する記憶ノードを画
定する工程手段を利用する。一般に第６Ａ図およ
び第６Ｂ図は、この工程手順の離れた２つの時点
での基板の上面図である。まず、基板にマスキン
グ構造６４を付着させる。このマスキング構造６
４を使つて、トレンチ２０の側壁に形成されたド
ープされた酸化物層６２の横部分を露光する。通
常の単層フオトレジスト技法を使つてそのような
深いパターンをもたらすのは難しいはずである。
したがつて、本発明では複数のパターン層を使う
のが好ましい。マスキング構造は、上側パターン
層と下側パターン層からなる。下側の層は、トレ
ンチ２０の一部分を充填できる流動性材料（たと
えばフオトレジストやポリイミド）で形成しなけ
ればならない。上側の層をフオトレジストを介し
てパターン付けした後、上側パターン層はマスク
となり、下側パター層の露光部分がそれを介して
除去される。上側パターン層と下側パターン層の
組成は、下側の層をパターン付けしている間に上
側の層がエツチングされないように選ばなければ
ならないことに留意されたい。多数の層（たとえ
ば、エツチング特性が異なる２つのフオトレジス
ト層、硬化レベルが異なる２つのポリイミド層、
酸化シリコンまたは窒化シリコンまたはシリコン
の上側層とポリイミドまたはフオトレジストの下
側層の組合せ）が、多層マスキング構造６４の上
側および下側パターン層の形成に使用できる。次
にトレンチ２０のマスク６４で露出される部分に
プラズマ・エツチングを施して、トレンチ側壁か
らドープされた酸化物層６２を除去する。プラズ
マ・エツチング（等方性）を使用すると、RIE
（異方性）とは違つて、露出トレンチの水平面も
垂直面も共に侵食することに留意されたい。ま
た、トレンチ２０のマスク６２によつて露出され
た部分は、最終的には、トレンチに沿つて画定さ
れる隣接ノード間の絶縁領域となるとにも留意さ
れたい。マスク６４は、トレンチ２０の記憶ノー
ドを形成すべき領域を保護する。
トレンチの側面に沿つて隣接する記憶ノードを画
定する工程手段を利用する。一般に第６Ａ図およ
び第６Ｂ図は、この工程手順の離れた２つの時点
での基板の上面図である。まず、基板にマスキン
グ構造６４を付着させる。このマスキング構造６
４を使つて、トレンチ２０の側壁に形成されたド
ープされた酸化物層６２の横部分を露光する。通
常の単層フオトレジスト技法を使つてそのような
深いパターンをもたらすのは難しいはずである。
したがつて、本発明では複数のパターン層を使う
のが好ましい。マスキング構造は、上側パターン
層と下側パターン層からなる。下側の層は、トレ
ンチ２０の一部分を充填できる流動性材料（たと
えばフオトレジストやポリイミド）で形成しなけ
ればならない。上側の層をフオトレジストを介し
てパターン付けした後、上側パターン層はマスク
となり、下側パター層の露光部分がそれを介して
除去される。上側パターン層と下側パターン層の
組成は、下側の層をパターン付けしている間に上
側の層がエツチングされないように選ばなければ
ならないことに留意されたい。多数の層（たとえ
ば、エツチング特性が異なる２つのフオトレジス
ト層、硬化レベルが異なる２つのポリイミド層、
酸化シリコンまたは窒化シリコンまたはシリコン
の上側層とポリイミドまたはフオトレジストの下
側層の組合せ）が、多層マスキング構造６４の上
側および下側パターン層の形成に使用できる。次
にトレンチ２０のマスク６４で露出される部分に
プラズマ・エツチングを施して、トレンチ側壁か
らドープされた酸化物層６２を除去する。プラズ
マ・エツチング（等方性）を使用すると、RIE
（異方性）とは違つて、露出トレンチの水平面も
垂直面も共に侵食することに留意されたい。ま
た、トレンチ２０のマスク６２によつて露出され
た部分は、最終的には、トレンチに沿つて画定さ
れる隣接ノード間の絶縁領域となるとにも留意さ
れたい。マスク６４は、トレンチ２０の記憶ノー
ドを形成すべき領域を保護する。
適当なエツチング・ステツプによつてマスク６
４を除去した後、アニーリングを実施して、ホウ
素ドーパント・イオンを残りのドープされた酸化
物６２から未ドープのポリシリコン２２中に叩き
込む。アニーリングは、N2などの不活性雰囲気
中で実施できる。しかし、ドープされた酸化物層
６２は後で除去されるので、酸化性雰囲気中でア
ニーリングを実施してもよい。それによつて形成
された酸化物は、緩衝HFエツチングにより酸化
物層６２および５６と一緒に除去する。ドープさ
れた酸化物は高濃度でドープされているので、大
量のドーパント・イオンが、ドープされたガラス
から薄いポリシリコン層に移ることになる。次
に、ポリシリコン層２２の未ドープの部分を選択
的に除去して、第６Ｂ図に示した構造を得る。こ
の工程手順の重要な属性は、アニール・ステツプ
中にホウ素が横方向に拡散して、隣接するホウ素
拡散ノード相互間の間隔が露光システムのフオト
リソグラフイ能力以下になることである。すなわ
ち、第６Ｂ図に関して、薄いポリシリコン層２２
がフオトリソグラフイで画定されたイメージ６４
Ａを越えて横に延び、その結果、隣接するポリシ
リコン線２２同志の間隔２２Ｂがフオトリソグラ
フイで画定されるスペース６４Ｂより小さくなる
ことに留意されたい。したがつて、この側方拡散
技法を用いると、どんなフオトリソグラフイ方法
を利用するかにかかわらず、最小の間隔が得られ
る。高い未ドープ・シリコン／ドープ・シリコン
のエツチング比を示す既知の任意のエツチヤント
（たとえば、KOHアルコール溶液）を使つて、ホ
ウ素拡散ノードを画定できることに留意された
い。非酸化性雰囲気中でアニーリングを実施する
場合、エツチング・ステツプの順序を逆にする
（すなわち、ドープされた酸化物を除去し、それ
から未ドープのポリシリコンを除去する）ことも
できることに留意されたい。
４を除去した後、アニーリングを実施して、ホウ
素ドーパント・イオンを残りのドープされた酸化
物６２から未ドープのポリシリコン２２中に叩き
込む。アニーリングは、N2などの不活性雰囲気
中で実施できる。しかし、ドープされた酸化物層
６２は後で除去されるので、酸化性雰囲気中でア
ニーリングを実施してもよい。それによつて形成
された酸化物は、緩衝HFエツチングにより酸化
物層６２および５６と一緒に除去する。ドープさ
れた酸化物は高濃度でドープされているので、大
量のドーパント・イオンが、ドープされたガラス
から薄いポリシリコン層に移ることになる。次
に、ポリシリコン層２２の未ドープの部分を選択
的に除去して、第６Ｂ図に示した構造を得る。こ
の工程手順の重要な属性は、アニール・ステツプ
中にホウ素が横方向に拡散して、隣接するホウ素
拡散ノード相互間の間隔が露光システムのフオト
リソグラフイ能力以下になることである。すなわ
ち、第６Ｂ図に関して、薄いポリシリコン層２２
がフオトリソグラフイで画定されたイメージ６４
Ａを越えて横に延び、その結果、隣接するポリシ
リコン線２２同志の間隔２２Ｂがフオトリソグラ
フイで画定されるスペース６４Ｂより小さくなる
ことに留意されたい。したがつて、この側方拡散
技法を用いると、どんなフオトリソグラフイ方法
を利用するかにかかわらず、最小の間隔が得られ
る。高い未ドープ・シリコン／ドープ・シリコン
のエツチング比を示す既知の任意のエツチヤント
（たとえば、KOHアルコール溶液）を使つて、ホ
ウ素拡散ノードを画定できることに留意された
い。非酸化性雰囲気中でアニーリングを実施する
場合、エツチング・ステツプの順序を逆にする
（すなわち、ドープされた酸化物を除去し、それ
から未ドープのポリシリコンを除去する）ことも
できることに留意されたい。
上記の工程手順の完了後、構造に第２の絶縁層
２６Ａを付着させる。絶縁層２６Ａは、ドープさ
れたポリシリコン層２２と露出した第１の絶縁層
２６とを覆う誘電体を形成する。第２の絶縁層２
６Ａは、第１の絶縁層２６と同様に酸化物−窒化
物−酸化物複合構造から形成することが好まし
い。次に、構造にP+ドープされたポリシリコン
層２４を付着して、トレンチ２０を過剰充填す
る。ドープされたポリシリコン２４は、通常の技
法（たとえば、シランをソース気体として使う化
学蒸着）を用いて形成できる。次にポリシリコン
２４をエツチ・バツクして、エツチ・ストツプ５
８と同一平面にする。先に述べたように、既知の
いくつかの平面化技術（ポリシリコン２４とエツ
チング速度が同じ平面層の付着によるRIEエツ
チ・バツク、化学的機械的研削）のどれか１つを
使つて、ポリシリコン充填物をエツチ・ストツプ
層５８と同一平面にすることができる。本発明で
は、化学的機械的研削が好ましい。次に、窒化物
層５８をマスクとして用いて、酸化性雰囲気にさ
らすことにより、ポリシリコン充填物２４の露出
表面を酸化させ、200nmの酸化シリコン・キヤツ
プ６６を形成する。第７図を参照のこと。
２６Ａを付着させる。絶縁層２６Ａは、ドープさ
れたポリシリコン層２２と露出した第１の絶縁層
２６とを覆う誘電体を形成する。第２の絶縁層２
６Ａは、第１の絶縁層２６と同様に酸化物−窒化
物−酸化物複合構造から形成することが好まし
い。次に、構造にP+ドープされたポリシリコン
層２４を付着して、トレンチ２０を過剰充填す
る。ドープされたポリシリコン２４は、通常の技
法（たとえば、シランをソース気体として使う化
学蒸着）を用いて形成できる。次にポリシリコン
２４をエツチ・バツクして、エツチ・ストツプ５
８と同一平面にする。先に述べたように、既知の
いくつかの平面化技術（ポリシリコン２４とエツ
チング速度が同じ平面層の付着によるRIEエツ
チ・バツク、化学的機械的研削）のどれか１つを
使つて、ポリシリコン充填物をエツチ・ストツプ
層５８と同一平面にすることができる。本発明で
は、化学的機械的研削が好ましい。次に、窒化物
層５８をマスクとして用いて、酸化性雰囲気にさ
らすことにより、ポリシリコン充填物２４の露出
表面を酸化させ、200nmの酸化シリコン・キヤツ
プ６６を形成する。第７図を参照のこと。
酸化物キヤツプ６６をマスクとして使つて、窒
化物層５８と下側にある酸化物層５６をCF4RIE
にかけて除去する。次に、N+層５４を湿潤硝
酸／HFを主成分とするエツチヤントにさらして
除去する。このエツチヤントは、酸化物キヤツプ
６６や下側の窒化物層５２をほとんど攻撃しな
い。得られる「マンドレル構造」（すなわち、ポ
リシリコン層２２，２４と誘電体層２６，２６Ａ
の、シリコン表面の上方を垂直に延びるトレンチ
過剰充填物を形成する部分）を、第７図に示す。
化物層５８と下側にある酸化物層５６をCF4RIE
にかけて除去する。次に、N+層５４を湿潤硝
酸／HFを主成分とするエツチヤントにさらして
除去する。このエツチヤントは、酸化物キヤツプ
６６や下側の窒化物層５２をほとんど攻撃しな
い。得られる「マンドレル構造」（すなわち、ポ
リシリコン層２２，２４と誘電体層２６，２６Ａ
の、シリコン表面の上方を垂直に延びるトレンチ
過剰充填物を形成する部分）を、第７図に示す。
次に、フオトレジスト層を付着し、露光し、現
像して、通常のＮウエル・フオトグラフイ・マス
クを形成する。本発明のCMOS技術では、すべ
てのメモリ・セルがＮウエル内に形成されること
に留意されたい。CMOSは、それで作つたデー
タ・バツフア、デコーダ、ドライバなどのメモ
リ・サポート回路の電力消費量が低いため好まし
いが、本発明のメモリ・セルは（僅かな修正を加
えれば）Ｐ型領域内に直接形成することもでき
る。本発明では、Ｎウエル１４は、メモリ・セル
領域に１０17イオン／cm3のリンを注入することに
より形成され、エピタキシヤル層の厚さのかなり
の部分（たとえば２／３）を貫いて延びる。
像して、通常のＮウエル・フオトグラフイ・マス
クを形成する。本発明のCMOS技術では、すべ
てのメモリ・セルがＮウエル内に形成されること
に留意されたい。CMOSは、それで作つたデー
タ・バツフア、デコーダ、ドライバなどのメモ
リ・サポート回路の電力消費量が低いため好まし
いが、本発明のメモリ・セルは（僅かな修正を加
えれば）Ｐ型領域内に直接形成することもでき
る。本発明では、Ｎウエル１４は、メモリ・セル
領域に１０17イオン／cm3のリンを注入することに
より形成され、エピタキシヤル層の厚さのかなり
の部分（たとえば２／３）を貫いて延びる。
次に、酸化物絶縁体を形成すべき領域を画定す
るため、基板上に20nmの窒化物層を付着させる。
次に20nmの窒化物層にRIEエツチングを施して、
水平表面から除去すると、マンドレル側壁上には
窒化物層が残る。下側にある30nmの窒化物層５
２の50％以上をそのまま残すには、このエツチン
グ・ステツプを適時に停止させることが必要であ
る。残つた窒化物層５２をフオトリソグラフイ・
マスクを介して異方形エツチングして、表面の絶
縁領域を形成すべき区域を画定する。次に、パタ
ーン付けされた窒化物によつて露出されたウエハ
の表面領域を、充分な時間、酸化性雰囲気にさら
して、第１図に示すような準陥没酸化（Ｓ−
ROX）パターン２８を形成する。この酸化ステ
ツプ中に、酸化物キヤツプ６６の下のシリコンが
さらに酸化されて、充填トレンチ２０の上面にＳ
−ROX構造２８を形成することに留意されたい。
このＳ−ROX構造が形成されると、マンドレル
構造のトレンチの側壁上の窒化物が変形して、ト
レンチ２０の側壁にオーバーハングする横端部２
８Ａが生じる。この構造特徴の重要性は、後でも
つと明らかになるはずである。
るため、基板上に20nmの窒化物層を付着させる。
次に20nmの窒化物層にRIEエツチングを施して、
水平表面から除去すると、マンドレル側壁上には
窒化物層が残る。下側にある30nmの窒化物層５
２の50％以上をそのまま残すには、このエツチン
グ・ステツプを適時に停止させることが必要であ
る。残つた窒化物層５２をフオトリソグラフイ・
マスクを介して異方形エツチングして、表面の絶
縁領域を形成すべき区域を画定する。次に、パタ
ーン付けされた窒化物によつて露出されたウエハ
の表面領域を、充分な時間、酸化性雰囲気にさら
して、第１図に示すような準陥没酸化（Ｓ−
ROX）パターン２８を形成する。この酸化ステ
ツプ中に、酸化物キヤツプ６６の下のシリコンが
さらに酸化されて、充填トレンチ２０の上面にＳ
−ROX構造２８を形成することに留意されたい。
このＳ−ROX構造が形成されると、マンドレル
構造のトレンチの側壁上の窒化物が変形して、ト
レンチ２０の側壁にオーバーハングする横端部２
８Ａが生じる。この構造特徴の重要性は、後でも
つと明らかになるはずである。
Ｓ−ROXパターンの画定後、窒化物層を（ト
レンチ過剰充填物の側壁上の部分を含めた）湿式
エツチング技法（たとえば、熱H3PO4）によつ
てエツチングする。このステツプ中に窒化物層５
２も除去されることに留意されたい。次に、短い
プラズマ・エツチング手順を完了して、誘電体層
２６の残りの窒化物成分と酸化物成分および酸化
物層を除去し、ポリシリコン層２２を露出させ
る。得られる構造を第８図に示す。
レンチ過剰充填物の側壁上の部分を含めた）湿式
エツチング技法（たとえば、熱H3PO4）によつ
てエツチングする。このステツプ中に窒化物層５
２も除去されることに留意されたい。次に、短い
プラズマ・エツチング手順を完了して、誘電体層
２６の残りの窒化物成分と酸化物成分および酸化
物層を除去し、ポリシリコン層２２を露出させ
る。得られる構造を第８図に示す。
次に、ポリシリコン層２２の形成に利用したの
と同じ技法を使つて、第９Ａ図に示すように、構
造上にポリシリコン共形層３０Ａを付着させる。
この共形層をRIE方式で異方性エツチングして、
トレンチ充填物の側壁と絶縁領域２８に部分３０
Ｂだけが残るようにする。酸化物絶縁領域２８の
側方部分２８Ａのために、共形層の小さな水平部
分が、異方性エツチング中保護される（しさがつ
て、除去されない）。ポリシリコン層２２をドー
プするのに使つたのと同じ打込み技法を用いて、
不活性雰囲気中で約800℃でアニーリングを実施
して、ホウ素をポリシリコン層２２からポリシリ
コン共形層の垂直部分に拡散させ、またポリシリ
コン層２２の水平部分を通してＮウエル１４のそ
の下にある部分に拡散させ、共形層に対して自己
位置合せされた拡散領域３６を形成する。このよ
うにして、通常のフオトリソグラフイ技法による
層のドーピングに頼らずに、共形層の導電性を制
御することができる。ポリシリコン２２の初期ド
ーピングと同様に、ホウ素が横方向に拡散し、し
たがつて、隣接するホウ素でドープされた領域間
の間隔がフオトリソグラフイ限界以下になること
に留意されたい（第９Ｂ図参照）。次に、ポリシ
リコン層を未ドープ・ポリシリコン／ドープ・シ
リコンの選択性が大きなエツチヤント（たとえ
ば、KOHのアルコール溶液）にさらして、（第９
Ｂ図に示すように）ポリシリコン領域３０Ｂの未
ドープ部分を除去し、ドープされたポリシリコン
領域３０を残して、ポリシリコン層２２とホウ素
の外方拡散によりその下に形成されたP+拡散領
域３６を接触させる導電性ブリツジを形成する。
また、この方法を用いると、ポリシリコン・ブリ
ツジ接点３０は、ポリシリコン２２とそれに接続
するP+拡散領域３６の両方に対して完全に位置
合せされることに留意されたい。これにより、い
くつかのコストのかかるマスク／エツチング・ス
テツプが不要になる。
と同じ技法を使つて、第９Ａ図に示すように、構
造上にポリシリコン共形層３０Ａを付着させる。
この共形層をRIE方式で異方性エツチングして、
トレンチ充填物の側壁と絶縁領域２８に部分３０
Ｂだけが残るようにする。酸化物絶縁領域２８の
側方部分２８Ａのために、共形層の小さな水平部
分が、異方性エツチング中保護される（しさがつ
て、除去されない）。ポリシリコン層２２をドー
プするのに使つたのと同じ打込み技法を用いて、
不活性雰囲気中で約800℃でアニーリングを実施
して、ホウ素をポリシリコン層２２からポリシリ
コン共形層の垂直部分に拡散させ、またポリシリ
コン層２２の水平部分を通してＮウエル１４のそ
の下にある部分に拡散させ、共形層に対して自己
位置合せされた拡散領域３６を形成する。このよ
うにして、通常のフオトリソグラフイ技法による
層のドーピングに頼らずに、共形層の導電性を制
御することができる。ポリシリコン２２の初期ド
ーピングと同様に、ホウ素が横方向に拡散し、し
たがつて、隣接するホウ素でドープされた領域間
の間隔がフオトリソグラフイ限界以下になること
に留意されたい（第９Ｂ図参照）。次に、ポリシ
リコン層を未ドープ・ポリシリコン／ドープ・シ
リコンの選択性が大きなエツチヤント（たとえ
ば、KOHのアルコール溶液）にさらして、（第９
Ｂ図に示すように）ポリシリコン領域３０Ｂの未
ドープ部分を除去し、ドープされたポリシリコン
領域３０を残して、ポリシリコン層２２とホウ素
の外方拡散によりその下に形成されたP+拡散領
域３６を接触させる導電性ブリツジを形成する。
また、この方法を用いると、ポリシリコン・ブリ
ツジ接点３０は、ポリシリコン２２とそれに接続
するP+拡散領域３６の両方に対して完全に位置
合せされることに留意されたい。これにより、い
くつかのコストのかかるマスク／エツチング・ス
テツプが不要になる。
ブリツジ接点３０の形成後、通常の化学蒸着技
法を用いて、共形酸化シリコン層を付着させる。
ポリシリコン層３０Ａの場合と同様に、次にこの
酸化物層を（好ましくはO2RIEで）異方性エツチ
ングして、導電性ブリツジ３０を他の導体から絶
縁する側壁絶縁体３２（第１図参照）を形成す
る。
法を用いて、共形酸化シリコン層を付着させる。
ポリシリコン層３０Ａの場合と同様に、次にこの
酸化物層を（好ましくはO2RIEで）異方性エツチ
ングして、導電性ブリツジ３０を他の導体から絶
縁する側壁絶縁体３２（第１図参照）を形成す
る。
側壁絶縁体３２の画定後、露出したシリコン基
板上にゲート絶縁体３４Ａを形成する。第１図を
参照のこと。このゲート絶縁体は、露出シリコン
を熱酸化して形成すること好ましい。次に、構造
全体の上に薄い共形ポリシリコン層を付着させ、
以前のステツプと同様にポリシリコンRIE方式で
異方性エツチングして、側壁ゲート電極３４を形
成する。ゲート電極を側壁技法によつて形成する
と、このときゲート電位の横方向の長さは、フオ
トグラフイ露光システムの限界ではなくて付着さ
れたポリシリコンの厚さの関数となるので、達成
できるチヤネル長さが減少する。ゲート電極を形
成し、薄い保護酸化物層で覆つた後、基板のゲー
ト電極で露出された領域にホウ素イオンを注入
し、アニール・サイクルを実施してドーパント・
イオンを基板内に拡散させて、ドレン拡散領域３
８を形成する。このアニール・サイクル中、ホウ
素ドーパント・イオンが導電性ブリツジ３０の基
板の上に重なる部分から拡散し続けて自己位置合
せＰ型ソース拡散領域３６を広げて、ポリシリコ
ン・ゲート電極の下に重ならせる。この手順の1/
４＋拡散濃度は、優先的エツチングの特異性をも
たらすために約７×1019／cm3以上でなければなら
ないことを除いて、重要ではないことに留意され
たい。次に、ドープされた厚いガラス層（リンケ
イ酸ガラスまたはホウリンケイ酸ガラス）４０を
付着し、ガラスを通してリソグラフイにより開口
を画定し、接合部４４でドレン拡散領域３８と隣
接する金属層４２を付着すると、製造工程は完了
する。
板上にゲート絶縁体３４Ａを形成する。第１図を
参照のこと。このゲート絶縁体は、露出シリコン
を熱酸化して形成すること好ましい。次に、構造
全体の上に薄い共形ポリシリコン層を付着させ、
以前のステツプと同様にポリシリコンRIE方式で
異方性エツチングして、側壁ゲート電極３４を形
成する。ゲート電極を側壁技法によつて形成する
と、このときゲート電位の横方向の長さは、フオ
トグラフイ露光システムの限界ではなくて付着さ
れたポリシリコンの厚さの関数となるので、達成
できるチヤネル長さが減少する。ゲート電極を形
成し、薄い保護酸化物層で覆つた後、基板のゲー
ト電極で露出された領域にホウ素イオンを注入
し、アニール・サイクルを実施してドーパント・
イオンを基板内に拡散させて、ドレン拡散領域３
８を形成する。このアニール・サイクル中、ホウ
素ドーパント・イオンが導電性ブリツジ３０の基
板の上に重なる部分から拡散し続けて自己位置合
せＰ型ソース拡散領域３６を広げて、ポリシリコ
ン・ゲート電極の下に重ならせる。この手順の1/
４＋拡散濃度は、優先的エツチングの特異性をも
たらすために約７×1019／cm3以上でなければなら
ないことを除いて、重要ではないことに留意され
たい。次に、ドープされた厚いガラス層（リンケ
イ酸ガラスまたはホウリンケイ酸ガラス）４０を
付着し、ガラスを通してリソグラフイにより開口
を画定し、接合部４４でドレン拡散領域３８と隣
接する金属層４２を付着すると、製造工程は完了
する。
上記で説明した製造工程では、一連の側壁画定
構造（接点ブリツジ３０、絶縁層３２、ゲート電
極３４）がすべてトレンチ過剰充填物に対して相
対的に形成され、充填トレンチ２０のトランスフ
ア・ゲート式FETへの電気的および物理的接続
が確立される。その上、ポリ間およびポリ−基板
間記憶キヤパシタンスの組合せを実現することに
より、得られるメモリ・セルは、高密度ダイナミ
ツクRAMチツプ設計に役立つ充分な電荷貯蔵能
力をもつ。
構造（接点ブリツジ３０、絶縁層３２、ゲート電
極３４）がすべてトレンチ過剰充填物に対して相
対的に形成され、充填トレンチ２０のトランスフ
ア・ゲート式FETへの電気的および物理的接続
が確立される。その上、ポリ間およびポリ−基板
間記憶キヤパシタンスの組合せを実現することに
より、得られるメモリ・セルは、高密度ダイナミ
ツクRAMチツプ設計に役立つ充分な電荷貯蔵能
力をもつ。
上記の加工手段にはかなり重要な成分が２つあ
る。１つは、特に２つのポリシリコン層間に必要
な電荷貯蔵能力をもたらす、薄い記憶ノード誘電
対を形成できることである。酸化物／窒化物／酸
化物の組合せがこういつた能力をもたらすことが
判明している。このスタツクを形成する特に秀れ
た方法は、次の各ステツプを含むものである。ま
ず、HCl／O2気流を800℃で13分間導入し、構造
を不活性雰囲気中で、800℃で10分間アニールし
て、露出シリコンを酸化させる。得られる酸化物
層は厚さ4nm前後である。次に、ウエハをN2（各
目量）、NH3（130sccm）、SiH2Cl2（10sccm）の混
合ガスに充分な時間さらして、屈折率が1.95−
2.05の7nmの窒化物層を作成する。次に、ウエハ
に、乾燥O2（1000℃で15分間）、乾燥O2／湿潤
O2／乾燥O2による酸化手順（すべて1000℃で窒
化物上に厚さ2nmの酸化シリコン層を形成するの
に充分な時間）を施す。
る。１つは、特に２つのポリシリコン層間に必要
な電荷貯蔵能力をもたらす、薄い記憶ノード誘電
対を形成できることである。酸化物／窒化物／酸
化物の組合せがこういつた能力をもたらすことが
判明している。このスタツクを形成する特に秀れ
た方法は、次の各ステツプを含むものである。ま
ず、HCl／O2気流を800℃で13分間導入し、構造
を不活性雰囲気中で、800℃で10分間アニールし
て、露出シリコンを酸化させる。得られる酸化物
層は厚さ4nm前後である。次に、ウエハをN2（各
目量）、NH3（130sccm）、SiH2Cl2（10sccm）の混
合ガスに充分な時間さらして、屈折率が1.95−
2.05の7nmの窒化物層を作成する。次に、ウエハ
に、乾燥O2（1000℃で15分間）、乾燥O2／湿潤
O2／乾燥O2による酸化手順（すべて1000℃で窒
化物上に厚さ2nmの酸化シリコン層を形成するの
に充分な時間）を施す。
この加工手順の第２の重要な成分は、ホウ素ド
ーパントを高濃度でドープされた酸化物６２から
ポリシリコン２２へ、ポリシリコン２２から導電
性ブリツジ３０へ、さらに導電性ブリツジ３０か
ら基板表面へ拡散させて、Ｎウエル１４内にP+
ソース領域を形成できることである。最小濃度が
７×1019イオン／cm3という高い濃度のとき、この
拡散は妥当な許容度である（すなわち、約±50％
よりも厳しい制御を必要としない）。
ーパントを高濃度でドープされた酸化物６２から
ポリシリコン２２へ、ポリシリコン２２から導電
性ブリツジ３０へ、さらに導電性ブリツジ３０か
ら基板表面へ拡散させて、Ｎウエル１４内にP+
ソース領域を形成できることである。最小濃度が
７×1019イオン／cm3という高い濃度のとき、この
拡散は妥当な許容度である（すなわち、約±50％
よりも厳しい制御を必要としない）。
Ｆ 発明の効果
以上説明したようにこの発明によればトレンチ
内に充填されたポリシリコンの一部を基体上面を
超えて延ばし、この部分の側壁構造を利用して、
ポリシリコンおよびトランジスタ電極接続用のブ
リツジ・コンタクトを画定するようにしているの
で、高密度のダイナミツク・ランダム・アクセ
ス・メモリ・セルを実現できる。
内に充填されたポリシリコンの一部を基体上面を
超えて延ばし、この部分の側壁構造を利用して、
ポリシリコンおよびトランジスタ電極接続用のブ
リツジ・コンタクトを画定するようにしているの
で、高密度のダイナミツク・ランダム・アクセ
ス・メモリ・セルを実現できる。
第１図は、本発明の教示に基づいて作成されたラ
ンダム・アクセス・メモリ・セルのアレイの上面
図である。第２図は、第１図の線２−２に沿つて
切断した断面図である。第３図は、第１図の線３
−３に沿つて切断した断面図である。第４図、第
５図、第６Ａ図、第６Ｂ図、第７図、第８図、第
９Ａ図および第９Ｂ図は、本発明のラダム・アク
セス・メモリ・セルの様々な製造段階での断面図
および上面図である。 １００……ウエハ、１０……単結晶シリコン基
板、１２……エピタキシヤル層、１４……ウエル
領域、２０……トレンチ、２２，２４……ポリシ
リコン層、２６……誘電体層、２８……酸化シリ
コン層、３０……ブリツジ接点、３２……絶縁
層、３４…ゲート電極、３６……ソース拡散領
域、３８……ドレン拡散領域。
ンダム・アクセス・メモリ・セルのアレイの上面
図である。第２図は、第１図の線２−２に沿つて
切断した断面図である。第３図は、第１図の線３
−３に沿つて切断した断面図である。第４図、第
５図、第６Ａ図、第６Ｂ図、第７図、第８図、第
９Ａ図および第９Ｂ図は、本発明のラダム・アク
セス・メモリ・セルの様々な製造段階での断面図
および上面図である。 １００……ウエハ、１０……単結晶シリコン基
板、１２……エピタキシヤル層、１４……ウエル
領域、２０……トレンチ、２２，２４……ポリシ
リコン層、２６……誘電体層、２８……酸化シリ
コン層、３０……ブリツジ接点、３２……絶縁
層、３４…ゲート電極、３６……ソース拡散領
域、３８……ドレン拡散領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体表面に穿設したトレンチを少なく
とも誘電体層及び不純物ドープの第１ポリシリコ
ン層で充填してトレンチ内に記憶キヤパシタを形
成し；該トレンチの両側に沿つて複数個の電界効
果型トランジスタのドレイン及びソース領域を配
列し；上記第１ポリシリコン層とソース又はドレ
イン領域とを第２ポリシリコン層でブリツジ状に
相互接続して１デバイス型メモリ・セルを製造す
る方法であつて； 第１ポシリコン層をトレンチから半導体基体表
面上に突出させてその上面及び外側周面が露出す
るように形成し、 上記第１ポリシリコン上面を覆つて絶縁層を設
け、その際、絶縁層の両側端が上記第１ポリシリ
コン外側周面より横方向に張出すように形成し、 半導体基体表面全体に亘つて第２ポリシリコン
層を付着し、 異方性エツチング雰囲気の下で上記第２ポリシ
リコン層を略々垂直方向にエツチングすることに
より、第２ポリシリコン層のうち、上記第１ポリ
シリコン外側周面に付着した垂直部分及び上記絶
縁層の張出部分に整合してマスクされた水平部分
を残存させてブリツジ状接点を形成し、 半導体基体を適切な加熱雰囲気に曝らすことに
より、上記第１ポリシリコン層にドープされた不
純物を第２ポリシリコン層の上記垂直部分内へ拡
散させると共に該拡散不純物の少なくとも一部が
上記水平部分を通つてその下面に位置した半導体
表面領域に拡散して自己整合型のソース又はドレ
イン拡散領域を形成する 事を特徴とする上記メモリ・セルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US919940 | 1986-10-17 | ||
| US06/919,940 US4785337A (en) | 1986-10-17 | 1986-10-17 | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63120462A JPS63120462A (ja) | 1988-05-24 |
| JPH0586072B2 true JPH0586072B2 (ja) | 1993-12-09 |
Family
ID=25442904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62195438A Granted JPS63120462A (ja) | 1986-10-17 | 1987-08-06 | １デバイス型メモリ・セルの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4785337A (ja) |
| EP (1) | EP0264858B1 (ja) |
| JP (1) | JPS63120462A (ja) |
| CA (1) | CA1289243C (ja) |
| DE (1) | DE3789416T2 (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821685B2 (ja) * | 1988-02-26 | 1996-03-04 | 株式会社東芝 | 半導体メモリの製造方法 |
| JPH0262073A (ja) * | 1988-08-26 | 1990-03-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2633650B2 (ja) * | 1988-09-30 | 1997-07-23 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
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