JPH0372652A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0372652A JPH0372652A JP20127590A JP20127590A JPH0372652A JP H0372652 A JPH0372652 A JP H0372652A JP 20127590 A JP20127590 A JP 20127590A JP 20127590 A JP20127590 A JP 20127590A JP H0372652 A JPH0372652 A JP H0372652A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかわり、半導体基板
上の各素子間を電気的に絶縁分離するために、素子間の
領域に絶縁膜を埋め込む半導体装置の製造方法に関する
ものである。
上の各素子間を電気的に絶縁分離するために、素子間の
領域に絶縁膜を埋め込む半導体装置の製造方法に関する
ものである。
半導体としてシリコンを用いた半導体装置、特にＭＯＳ
型半導体装置においては寄生チャネルによる絶縁不良を
なくし、かつ寄生容量を小さくするために素子間のいわ
ゆるフィールド領域に厚い、酸化膜を形成する事が行わ
れている。
型半導体装置においては寄生チャネルによる絶縁不良を
なくし、かつ寄生容量を小さくするために素子間のいわ
ゆるフィールド領域に厚い、酸化膜を形成する事が行わ
れている。
従来このような酸化膜を用いる素子間分離法として、フ
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ここにフィールド酸化膜を埋め込む方法とし
て例えばＢＯＸ法がある。
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ここにフィールド酸化膜を埋め込む方法とし
て例えばＢＯＸ法がある。
ＢＯＸ法に代表される基板をエツチングした後、酸化膜
を埋め込む素子間分離法は素子分離後、基板表面がほぼ
平坦になり、しかも分離領域の寸法は一度のマスク合せ
で決められる。そのため高集積化された集積回路を製作
する上で非常に有効な素子分離技術である。
を埋め込む素子間分離法は素子分離後、基板表面がほぼ
平坦になり、しかも分離領域の寸法は一度のマスク合せ
で決められる。そのため高集積化された集積回路を製作
する上で非常に有効な素子分離技術である。
ＢＯＸ法を第１図を用いて簡単に説明する。
第１図（ａ）に示すように、比抵抗５〜５０ΩＣｌｌｌ
程度のｐ （１０Ｇ）シリコン基板（１）を用意する。
程度のｐ （１０Ｇ）シリコン基板（１）を用意する。
次に熱酸化ＩＩＩ （２）を形成し、その上にマスク材
となる第一の膜、例えばＡｔ膜（３）を堆積し、通常の
写真食刻工程によってレジスト膜（４）で素子形成予定
領域上を覆いＡＪ？膜〈３〉および熱酸化膜（２）をバ
ターニングする。次に（ｂ）図に示すようにＡｔ膜（３
〉をマスクにしてシリコン基板（１）をエツチングしフ
ィールド領域に凹部をつくる。次に同じマスクを用いて
フィールド領域の凹部底面にボロンをイオン注入（５）
する。
となる第一の膜、例えばＡｔ膜（３）を堆積し、通常の
写真食刻工程によってレジスト膜（４）で素子形成予定
領域上を覆いＡＪ？膜〈３〉および熱酸化膜（２）をバ
ターニングする。次に（ｂ）図に示すようにＡｔ膜（３
〉をマスクにしてシリコン基板（１）をエツチングしフ
ィールド領域に凹部をつくる。次に同じマスクを用いて
フィールド領域の凹部底面にボロンをイオン注入（５）
する。
次に（Ｃ〉図に示すようにフィールド領域め溝を酸化膜
（６）で、はぼ平坦になるまで埋め込む。
（６）で、はぼ平坦になるまで埋め込む。
酸化膜の埋め込み方法としては、次に述べるような２段
階の埋め込み技術を用いる。即ち第一段階においては、
Ａｔ膜〈３〉を残したまま半導体表面全面に例えばプラ
ズマＣＶＤ５ ｉ ０２１！を堆積する。次に例えば、
緩衝弗酸で、プラズマＣｖＤＳｉＯ２膜を一部エッチン
グすると、上記凹部側面に堆積したプラズマＣＶＤ５
ｉ ０２膜はエツチング速度が速いため選択的に除去さ
れてしまう。
階の埋め込み技術を用いる。即ち第一段階においては、
Ａｔ膜〈３〉を残したまま半導体表面全面に例えばプラ
ズマＣＶＤ５ ｉ ０２１！を堆積する。次に例えば、
緩衝弗酸で、プラズマＣｖＤＳｉＯ２膜を一部エッチン
グすると、上記凹部側面に堆積したプラズマＣＶＤ５
ｉ ０２膜はエツチング速度が速いため選択的に除去さ
れてしまう。
その後、／ｌ膜を例えば口２８０４と日２０２の混液で
除去すると、ＡＪＩＩ！上のプラズマＣｖＯ８ｉ０２１
１１もリフトオフされ、結局フィールドの凹部は周辺に
のみ細いＶ字溝を残して上記プラズマＳ ｉ ０２ Ｉ
ｌｌで埋め込まれる。次に全面にＣＶＤ５ｉＯ２１１１
を堆積し、ＣＶＤ５ ｉ ０２膜の表面をレジスト膜で
平坦化し、レジストとＣＶＤ５ｉＯ２１１１のエツチン
グ速度が等しくなるようなエツチング条件で、素子形成
領域のシリコン基板が露出するまでエツチングすると、
上記周辺の細いＶ字溝はＣＶＤ５ ｔ ０２ ｍで埋め
込まれ、結果として（Ｃ）図に示すように、フィールド
領域の凹部はほぼ平坦に酸化膜で埋め込まれる。その後
は、素子形成領域に所望の素子を形成する。例えばＭＯ
８型トランジスタを試作した場合を（ｄ）図に示す。（
ｄ）図においてはゲート酸化膜（７〉とゲート電極材料
であるｐｏｌｙｓ ｉ Ｉ！ （８）を示している。図
面とは垂直方向にそれぞれソースとドレインになる拡散
層がある（図面では省略〉 （ｄ）図はＭＯＳトランジ
スタのトランジスタ幅Ｗ方向３− ４− に切断した場合の断面図を示しており、フィールド酸化
膜（６）の間隔がトランジスタ幅Ｗを表わす事になる。
除去すると、ＡＪＩＩ！上のプラズマＣｖＯ８ｉ０２１
１１もリフトオフされ、結局フィールドの凹部は周辺に
のみ細いＶ字溝を残して上記プラズマＳ ｉ ０２ Ｉ
ｌｌで埋め込まれる。次に全面にＣＶＤ５ｉＯ２１１１
を堆積し、ＣＶＤ５ ｉ ０２膜の表面をレジスト膜で
平坦化し、レジストとＣＶＤ５ｉＯ２１１１のエツチン
グ速度が等しくなるようなエツチング条件で、素子形成
領域のシリコン基板が露出するまでエツチングすると、
上記周辺の細いＶ字溝はＣＶＤ５ ｔ ０２ ｍで埋め
込まれ、結果として（Ｃ）図に示すように、フィールド
領域の凹部はほぼ平坦に酸化膜で埋め込まれる。その後
は、素子形成領域に所望の素子を形成する。例えばＭＯ
８型トランジスタを試作した場合を（ｄ）図に示す。（
ｄ）図においてはゲート酸化膜（７〉とゲート電極材料
であるｐｏｌｙｓ ｉ Ｉ！ （８）を示している。図
面とは垂直方向にそれぞれソースとドレインになる拡散
層がある（図面では省略〉 （ｄ）図はＭＯＳトランジ
スタのトランジスタ幅Ｗ方向３− ４− に切断した場合の断面図を示しており、フィールド酸化
膜（６）の間隔がトランジスタ幅Ｗを表わす事になる。
しかしながら、このような従来の８０Ｘ法による素子分
離においてはフィールドに形成した凹部の側壁には反転
を防止するためのボロンのイオン注入（５）が行われて
いない。そのため、上記側壁においては、寄生チャネル
が形成されやすくなり、特にゲート電極（８）によって
側面の上部にはＭＯＳトランジスタの閾値電圧より低い
ゲート電圧で寄生チャネルが形成されてしまう。この様
子を示・したのが第２図である。第２図は試作したトラ
ンジスタのサブ・スレシホールド特性（１０９Ｉｏ−Ｖ
ａ特性）を示したもので、本来の特性■に上記溝部側面
でできる寄生トランジスタの特性■が加算されるため、
実線で示すようなキンクを持った特性が現われる。この
ように従来ＢＯｘ法において上記溝部側面にできる寄生
トランジスタはＯＦＦ状態でのリーク電流の原因となり
素子特性を劣化させる事になる。
離においてはフィールドに形成した凹部の側壁には反転
を防止するためのボロンのイオン注入（５）が行われて
いない。そのため、上記側壁においては、寄生チャネル
が形成されやすくなり、特にゲート電極（８）によって
側面の上部にはＭＯＳトランジスタの閾値電圧より低い
ゲート電圧で寄生チャネルが形成されてしまう。この様
子を示・したのが第２図である。第２図は試作したトラ
ンジスタのサブ・スレシホールド特性（１０９Ｉｏ−Ｖ
ａ特性）を示したもので、本来の特性■に上記溝部側面
でできる寄生トランジスタの特性■が加算されるため、
実線で示すようなキンクを持った特性が現われる。この
ように従来ＢＯｘ法において上記溝部側面にできる寄生
トランジスタはＯＦＦ状態でのリーク電流の原因となり
素子特性を劣化させる事になる。
本発明は、かかる従来法の欠点に鑑みなされたもので凹
部形成前に、素子形成領域表面に設けた被膜をマスクに
基体と同導伝型不純物のイオン注入を行って凹ａ１１１
１１壁にも基体と同導伝型不純物の添加を行い、このイ
オン注入工程中、注入深さ及びドーズ量を変えることに
より所望の不純物分布を得ることによって高集積化を計
りながら素子特性を向上させた素子間分離法を実現する
半導体装置の製造方法を提供するものである。
部形成前に、素子形成領域表面に設けた被膜をマスクに
基体と同導伝型不純物のイオン注入を行って凹ａ１１１
１１壁にも基体と同導伝型不純物の添加を行い、このイ
オン注入工程中、注入深さ及びドーズ量を変えることに
より所望の不純物分布を得ることによって高集積化を計
りながら素子特性を向上させた素子間分離法を実現する
半導体装置の製造方法を提供するものである。
以下本発明の一実施例を第３図（ａ）〜（ｆ）を用いて
説明する。
説明する。
第３図（ａ）に於て示された様に半導体基体、例えばＰ
型シリコン基板（３１）上に熱酸化１！１（３２）及び
、１ｍ（３３）から成る被膜を素子形成部を覆う如くに
形成する。次にこの、１膜（３３）をマスクに基板と同
導伝型不純物、例えばボロンを例えば、５０Ｋ ｅ Ｖ
の加速電圧で１ｘ １０’ ／ａｍ−２イオン注入する
。次に加速電圧を例えば１８０Ｋ ｅ Ｖに変え、ドー
ズＩ １ ｘ １（１７ｃｍ−２で再びボロンをイオン
注入する。以上都合２回のイオン注入を行うと、５− ＝６− 第３図（ｂ）に示した様なボロンのイオン注入層（３４
）が形成される。次いで同じ／ｌ膜（３３）をマスクと
して、基板シリコンを例えばリアクティブイオンエツチ
ングを用いて約０．６μｍの深さにエツチングを行いフ
ィールド部（素子間分離領域）に凹部を形成する。更に
この凹部の底にボロンをイオン注入する（第３図（Ｃ）
〉。以下は例えば従来のＢＯＸ法と同様の２段階の酸化
膜埋め込みにより、この凹部を例えばシリコン酸化物（
ＳｉＯ２）で埋め込み第３図（ｄ）の如くフィールド酸
化膜（３５ンが埋め込まれた構造を得る。
型シリコン基板（３１）上に熱酸化１！１（３２）及び
、１ｍ（３３）から成る被膜を素子形成部を覆う如くに
形成する。次にこの、１膜（３３）をマスクに基板と同
導伝型不純物、例えばボロンを例えば、５０Ｋ ｅ Ｖ
の加速電圧で１ｘ １０’ ／ａｍ−２イオン注入する
。次に加速電圧を例えば１８０Ｋ ｅ Ｖに変え、ドー
ズＩ １ ｘ １（１７ｃｍ−２で再びボロンをイオン
注入する。以上都合２回のイオン注入を行うと、５− ＝６− 第３図（ｂ）に示した様なボロンのイオン注入層（３４
）が形成される。次いで同じ／ｌ膜（３３）をマスクと
して、基板シリコンを例えばリアクティブイオンエツチ
ングを用いて約０．６μｍの深さにエツチングを行いフ
ィールド部（素子間分離領域）に凹部を形成する。更に
この凹部の底にボロンをイオン注入する（第３図（Ｃ）
〉。以下は例えば従来のＢＯＸ法と同様の２段階の酸化
膜埋め込みにより、この凹部を例えばシリコン酸化物（
ＳｉＯ２）で埋め込み第３図（ｄ）の如くフィールド酸
化膜（３５ンが埋め込まれた構造を得る。
更に例えばゲート酸化Ｉｔ！ （３６） 、ポリシリコ
ンゲート（３７）を形威し、このポリシリコンゲート（
３７）をマスクにＡＳをイオン注入してソース。
ンゲート（３７）を形威し、このポリシリコンゲート（
３７）をマスクにＡＳをイオン注入してソース。
ドレイン（３８〉が順次形成されＭＯＳトランジスタが
完成される。尚、第３図（ｅ）（ｆ）はそれぞれＭＯＳ
トランジスタのチャネルに垂直な方向及びチャネルに平
行な方向に沿っての断面図である。以上の方法によると
、フィールド酸化膜の側壁部（３９〉にボロンが導入さ
れている為、従来の方法の様に、この部分に寄生トラン
ジスタが形成されトランジスタのリーク電流を増加させ
ることが全くなくなった。又、ボロンのイオン注入を加
速電圧及びドーズ量を変えて２回行った為、最終的には
第３図（ｅ）に示した様に浅い位置で濃度が高く、深い
位置で濃度の低い状態が実現されている。この様に本発
明によれば凹部側壁が急峻であっても、又、凹部形成時
にマスク下にサイドエツチングが入っても不純物が有効
に添加でき、又、第３図（ｅ）の様な分布を実現するこ
とによりリーク電流発生を有効におさえつつ且つソース
、ドレインの接合容量を小さくし、素子の動作速度も向
上することが出来た。
完成される。尚、第３図（ｅ）（ｆ）はそれぞれＭＯＳ
トランジスタのチャネルに垂直な方向及びチャネルに平
行な方向に沿っての断面図である。以上の方法によると
、フィールド酸化膜の側壁部（３９〉にボロンが導入さ
れている為、従来の方法の様に、この部分に寄生トラン
ジスタが形成されトランジスタのリーク電流を増加させ
ることが全くなくなった。又、ボロンのイオン注入を加
速電圧及びドーズ量を変えて２回行った為、最終的には
第３図（ｅ）に示した様に浅い位置で濃度が高く、深い
位置で濃度の低い状態が実現されている。この様に本発
明によれば凹部側壁が急峻であっても、又、凹部形成時
にマスク下にサイドエツチングが入っても不純物が有効
に添加でき、又、第３図（ｅ）の様な分布を実現するこ
とによりリーク電流発生を有効におさえつつ且つソース
、ドレインの接合容量を小さくし、素子の動作速度も向
上することが出来た。
次に本発明の第２の実施例を第４図に示す。
この実施例では、シリコンエツチング前のイオン注入を
３回行っており、第１の実施例と同様の２回のイオン注
入に加えて更に２５０Ｋ Ｖで１Ｘ１０１４／ＣＩＢ−
２のボロンのイオン注入を行ったものである。
３回行っており、第１の実施例と同様の２回のイオン注
入に加えて更に２５０Ｋ Ｖで１Ｘ１０１４／ＣＩＢ−
２のボロンのイオン注入を行ったものである。
即ち、側壁部のボロンの分布は、深い部分で更に濃度が
高く、且つ素子形成領域につき出した形に７− なっている。こうすることにより、ドレイン近傍でのイ
ンパクトアイオニゼーションにより発生した電子が他の
領域へ侵入するのを防ぐことが出来、例えばダイナミッ
クＲＡＭの製造に用いた場合などは回路の信頼性を大き
く向上させることが出来た。
高く、且つ素子形成領域につき出した形に７− なっている。こうすることにより、ドレイン近傍でのイ
ンパクトアイオニゼーションにより発生した電子が他の
領域へ侵入するのを防ぐことが出来、例えばダイナミッ
クＲＡＭの製造に用いた場合などは回路の信頼性を大き
く向上させることが出来た。
以上、述べた如く、本発明の方法は従来法にない数々の
すぐれた特徴をもっていることが判る。
すぐれた特徴をもっていることが判る。
尚、上記実施例では、シリコンエツチング前のボロンの
イオン注入を２回〜３回行う場合についてのみ述べたが
これは２回以上ならいかなる条件の組合せで行ってもよ
い。例えば不純物の種類を夫々変えても良い。加速電圧
、ドーズ量を連続的に変えながらイオン注入する事も可
能である。又、Ｓｌの凹部にＳｉＯ２を埋め込む手法と
して２段階で埋め込むいわゆるＢＯＸ法の場合について
のみ述べたが、例えば基板Ｓｉ自身を選択酸化すること
により酸化膜を形成してフィールド部の凹部を埋め込ん
でもよい。又基板としてＰ型基板の場合のみを述べたが
Ｎ型基板でもよく、又Ｐ，Ｎ両方の存在するいわゆるＣ
ＭＯＳのプロセスに用いてもよい。又ＳＯＳやその他、
絶縁膜上に形成された半導体膜に素子を形成する場合に
用いてもよい。そして、この様な場合、基板のエツチン
グを下の絶縁膜表面にまで達する如く行ってもよい。
イオン注入を２回〜３回行う場合についてのみ述べたが
これは２回以上ならいかなる条件の組合せで行ってもよ
い。例えば不純物の種類を夫々変えても良い。加速電圧
、ドーズ量を連続的に変えながらイオン注入する事も可
能である。又、Ｓｌの凹部にＳｉＯ２を埋め込む手法と
して２段階で埋め込むいわゆるＢＯＸ法の場合について
のみ述べたが、例えば基板Ｓｉ自身を選択酸化すること
により酸化膜を形成してフィールド部の凹部を埋め込ん
でもよい。又基板としてＰ型基板の場合のみを述べたが
Ｎ型基板でもよく、又Ｐ，Ｎ両方の存在するいわゆるＣ
ＭＯＳのプロセスに用いてもよい。又ＳＯＳやその他、
絶縁膜上に形成された半導体膜に素子を形成する場合に
用いてもよい。そして、この様な場合、基板のエツチン
グを下の絶縁膜表面にまで達する如く行ってもよい。
第１図（ａ）〜（ｄ）は従来法を説明する為の工程断面
図、第２図は従来法で得られるＩｏ−Ｖａ特性図、第３
図（ａ）〜（ｆ）は本発明の一実施例を示す工程断面図
、第４図は本発明の第２の実施例で得られたＭＯＳＦＥ
Ｔの断面図である。 図に於て １、３１ ３、３３ ５、３４ ８、３７
図、第２図は従来法で得られるＩｏ−Ｖａ特性図、第３
図（ａ）〜（ｆ）は本発明の一実施例を示す工程断面図
、第４図は本発明の第２の実施例で得られたＭＯＳＦＥ
Ｔの断面図である。 図に於て １、３１ ３、３３ ５、３４ ８、３７
Claims (2)
- （１）半導体基体上に選択的に被膜を形成する工程と、
この被膜をマスクとして基体と同導伝型不純物をイオン
注入する工程と、前記被膜をエッチングマスクとして基
体をエッチングし、側壁に前記不純物が添加された凹部
を形成する工程と、この凹部を絶縁物で埋め込む工程と
を備え、前記イオン注入工程中、注入深さ及びドーズ量
を変化させることにより凹部側壁に所望の不純物分布を
得るようにした事を特徴とする半導体装置の製造方法。 - （２）加速電圧を変えて複数回イオン注入する事により
注入深さを変化させるようにした事を特徴とする前記特
許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20127590A JPH0738410B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20127590A JPH0738410B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14379981A Division JPS5846648A (ja) | 1981-06-10 | 1981-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372652A true JPH0372652A (ja) | 1991-03-27 |
| JPH0738410B2 JPH0738410B2 (ja) | 1995-04-26 |
Family
ID=16438265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20127590A Expired - Lifetime JPH0738410B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738410B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005033165A (ja) * | 2003-07-12 | 2005-02-03 | Hynix Semiconductor Inc | 半導体素子のトレンチ形成方法 |
-
1990
- 1990-07-31 JP JP20127590A patent/JPH0738410B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005033165A (ja) * | 2003-07-12 | 2005-02-03 | Hynix Semiconductor Inc | 半導体素子のトレンチ形成方法 |
| JP4699691B2 (ja) * | 2003-07-12 | 2011-06-15 | マグナチップセミコンダクター有限会社 | 半導体素子のトレンチ形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738410B2 (ja) | 1995-04-26 |
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