JPH0738410B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0738410B2 JPH0738410B2 JP20127590A JP20127590A JPH0738410B2 JP H0738410 B2 JPH0738410 B2 JP H0738410B2 JP 20127590 A JP20127590 A JP 20127590A JP 20127590 A JP20127590 A JP 20127590A JP H0738410 B2 JPH0738410 B2 JP H0738410B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- recess
- substrate
- ion
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 本発明は半導体装置の製造方法にかかわり、半導体基板
上の各素子間を電気的に絶縁分離するために、素子間の
領域に絶縁膜を埋め込む半導体装置の製造方法に関する
ものである。
上の各素子間を電気的に絶縁分離するために、素子間の
領域に絶縁膜を埋め込む半導体装置の製造方法に関する
ものである。
半導体としてシリコンを用いた半導体装置、特にMOS型
半導体装置においては寄生チャネルによる絶縁不良をな
くし、かつ寄生容量を小さくするために素子間のいわゆ
るフィールド領域に厚い、酸化膜を形成する事が行われ
ている。
半導体装置においては寄生チャネルによる絶縁不良をな
くし、かつ寄生容量を小さくするために素子間のいわゆ
るフィールド領域に厚い、酸化膜を形成する事が行われ
ている。
従来このような酸化膜を用いる素子間分離法として、フ
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ここにフィールド酸化膜を埋め込む方法とし
て例えばBOX法がある。BOX法に代表される基板をエッチ
ングした後、酸化膜を埋め込む素子間分離法は素子分離
後、基板表面がほぼ平坦になり、しかも分離領域の寸法
は一度のマスク合せで決められる。そのため高集積化さ
れた集積回路を製作する上で非常に有効な素子分離技術
である。
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ここにフィールド酸化膜を埋め込む方法とし
て例えばBOX法がある。BOX法に代表される基板をエッチ
ングした後、酸化膜を埋め込む素子間分離法は素子分離
後、基板表面がほぼ平坦になり、しかも分離領域の寸法
は一度のマスク合せで決められる。そのため高集積化さ
れた集積回路を製作する上で非常に有効な素子分離技術
である。
BOX法を第１図を用いて簡単に説明する。
第１図（ａ）に示すように、比抵抗５〜50Ωcm程度のＰ
（100）シリコン基板（１）を用意する。次に熱酸化膜
（２）を形成し、その上にマスク材となる第一の膜、例
えばAl膜（３）を堆積し、通常の写真食刻工程によって
レジスト膜（４）で素子形成予定領域上を覆いAl膜
（３）および熱酸化膜（２）をパターニングする。次に
（ｂ）図に示すようにAl膜（３）をマスクにしてシリコ
ン基板（１）をエッチングしフィールド領域に凹部をつ
くる。次に同じマスクを用いてフィールド領域に凹部底
面にボロンをイオン注入（５）する。次に（ｃ）図に示
すようにフィールド領域の溝を酸化膜（６）で、ほぼ平
坦になるまで埋め込む。酸化膜の埋め込み方法として
は、次に述べるような２段階の埋め込み技術を用いる。
即ち第一段階においては、Al膜（３）を残したまま半導
体表面全面に例えばプラズマCVDSiO2膜を堆積する。次
に例えば、緩衝弗酸で、プラズマCVDSiO2膜を一部エッ
チングすると、上記凹部側面に堆積したプラズマCVDSiO
2膜はエッチング速度が速いため選択的に除去されてし
まう。その後、Al膜を例えばH2SO4とH2O2の混液で除去
すると、Al膜上のプラズマCVDSiO2膜もリフトオフさ
れ、結局フィールドの凹部は周辺にのみ細いＶ字溝を残
して上記プラズマSiO2膜で埋め込まれる。次に全面にCV
DSiO2膜を堆積し、CVDSiO2膜の表面をレジスト膜で平坦
化し、レジストとCVDSiO2膜のエッチング速度が等しく
なるようなエッチング条件で、素子形成領域のシリコン
基板が露出するまでエッチングすると、上記周辺の細い
Ｖ字溝はCVDSiO2膜で埋め込まれ、結果として（ｃ）図
に示すように、フィールド領域の凹部はほぼ平坦に酸化
膜で埋め込まれる。その後は、素子形成領域に所望の素
子を形成する。例えばMOS型トランジスタを試作した場
合を（ｄ）図に示す。（ｄ）図においてはゲート酸化膜
（７）とゲート電極材料であるpolySi膜（８）を示して
いる。図面とは垂直方向にそれぞれソースとドレインに
なる拡散層がある（図面では省略）（ｄ）図はMOS型ト
ランジスタのトランジスタ幅Ｗ方向に切断した場合の断
面図を示しており、フィールド酸化膜（６）の間隔がト
ランジスタ幅Ｗを表わす事になる。
（100）シリコン基板（１）を用意する。次に熱酸化膜
（２）を形成し、その上にマスク材となる第一の膜、例
えばAl膜（３）を堆積し、通常の写真食刻工程によって
レジスト膜（４）で素子形成予定領域上を覆いAl膜
（３）および熱酸化膜（２）をパターニングする。次に
（ｂ）図に示すようにAl膜（３）をマスクにしてシリコ
ン基板（１）をエッチングしフィールド領域に凹部をつ
くる。次に同じマスクを用いてフィールド領域に凹部底
面にボロンをイオン注入（５）する。次に（ｃ）図に示
すようにフィールド領域の溝を酸化膜（６）で、ほぼ平
坦になるまで埋め込む。酸化膜の埋め込み方法として
は、次に述べるような２段階の埋め込み技術を用いる。
即ち第一段階においては、Al膜（３）を残したまま半導
体表面全面に例えばプラズマCVDSiO2膜を堆積する。次
に例えば、緩衝弗酸で、プラズマCVDSiO2膜を一部エッ
チングすると、上記凹部側面に堆積したプラズマCVDSiO
2膜はエッチング速度が速いため選択的に除去されてし
まう。その後、Al膜を例えばH2SO4とH2O2の混液で除去
すると、Al膜上のプラズマCVDSiO2膜もリフトオフさ
れ、結局フィールドの凹部は周辺にのみ細いＶ字溝を残
して上記プラズマSiO2膜で埋め込まれる。次に全面にCV
DSiO2膜を堆積し、CVDSiO2膜の表面をレジスト膜で平坦
化し、レジストとCVDSiO2膜のエッチング速度が等しく
なるようなエッチング条件で、素子形成領域のシリコン
基板が露出するまでエッチングすると、上記周辺の細い
Ｖ字溝はCVDSiO2膜で埋め込まれ、結果として（ｃ）図
に示すように、フィールド領域の凹部はほぼ平坦に酸化
膜で埋め込まれる。その後は、素子形成領域に所望の素
子を形成する。例えばMOS型トランジスタを試作した場
合を（ｄ）図に示す。（ｄ）図においてはゲート酸化膜
（７）とゲート電極材料であるpolySi膜（８）を示して
いる。図面とは垂直方向にそれぞれソースとドレインに
なる拡散層がある（図面では省略）（ｄ）図はMOS型ト
ランジスタのトランジスタ幅Ｗ方向に切断した場合の断
面図を示しており、フィールド酸化膜（６）の間隔がト
ランジスタ幅Ｗを表わす事になる。
しかしながら、このような従来のBOX法による素子分離
においてはフィールドに形成した凹部の側壁には反転を
防止するためのボロンのイオン注入（５）が行われてい
ない。そのため、上記側壁においては、寄生チャネルが
形成されやすくなり、特にゲート電極（８）によって側
面の上部にはMOSトランジスタの閾値電圧より低いゲー
ト電圧で寄生チャネルが形成されてしまう。この様子を
示したのが第２図である。第２図は試作したトランジス
タのサブ・スレシホールド特性（logID-VG特性）を示し
たもので、本来の特性に上記溝部側面でできる寄生ト
ランジスタの特性が加算されるため、実線で示すよう
なキンクを持った特性が現われる。このように従来BOX
法において上記溝部側面にできる寄生トランジスタはOF
F状態でのリーク電流の原因となり素子特性を劣化させ
る事になる。
においてはフィールドに形成した凹部の側壁には反転を
防止するためのボロンのイオン注入（５）が行われてい
ない。そのため、上記側壁においては、寄生チャネルが
形成されやすくなり、特にゲート電極（８）によって側
面の上部にはMOSトランジスタの閾値電圧より低いゲー
ト電圧で寄生チャネルが形成されてしまう。この様子を
示したのが第２図である。第２図は試作したトランジス
タのサブ・スレシホールド特性（logID-VG特性）を示し
たもので、本来の特性に上記溝部側面でできる寄生ト
ランジスタの特性が加算されるため、実線で示すよう
なキンクを持った特性が現われる。このように従来BOX
法において上記溝部側面にできる寄生トランジスタはOF
F状態でのリーク電流の原因となり素子特性を劣化させ
る事になる。
以下本発明の一実施例を第３図（Ａ）〜（ｆ）を用いて
説明する。
説明する。
第３図（ａ）に於て示された様に半導体基体、例えばＰ
型シリコン基板（31）上に熱酸化膜（32）及びAl膜（3
3）から成る被膜を素子形成部を覆う如くに形成する。
次にこのAl膜（33）をマスクに基板と同導電型不純物、
例えばボロンを例えば、50KeVの加速電圧で１×1013/cm
-2イオン注入する。次に加速電圧を例えば180KeVに変
え、ドーズ量１×1012/cm-2で再びボロンをイオン注入
する。以上都合２回のイオン注入を行うと、第３図
（ｂ）に示した様なボロンのイオン注入層（34）が形成
される。次いで同じAl膜（33）をマスクとして、基板シ
リコンを例えばリアクティブイオンエッチングを用いて
約0.6μｍの深さにエッチングを行いフィールド部（素
子間分離領域）に凹部を形成する。更にこの凹部の底に
ボロンをイオン注入する（第３図（ｃ））。以下は例え
ば従来のBOX法と同様の２段階の酸化膜埋め込みによ
り、この凹部を例えばシリコン酸化物(SiO2)で埋め込み
第３図（ｄ）の如くフィールド酸化膜（35）が埋め込ま
れた構造を得る。更に例えばゲート酸化膜（36）、ポリ
シリコンゲート（37）を形成し、このポリシリコンゲー
ト（37）をマスクにAsをイオン注入してソース，ドレイ
ン（38）が順次形成されMOSトランジスタが完成され
る。尚、第３図（ｅ）（ｆ）はそれぞれMOSトランジス
タのチャネルに垂直な方向及びチャネルに平行な方向に
沿っての断面図である。以上の方法によると、フィール
ド酸化膜の側壁部（39）にボロンが導入されている為、
従来の方法の様に、この部分に寄生トランジスタが形成
されトランジスタのリーク電流を増加させることが全く
なくなった。又、ボロンのイオン注入を加速電圧及びド
ーズ量を変えて２回行った為、最終的には第３図（ｅ）
に示した様に浅い位置で濃度が高く、深い位置で濃度の
低い状態が実現されている。この様に本発明によれば凹
部側壁が急峻であっても、又、凹部形成時にマスク下に
サイドエッチングが入っても不純物が有効に添加でき、
又、第３図（ｅ）の様な分布を実現することによりリー
ク電流発生を有効におさえつつ且つソース，ドリインの
接合容量を小さくし、素子の動作速度も向上することが
出来た。
型シリコン基板（31）上に熱酸化膜（32）及びAl膜（3
3）から成る被膜を素子形成部を覆う如くに形成する。
次にこのAl膜（33）をマスクに基板と同導電型不純物、
例えばボロンを例えば、50KeVの加速電圧で１×1013/cm
-2イオン注入する。次に加速電圧を例えば180KeVに変
え、ドーズ量１×1012/cm-2で再びボロンをイオン注入
する。以上都合２回のイオン注入を行うと、第３図
（ｂ）に示した様なボロンのイオン注入層（34）が形成
される。次いで同じAl膜（33）をマスクとして、基板シ
リコンを例えばリアクティブイオンエッチングを用いて
約0.6μｍの深さにエッチングを行いフィールド部（素
子間分離領域）に凹部を形成する。更にこの凹部の底に
ボロンをイオン注入する（第３図（ｃ））。以下は例え
ば従来のBOX法と同様の２段階の酸化膜埋め込みによ
り、この凹部を例えばシリコン酸化物(SiO2)で埋め込み
第３図（ｄ）の如くフィールド酸化膜（35）が埋め込ま
れた構造を得る。更に例えばゲート酸化膜（36）、ポリ
シリコンゲート（37）を形成し、このポリシリコンゲー
ト（37）をマスクにAsをイオン注入してソース，ドレイ
ン（38）が順次形成されMOSトランジスタが完成され
る。尚、第３図（ｅ）（ｆ）はそれぞれMOSトランジス
タのチャネルに垂直な方向及びチャネルに平行な方向に
沿っての断面図である。以上の方法によると、フィール
ド酸化膜の側壁部（39）にボロンが導入されている為、
従来の方法の様に、この部分に寄生トランジスタが形成
されトランジスタのリーク電流を増加させることが全く
なくなった。又、ボロンのイオン注入を加速電圧及びド
ーズ量を変えて２回行った為、最終的には第３図（ｅ）
に示した様に浅い位置で濃度が高く、深い位置で濃度の
低い状態が実現されている。この様に本発明によれば凹
部側壁が急峻であっても、又、凹部形成時にマスク下に
サイドエッチングが入っても不純物が有効に添加でき、
又、第３図（ｅ）の様な分布を実現することによりリー
ク電流発生を有効におさえつつ且つソース，ドリインの
接合容量を小さくし、素子の動作速度も向上することが
出来た。
次に本発明の第２の実施例を第４図に示す。
この実施例では、シリコンエッチング前のイオン注入を
３回行っており、第１の実施例と同様の２回のイオン注
入に加えて更に250KVで１×1014/cm-2のボロンのイオン
注入を行ったものである。即ち、側壁部のボロンの分布
は、深い部分で更に濃度が高く、且つ素子形成領域につ
き出した形になっている。こうすることにより、ドレイ
ン近傍でのインパクトアイオニゼーションにより発生し
た電子が他の領域へ侵入するのを防ぐことが出来、例え
ばダイナミックRAMの製造に用いた場合などは回路の信
頼性を大きく向上させることが出来た。
３回行っており、第１の実施例と同様の２回のイオン注
入に加えて更に250KVで１×1014/cm-2のボロンのイオン
注入を行ったものである。即ち、側壁部のボロンの分布
は、深い部分で更に濃度が高く、且つ素子形成領域につ
き出した形になっている。こうすることにより、ドレイ
ン近傍でのインパクトアイオニゼーションにより発生し
た電子が他の領域へ侵入するのを防ぐことが出来、例え
ばダイナミックRAMの製造に用いた場合などは回路の信
頼性を大きく向上させることが出来た。
以上、述べた如く、本発明の方法は従来法にない数々の
すぐれた特徴をもっていることが判る。尚、上記実施例
では、基板としてＰ型基板の場合のみを述べたがＮ型基
板でもよく、又P,N両方の存在するいわゆるCMOSのプロ
セスに用いてもよい。又SOSやその他、絶縁膜上に形成
された半導体膜に素子を形成する場合に用いてもよい。
そして、この様な場合、基板のエッチングを下の絶縁膜
表面にまで達する如く行ってもよい。
すぐれた特徴をもっていることが判る。尚、上記実施例
では、基板としてＰ型基板の場合のみを述べたがＮ型基
板でもよく、又P,N両方の存在するいわゆるCMOSのプロ
セスに用いてもよい。又SOSやその他、絶縁膜上に形成
された半導体膜に素子を形成する場合に用いてもよい。
そして、この様な場合、基板のエッチングを下の絶縁膜
表面にまで達する如く行ってもよい。
第１図は従来法を説明する為の工程断面図、第２図は従
来法で得られるID-VG特性図、第３図は本発明の一実施
例を示す工程断面図、第４図は本発明の第２の実施例で
得られたMOSFETの断面図である。図に於て 1,31……シリコン基板 3,33……Al膜 5,34……ボロン，イオン注入層 3,37……ポリシリコンゲート
来法で得られるID-VG特性図、第３図は本発明の一実施
例を示す工程断面図、第４図は本発明の第２の実施例で
得られたMOSFETの断面図である。図に於て 1,31……シリコン基板 3,33……Al膜 5,34……ボロン，イオン注入層 3,37……ポリシリコンゲート
Claims (2)
- 【請求項１】半導体基体のチャネル形成予定領域上に選
択的に被膜を形成する工程と、この被膜をマスクとして
基体と同導伝型不純物を注入深さ及びドーズ量を変化さ
せてイオン注入する第１のイオン注入工程と、前記被膜
をエッチングマスクとして基体を異方性エッチングし、
前記被膜下のチャネル領域の側壁全面に前記不純物が添
加された凹部を形成するとともに前記凹部の底面を前記
不純物の拡散ピーク位置よりも深くなるようにする工程
と、その後、前記凹部底面に基体と同導伝型の不純物を
イオン注入する第２のイオン注入を行い、拡散させる工
程と、この凹部を絶縁物で埋め込む工程とを備え、凹部
側壁と底面に所望の不純物分布を得るようにした事を特
徴とする半導体装置の製造方法。 - 【請求項２】前記第１のイオン注入の際、加速電圧を変
えて複数回イオン注入することにより注入深さを変化さ
せるようにした事を特徴とする前記特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20127590A JPH0738410B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20127590A JPH0738410B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14379981A Division JPS5846648A (ja) | 1981-06-10 | 1981-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372652A JPH0372652A (ja) | 1991-03-27 |
| JPH0738410B2 true JPH0738410B2 (ja) | 1995-04-26 |
Family
ID=16438265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20127590A Expired - Lifetime JPH0738410B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738410B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525925B1 (ko) * | 2003-07-12 | 2005-11-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 트렌치 형성방법 |
-
1990
- 1990-07-31 JP JP20127590A patent/JPH0738410B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0372652A (ja) | 1991-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4803176A (en) | Integrated circuit structure with active device in merged slot and method of making same | |
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US4523369A (en) | Method for manufacturing a semiconductor device | |
| JP2773611B2 (ja) | 絶縁物分離半導体装置 | |
| EP0224717B1 (en) | Self-aligned channel stop | |
| US4717682A (en) | Method of manufacturing a semiconductor device with conductive trench sidewalls | |
| JP2001077368A (ja) | 半導体装置及びその製造方法 | |
| US4853342A (en) | Method of manufacturing semiconductor integrated circuit device having transistor | |
| US5480816A (en) | Method of fabricating a bipolar transistor having a link base | |
| US5291049A (en) | Mosfet with buried element isolation regions | |
| JP2002016080A (ja) | トレンチゲート型ｍｏｓｆｅｔの製造方法 | |
| US6057209A (en) | Semiconductor device having a nitrogen bearing isolation region | |
| JPH08264789A (ja) | 絶縁ゲート半導体装置および製造方法 | |
| US5612244A (en) | Insulated gate semiconductor device having a cavity under a portion of a gate structure and method of manufacture | |
| EP0412263B1 (en) | Method of forming a contact hole in semiconductor integrated circuit | |
| JPH0334656B2 (ja) | ||
| JPH0738410B2 (ja) | 半導体装置の製造方法 | |
| JP3084523B2 (ja) | 半導体装置の製造方法 | |
| JP2509708B2 (ja) | Ｓｏｉ型半導体装置及びその製造方法 | |
| JPS6160589B2 (ja) | ||
| JP2674568B2 (ja) | 半導体装置の製造方法 | |
| JPH0334655B2 (ja) | ||
| JPH0481339B2 (ja) | ||
| US6808999B2 (en) | Method of making a bipolar transistor having a reduced base transit time |