KR19990041898A - 고속/고성능 모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 고속/고성능 모스 트랜지스터는 제 1 전도형 불순물을 포함하는 반도체 기판과, 반도체 기판의 표면상에 형성된 게이트 절연막과, 게이트 절연막상에 형성된 게이트 전극과, 게이트 전극의 표면산화에 의해 형성된 산화막과, 게이트 전극의 측벽에 형성된 제 1 스페이서와, 제 1 스페이서의 경사측벽에 형성된 제 2 스페이서와, 게이트 전극의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 반도체 기판의 표면근방에 경사주입되어 제 1 깊이로 형성된 저농도의 제1 불순물층(LDD)과, 제 1 스페이서 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 반도체 기판의 표면근방에 경사주입되어 제 1 깊이보다 더 깊은 제 2 깊이로 형성된 중농도의 제 2 불순물층(MDD)과, 제 1 스페이서 엣지에 셀프 얼라인되도록 제 1 전도형의 불순물이 반도체 기판의 표면근방에 경사주입되어 중농도의 제 2 불순물층을 감싸는 제 3 깊이로 형성되고 반도체 기판의 불순물 농도 보다 더 높은 불순물농도를 가지는 제 3 불순물층(Pocket)과, 제 2 스페이서 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 반도체 기판의 표면근방에 주입되어 제 3 깊이보다 더 깊은 제 4 깊이로 형성된 고농도의 제 4 불순물층(S/D)을 포함한다.

Description

고속/고성능 모스 트랜지스터 및 그 제조방법
본 발명은 모스 트랜지스터 및 그 제조방법에 관한 것으로서, 특히 0.25㎛ 이하의 고속 반도체 장치에서 소자의 미세화로 인한 단채널현상을 억제하고 소자의 고속/고성능을 유지할 수 있는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 제조기술의 발달로 소자의 크기가 쿼터 미크론급으로 미세화되어 감에 따라 모스 트랜지스터에서 나타나는 현상은 장채널에서 발생하는 현상과는 다른 양상을 보이고 있다.
가장 대표적인 현상은 단채널 효과이다.
단채널 효과는 하프미크론이하의 게이트 길이에서 일반적으로 장채널 대비 단채널에서의 문턱전압이 감소하는 현상을 말한다.
이러한 단채널효과는 1차원 전하분배모델(1-Dimensional Charge Sharing Method)로 간단히 해석될 수 있고, 2차원 전위장벽 저하(2-Dimensional Potential Barrier Lowering)에 의한 수치해석법으로 정확한 모델링이 가능하게 되었다.
단채널효과를 억제하기 위해서는 게이트 산화막의 두께를 감소시키고, 게이트 아래의 공핍층 최대폭(Depletion Maximum Width)을 감소시키며, 기판농도를 감소시켜야 되는 수식적 유추를 이끌어 낼 수 있으나 무엇보다도 얕은 접합(Shallow Junction)을 형성시켜야 되는 것이 강조되고 있다.
따라서, 현재의 ULSI(Ultra Large Scale Integration) 기술에서는 얕은 이온 주입장비를 도입하였고, 후속 열처리를 RTA(Rapid Thermal Anneal) 기법을 사용하여 얕은 접합을 구현하고자 하는 시도가 진행되고 있으며, 양산 단계에 도입되기 시작하고 있다.
그러나 상술한 두가지의 얕은 접합을 형성하기 위한 기법의 도입에도 불구하고, 쿼터미크론급의 소자에서 요구되는 수준이 갈수록 높아지고, 장비의 한계와 양산성을 고려한 공정제어성(Process Controllability)를 고려할 경우에 단순한 구조에서의 얕은 접합을 위한 노력도 한계에 도달하고 있음을 알 수 있다.
기존의 모스 트랜지스터는 LDD(Lightly Doped Drain)구조로 대표된다고 볼수 있다.
이러한 LDD구조는 얕은 접합구조에서 MDD(Moderate Doped Drain)구조로 진행되고 있다.
LDD구조에 비해 MDD구조는 LDD영역의 도핑레벨을 ∼E14/㎠에서 ∼E15/㎠로 증가시킴으로서 소자성능의 향상을 꾀하고 있다.
그러나 MDD영역에서 도핑레벨의 증가는 단채널화에 따라 단채널효과를 발생시키는 지배적인 원인으로 작용하게 된다.
따라서 본 발명의 목적은 소자의 미세화에 따른 단채널효과를 억제시킬 수 있는 고속/고성능 모스 트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 모스 트랜지스터는 제 1 전도형 불순물을 포함하는 반도체 기판과, 상기 반도체 기판의 표면상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트 전극과, 상기 게이트 전극의 표면산화에 의해 형성된 산화막과, 상기 게이트 전극의 측벽에 형성된 제 1 스페이서와, 상기 제 1 스페이서의 경사측벽에 형성된 제 2 스페이서와, 상기 게이트 전극의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 상기 반도체 기판의 표면근방에 경사주입되어 제 1 깊이로 형성되는 저농도의 제 1 불순물층과, 상기 제 1 스페이서의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 상기 반도체 기판의 표면근방에 경사주입되어 상기 제 1 깊이보다 더 깊은 제 2 깊이로 형성된 중농도의 제 2 불순물층과, 상기 제 1 스페이서의 엣지에 셀프 얼라인되도록 제 1 전도형의 불순물이 상기 반도체 기판의 표면근방에 경사주입되어 상기 중농도의 제 2 불순물층을 감싸는 제 3 깊이로 형성되고 상기 반도체 기판의 불순물 농도보다 더 높은 불순물농도를 가지는 제 3 불순물층과, 상기 제 2 스페이서의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 상기 반도체 기판의 표면 근방에 주입되어 상기 제 3 깊이보다 더 깊은 제 4 깊이로 형성된 고농도의 제 4 불순물층을 포함한다.
또한, 본 발명의 제조방법은 제 1 전도형 불순물을 포함하는 반도체 기판의 표면상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 표면을 산화시켜 표면산화막을 형성하는 단계와, 상기 표면 산화된 게이트 전극의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물을 상기 반도체 기판의 표면근방에 경사주입하여 제 1 깊이를 가지는 저농도의 제 1 불순물층을 형성하는 단계와, 표면이 산화된 상기 게이트 전극의 측벽에 제 1 스페이서를 형성하는 단계와, 상기 제 1 스페이서의 엣지에 셀프 얼라인되도록 제 2 전도형 불순물을 상기 반도체 기판의 표면근방에 경사주입하여 상기 제 1 깊이보다 더 깊은 제 2 깊이를 가지는 중농도의 제 2 불순물층을 형성하는 단계와, 상기 제 1 스페이서의 엣지에 셀프 얼라인되도록 제 1 전도형의 불순물을 상기 반도체 기판의 표면근방에 경사주입 하여 상기 중농도의 제 2 불순물층을 감싸는 제 3 깊이를 가지며 상기 반도체 기판의 불순물 농도보다 더 높은 불순물 농도를 가지는 제 3 불순물층을 형성하는 단계와, 상기 제 1 스페이서의 경사측벽에 제 2 스페이서를 형성하는 단계와, 상기 제 2 스페이서의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물을 상기 반도체 기판의 표면근방에 주입하여 상기 제 3 깊이보다 더 깊은 제 4 깊이를 가지는 고농도의 제 4 불순물층을 형성하는 단계를 포함한다.
도 1 는 본 발명에 의한 고속/고성능 모스 트랜지스터의 단면을 보인 도면,
도 2 내지 도 6은 도 1의 고속/고성능 모스 트랜지스터의 제조 공정순서를 보인 도면이다.
이하, 첨부한 도면에 도시된 본 발명의 바람직한 실시예를 참조하여 보다 상세히 설명한다.
도 1은 본 발명에 의한 고속/고성능 모스 트랜지스터의 단면을 나타낸다.
도 1의 본 발명의 모스 트랜지스터는 제 1 전도형, 예를 들면, P형 불순물을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 표면상에 형성된 게이트 절연막(12)과, 상기 게이트 절연막(12)상에 형성된 게이트 전극(14)과, 상기 게이트 전극(14)의 표면산화에 의해 형성된 산화막(16)과, 상기 게이트 전극(14)의 측벽에 형성된 제 1 스페이서(18)와, 상기 제 1 스페이서(18)의 경사측벽에 형성된 제 2 스페이서(20)와, 상기 게이트 전극(14)의 엣지에 셀프 얼라인되도록 제 2 전도형, 예를 들면, N형의 불순물이 상기 반도체 기판(10)의 표면근방에 경사주입되어 제 1 깊이로 형성되는 저농도의 제 1 불순물층인 LDD영역(22)과, 상기 제 1 스페이서(18)의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 상기 반도체 기판(10)의 표면근방에 경사주입되어 상기 제 1 깊이보다 더 깊은 제 2 깊이로 형성되는 중농도의 제 2 불순물층인 MDD영역(24)과, 상기 제 1 스페이서(18)의 엣지에 셀프 얼라인되도록 제 1 전도형의 불순물이 상기 반도체 기판(10)의 표면근방에 경사주입되어 상기 중농도의 제 2 불순물층(24)을 감싸는 제3 깊이로 형성되고 상기 반도체 기판(10)의 불순물 농도보다 더 높은 불순물 농도를 가지는 제 3 불순물층인 P형 포켓(26)과, 상기 제 2 스페이서(20)의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 상기 반도체 기판(10)의 표면근방에 주입되어 상기 제 3 깊이보다 더 깊은 제 4 깊이로 형성되는 고농도의 제 4 불순물층인 소스/드레인영역(28)을 포함한다.
미설명부호 30은 채널영역의 문턱전압을 조절하고 펀치스로우를 방지하기 위한 불순물 이온주입영역을 나타낸다.
상기 게이트 전극(14)의 표면 산화막(16)의 두께는 3∼8nm이고, 상기 제 1 스페이서(18)의 폭은 10∼30nm 이고, 상기 제 2 스페이서(20)의 폭은 50∼100nm이다.
상기 LDD영역(22)은 농도 1E13∼1E14/㎠, 에너지 15∼30KeV, 경사각 7∼45°의 이온주입에 의해 형성되고, 상기 MDD 영역(24)은 농도 1E14∼1E15/㎠, 에너지 20∼30KeV, 경사각 7∼45°의 이온주입에 의해 형성된다.
그리고 상기 P형 포켓(26)은 농도 2E12∼2E13/㎠, 에너지 20∼40KeV, 경사각 7∼45°의 이온주입에 의해 형성되고, 상기 소스/드레인영역(28)은 농도 1E15∼5E15/㎠, 에너지 10∼50KeV의 이온주입에 의해 형성된다.
도 2 내지 도 6은 도 1의 고속/고성능 모스 트랜지스터의 제조공정순서를 보인 도면이다.
도 2 내지 도 6을 참조하여 본 발명의 제조방법을 설명하면 다음과 같다.
도 2를 참조하면, P형 반도체 기판(10)상에 버퍼산화막을 15nm정도로 형성한 다음에 문턱전압을 조절하기 위한 이온주입과 펀치스로우방지를 위한 이온주입을 실시하여 불순물층(30)을 형성한다.
이어서 버퍼산화막을 제거한 다음에 기판(10)의 표면상에 게이트 절연막(12)을 형성하고, 게이트 절연막(12)상에 폴리실리콘을 데포지션하며, 데포지션한 폴리실리콘을 사진식각공정으로 처리하여 게이트 전극(14)을 형성한다.
도 3을 참조하면, 폴리실리콘으로 된 게이트 전극(14)의 표면을 산화시켜 표면산화막(16)을 3∼8nm정도로 형성한다.
도 4을 참조하면, 표면 산화된 게이트 전극(14)의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물, 예를 들면, 비소(As)를 농도 1E13∼1E14/㎠, 에너지 15∼30KeV, 경사각 7∼45°의 이온주입에 의해 상기 반도체 기판(10)의 표면근방에 저농도의 제 1 불순물층, 즉 LDD영역(22)을 형성한다.
이 때, LDD영역(22)은 측면으로 게이트 폴리에 오버랩되게 한다.
여기서, LDD영역(22)의 수직 접합 깊이가 게이트 폴리의 엣지를 기준으로하여 60nm 이상으로 형성될 경우에 표면 펀치 스로우가 발생할 우려가 있으므로 LDD영역(22)의 수직 접합 깊이는 대략 60nm 이내로 형성하는 것이 바람직하다.
도 5를 참조하면, 결과물의 전면에 10∼30nm의 두께로 절연막을 데포지션한 다음 에치백(etch back)공정에 의해 게이트 전극(12)의 측벽에 제 1 스페이서(18)를 형성한다.
이어서, 제 1 스페이서(18)의 엣지에 셀프 얼라인되도록 제 2 전도형불순물, 예를 들면, 비소나 안티몬을 농도 1E14∼1E15／㎠, 에너지 20∼30KeV, 경사각 7∼45。의 이온주입에 의해 상기 반도체 기판(10)의 표면근방에 상기 제 1 깊이보다는 더 깊은 제 2 깊이를 가지는 중농도의 제 2 불순물층, 즉 MDD영역(24)을 형성한다.
이 때, MDD영역(24)이 게이트 폴리와 중첩되었을 경우에 게이트 폴리의 엣지 아래의 반도체 기판(10) 부분에서 고전계가 발생하고, 발생한 고전계에 의해 핫 캐리어(hot carrier)가 유발되어 소자의 특성을 열화시키는 결과를 초래하게 된다.
그러므로 MDD영역(24)은 측면 확산 영역이 게이트 폴리와 중첩되지 않게 형성한다.
그리고 MDD영역(24)의 수직 접합 깊이가 LDD영역(22)의 수직 접합 깊이보다 더 많이 확산되도록 한다.
이는 MDD영역(24)의 수직 접합 깊이가 LDD영역(22)의 수직 접합 깊이로 형성되었을 경우보다 기생 저항을 줄일 수 있으므로 상대적으로 더 많은 전류가 흐르도록 할 수 있고, 드레인의 포화 전류를 증가시킬 수 있게 된다.
또한, 제 1 스페이서(18)의 엣지에 셀프 얼라인되도록 제 1 전도형의 불순물, 즉 P형 불순물을 농도 2E12∼2E13／㎠, 에너지 20∼40KeV, 경사각 7∼45。의 이온주입에 의해 상기 반도체 기판(10)의 표면근방에 MDD영역(24)를 감싸는 제 3 깊이를 가지며, 상기 반도체 기판(10)의 불순물 농도보다 더 높은 불순물 농도를 가지는 제 3 불순물층, 즉 P형 포켓(26)을 형성한다.
상기 P형 포켓(26)의 측면 영역이 LDD영역(22)을 감쌌을 경우에 국부적으로 채널 영역의 불순물 농도(dopant concentration)를 변화시켜 문턱전압의 특성 변화를 야기시킬 수 있다.
그러므로 P형 포켓(26)의 측면 영역이 LDD영역(22)보다 안쪽으로 더 깊게 형성되지 않도록 해야 된다.
그리고 P형포켓(26)의 수직 접합깊이가 MDD영역(24)보다 깊어 N+영역을 감쌀 경우에 MDD영역(24)의 디플리션(depletion) 확산을 억제해야 되고, N+영역에서의 접합용량이 증가하게 된다.
그러므로 P형포켓(26)의 수직 접합깊이는 MDD영역(24)보다 깊어 N+영역을 감싸지 않도록 해야 된다.
도 6을 참조하면, 결과물의 전면에 50∼100nm두께로 절연막을 데포지션한 다음에 에치백(etch back)공정에 의해 제 1 스페이서(18)의 경사측벽에 제 2 스페이서(20)를 형성한다.
이어서, 제 2 스페이서(20)의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물, 즉 N형 불순물을 농도 1E15∼5E15／㎠, 에너지 10∼50KeV의 이온주입에 의해 상기 반도체 기판(10)의 표면근방에 상기 제 3 깊이보다 더 깊은 제 4 깊이를 가지는 고농도의 제 4 불순물층, 즉 소스/드레인영역(28)을 형성한다.
이어서, RTP기법으로 1000℃에서 30분간 열처리하여 주입된 불순물을 활성화시킨다.
상술한 바와 같이 본 발명에서는 저농도의 LDD 영역과 고농도의 소스/드레인 영역의 사이에 중농도의 MDD영역을 형성함으로써 MDD영역에 의해 LDD의 수평저항을 감소시켜서 드레인 포화전류를 증가시킴으로써 고속/고성능의 모스트랜지스터의 실현이 가능하다.
그리고 LDD영역에 의해 게이트 에지의 드레인근처에서 전기장의 최대값을 감소시킬 수 있으므로 쿼터 미트론급의 모스트랜지스터에서 신뢰성을 향상시킬 수 있다.
또한 P형포켓의 영역으로 MDD영역을 감싸는 구조로 함으로써 수직방향으로는 LDD영역 및 MDD영역의 얕은 접합을 형성하고, 수평방향으로는 MDD영역과 소스/드레인영역에 의한 펀치 스로우(Punch-Through)현상을 억제시키는 고유의 기능도 수행하여 단채널효과의 개선에 상당한 효과를 나타낸다.
본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지fh 변형이 가능하다.
예를 들면, 상기 실시예는 N모스트랜지스터의 경우를 설명하고 있으나 P모스 트랜지스터에도 적용이 가능하다.
그리고 P모스 트랜지스터인 경우에는 제 1 불순물층(22)의 불순물은 붕소(B) 또는 BF2이고, 제 2 불순물층(24)의 불순물은 BF2또는 인듐(In)을 사용한다.

Claims (25)

  1. 제 1 전도형 불순물을 포함하는 반도체 기판;
    상기 반도체 기판의 표면상에 형성된 게이트 절연막;
    상기 게이트 절연막상에 형성된 게이트 전극;
    상기 게이트 전극의 표면산화에 의해 형성된 산화막;
    상기 게이트 전극의 측벽에 형성된 제 1 스페이서;
    상기 제 1 스페이서의 경사측벽에 형성된 제 2 스페이서;
    상기 게이트 전극의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 상기 반도체 기판의 표면근방에 경사주입되어 제 1 깊이로 형성된 저농도의 제 1 불순물층;
    상기 제 1 스페이서 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 상기 반도체 기판의 표면근방에 경사주입되어 상기 제 1 깊이보다 더 깊은 제 2 깊이로 형성된 중농도의 제 2 불순물층;
    상기 제 1 스페이서 엣지에 셀프 얼라인되도록 제 1 전도형의 불순물이 상기 반도체 기판의 표면근방에 경사주입되어 상기 중농도의 제 2 불순물층을 감싸는 제 3 깊이로 형성되고 상기 반도체 기판의 불순물 농도 보다 더 높은 불순물농도를 가지는 제 3 불순물층; 및
    상기 제 2 스페이서 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물이 상기 반도체 기판의 표면근방에 주입되어 상기 제 3 깊이보다 더 깊은 제 4 깊이로 형성된 고농도의 제 4 불순물층을 구비하는 것을 특징으로 하는 고속/고성능 모스트랜지스터.
  2. 제 1 항에 있어서, 상기 게이트 전극의 표면 산화막의 두께는;
    3∼8nm인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  3. 제 1 항에 있어서, 상기 제 1 스페이서의 폭은;
    10∼30nm인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  4. 제 1 항에 있어서, 상기 제 2 스페이서의 폭은;
    50∼100nm인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제 1 전도형은 P형이고, 제 2 전도형은 N형인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  6. 제 5 항에 있어서, 상기 제 1 불순물층의 불순물은;
    비소(As)인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  7. 제 5 항에 있어서, 상기 제 2 불순물층의 불순물은;
    비소(As)인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  8. 제 5 항에 있어서, 상기 제 2 불순물층의 불순물은;
    인(P)인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  9. 제 5 항에 있어서, 상기 제 3 불순물층의 불순물은;
    붕소(B)인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  10. 제 5 항에 있어서, 상기 제 3 불순물층의 불순물은;
    BF2인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  11. 제 5 항에 있어서, 상기 제 4 불순물층의 불순물은;
    비소(As)인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  12. 제 1 항에 있어서,
    상기 제 1 전도형은 N형이고, 제 2 전도형은 P형인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  13. 제 12 항에 있어서, 상기 제 1 불순물층의 불순물은;
    BF2인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  14. 제 12 항에 있어서, 상기 제 2 불순물층의 불순물은;
    BF2인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  15. 제 12 항에 있어서, 상기 제 3 불순물층의 불순물은;
    인(P)인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  16. 제 12 항에 있어서, 상기 제 3 불순물층의 불순물은;
    비소(As)인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  17. 제 12 항에 있어서, 상기 제 4 불순물층의 불순물은;
    BF2인 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  18. 제 1 항에 있어서, 제 1 불순물층은;
    게이트 폴리 엣지에서 측면 확산 깊이가 70nm를 넘지 않는 상태에서 게이트 폴리를 오버랩하는 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  19. 제 1 항에 있어서, 상기 제 2 불순물층은;
    측면 확산 깊이가 게이트 폴리 엣지 근방에서 멈추는 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  20. 제 1 항에 있어서,
    상기 제 3 불순물층은 측면 확산 깊이가 제 1 불순물층을 벗어나지 않은 상태에서 제 2 불순물층을 감싸고 수직 확산 깊이가 제4 불순물층의 깊이를 벗어나지 않으며, 제 4 불순물층은 측면 확산 깊이가 스페이서 깊이 근방에서 멈추는 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  21. 제 1 전도형 불순물을 포함하는 반도체 기판의 표면상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 표면을 산화시켜 표면산화막을 형성하는 단계;
    상기 표면 산화된 게이트 전극의 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물을 상기 반도체 기판의 표면근방에 경사주입하여 제 1 깊이를 가지는 저농도의 제 1 불순물층을 형성하는 단계;
    상기 표면이 산화된 게이트 전극의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서 엣지에 셀프 얼라인되도록 제 2 전도형 불순물을 상기 반도체 기판의 표면근방에 경사주입하여 상기 제 1 깊이보다 더 깊은 제 2 깊이를 가지는 중농도의 제 2 불순물층을 형성하는 단계;
    상기 제 1 스페이서 엣지에 셀프 얼라인되도록 제 1 전도형의 불순물을 상기 반도체 기판의 표면근방에 경사주입하여 상기 중농도의 제 2 불순물층을 형감싸는 제 3 깊이를 가지며 상기 반도체 기판의 불순물 농도 보다 더 높은 불순물 농도를 가지는 제 3 불순물층을 형성하는 단계;
    상기 제 1 스페이서의 경사측벽에 제 2 스페이서를 형성하는 단계;
    상기 제 2 스페이서 엣지에 셀프 얼라인되도록 제 2 전도형의 불순물을 상기 반도체 기판의 표면근방에 주입하여 상기 제 3 깊이보다 더 깊은 제 4 깊이를 가지는 고농도의 제 4 불순물층을 형성하는 단계를 구비하는 것을 특징으로 하는 고속/고성능 모스트랜지스터의 제조방법.
  22. 제 21 항에 있어서, 상기 제 1 불순물층은;
    농도 1E13∼1E14／㎠, 에너지 15∼30KeV, 경사각 7∼45。의 이온주입에 의해형성하는 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  23. 제 21 항에 있어서, 상기 제 2 불순물층은;
    농도 1E14∼1E15／㎠, 에너지 20∼30KeV, 경사각 7∼45。의 이온주입에 의해 형성하는 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  24. 제 21 항에 있어서, 상기 제 3 불순물층은;
    농도 2E12∼2E13／㎠, 에너지 20∼40KeV, 경사각 7∼45°의 이온주입에 의해 형성하는 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
  25. 제 21 항에 있어서, 상기 제 4 불순물층은;
    농도 1E15∼5E15／㎠, 에너지 10∼50KeV의 이온주입에 의해 형성하는 것을 특징으로 하는 고속/고성능 모스 트랜지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873814B1 (ko) * 2002-07-05 2008-12-11 매그나칩 반도체 유한회사 이중 엘디디구조를 갖는 반도체소자 및 그 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100374649B1 (en) * 2001-08-04 2003-03-03 Samsung Electronics Co Ltd Structure of semiconductor device and manufacturing method thereof
JP2003163220A (ja) 2001-11-28 2003-06-06 Mitsubishi Electric Corp 半導体装置の製造方法
US6882013B2 (en) * 2002-01-31 2005-04-19 Texas Instruments Incorporated Transistor with reduced short channel effects and method
US6770932B2 (en) * 2002-07-10 2004-08-03 Kabushiki Kaisha Toshiba Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof
US6756276B1 (en) * 2002-09-30 2004-06-29 Advanced Micro Devices, Inc. Strained silicon MOSFET having improved source/drain extension dopant diffusion resistance and method for its fabrication
CN100383935C (zh) * 2002-11-22 2008-04-23 南亚科技股份有限公司 源极/漏极元件的制造方法
US6913980B2 (en) * 2003-06-30 2005-07-05 Texas Instruments Incorporated Process method of source drain spacer engineering to improve transistor capacitance
US7135373B2 (en) * 2003-09-23 2006-11-14 Texas Instruments Incorporated Reduction of channel hot carrier effects in transistor devices
ATE455366T1 (de) * 2003-10-17 2010-01-15 Imec Verfahren zur herstellung eines halbleitersubstrats mit einer schichtstruktur von aktivierten dotierungsstoffen
JP2005136351A (ja) * 2003-10-31 2005-05-26 Fujitsu Ltd 半導体装置及びその製造方法
KR100562303B1 (ko) * 2003-12-27 2006-03-22 동부아남반도체 주식회사 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법
KR100596444B1 (ko) * 2003-12-31 2006-07-03 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
US7456068B2 (en) * 2006-06-08 2008-11-25 Intel Corporation Forming ultra-shallow junctions
US20130105899A1 (en) * 2009-08-16 2013-05-02 Mediatek Inc. Input/output electrostatic discharge device with reduced junction breakdown voltage
US20110037121A1 (en) * 2009-08-16 2011-02-17 Tung-Hsing Lee Input/output electrostatic discharge device with reduced junction breakdown voltage
CN102054700B (zh) * 2009-11-10 2012-06-06 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的制造方法
CN102738000A (zh) * 2011-04-12 2012-10-17 中芯国际集成电路制造(上海)有限公司 一种超浅结形成方法
CN103531475A (zh) * 2012-07-03 2014-01-22 中国科学院微电子研究所 半导体器件及其制造方法
JP2016207853A (ja) 2015-04-23 2016-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9647116B1 (en) * 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
US10784781B2 (en) 2017-11-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having asymmetric threshold voltage, buck converter and method of forming semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
US5498555A (en) * 1994-11-07 1996-03-12 United Microelectronics Corporation Method of making LDD with polysilicon and dielectric spacers
US5759901A (en) * 1995-04-06 1998-06-02 Vlsi Technology, Inc. Fabrication method for sub-half micron CMOS transistor
US5534449A (en) * 1995-07-17 1996-07-09 Micron Technology, Inc. Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry
JP2735041B2 (ja) * 1995-07-28 1998-04-02 日本電気株式会社 半導体装置およびその製造方法
US5747373A (en) * 1996-09-24 1998-05-05 Taiwan Semiconductor Manufacturing Company Ltd. Nitride-oxide sidewall spacer for salicide formation
US5869879A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions
US5847428A (en) * 1996-12-06 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit gate conductor which uses layered spacers to produce a graded junction
US5822242A (en) * 1997-03-05 1998-10-13 Macronix International Co, Ltd. Asymmetric virtual ground p-channel flash cell with latid n-type pocket and method of fabrication therefor
TW332316B (en) * 1997-07-22 1998-05-21 Holtek Microelectronics Inc Manufacturing method of MOS transistor with adjustable source/drain extension area
US6096586A (en) * 1997-10-14 2000-08-01 Advanced Micro Devices, Inc. MOS device with self-compensating VaT -implants

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873814B1 (ko) * 2002-07-05 2008-12-11 매그나칩 반도체 유한회사 이중 엘디디구조를 갖는 반도체소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR100260044B1 (ko) 2000-07-01
US6461924B2 (en) 2002-10-08
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US20010018255A1 (en) 2001-08-30
US6274906B1 (en) 2001-08-14
TW407323B (en) 2000-10-01
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