JPS61259576A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- 230000005669 field effect Effects 0.000 title claims description 25
- 239000002019 doping agent Substances 0.000 claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 21
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 230000005684 electric field Effects 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 9
- 229910052698 phosphorus Inorganic materials 0.000 claims description 9
- 239000011574 phosphorus Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229910052785 arsenic Inorganic materials 0.000 claims description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 239000002784 hot electron Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 241000473391 Archosargus rhomboidalis Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005264 electron capture Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000003090 exacerbative effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
- H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/772—Field effect transistors
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、電界効果トランジスタ素子、詳しくは、ゲー
ト酸化物と半導体本体との間の界面境界部分における電
界強度のレベルを低減する差別的にドープされた表面構
造を含む電界効果トランジスタ素子に関する。
ト酸化物と半導体本体との間の界面境界部分における電
界強度のレベルを低減する差別的にドープされた表面構
造を含む電界効果トランジスタ素子に関する。
最も有用で有益な電気素子の１つは電界効果トランジス
タ（ＦＥＴ）である。超大規模集積（ＶＬＳＩ）回路は
金属−酸化物一半導体（ＭＯＳ）電界効果素子を使用し
て形成されている。これらの所謂ＭＯ８ＦＥＴ素子はゲ
ート近辺の素子の構造からその名称が付けられている。
タ（ＦＥＴ）である。超大規模集積（ＶＬＳＩ）回路は
金属−酸化物一半導体（ＭＯＳ）電界効果素子を使用し
て形成されている。これらの所謂ＭＯ８ＦＥＴ素子はゲ
ート近辺の素子の構造からその名称が付けられている。
ゲート電極は典型的には、シリコン酸化物層によって該
酸化物の下方のドープされた半導体層から絶縁された金
属層で構成される。本発明において取り扱う問題は、ゲ
ート酸化物領域、特に素子のドレインに近接したゲート
酸化物領域におけるホット電子即ちエネルギの大きい電
子の捕獲（トラッピング）の問題である。
酸化物の下方のドープされた半導体層から絶縁された金
属層で構成される。本発明において取り扱う問題は、ゲ
ート酸化物領域、特に素子のドレインに近接したゲート
酸化物領域におけるホット電子即ちエネルギの大きい電
子の捕獲（トラッピング）の問題である。
コストを下げ、性能を改良することは金属酸化物半導体
素子を史に小型化するために好ましい。
素子を史に小型化するために好ましい。
、リングラフィおよびエツチング技術が更に進歩すると
素子の大きさを更に小さくすることができよう。不幸に
して、既存の装置との適合性のために、このような素子
に使用される電源電圧は、通常、回路密度を増大するに
つれて下げることはできない。このため、大きさを小さ
くするのにつれて素子内の電界強度のレベルが増大する
。ＭＯ８素子内での高電界の作用は、キャリアの移動度
を低下させ、ＭＯＳＦＥＴ、特にｎチャンネルＭＯ８Ｆ
ＥＴ （ＮＭＯ８ＦＥＴ）におけるチャンネルのホット
電子を不安定にする。ｎチャンネルＦＥＴのソース領域
からドレイン領域に流れる電子は横方向の電界成分から
エネルギを得る。この電界成分はシリコン半導体とゲー
ト電極の下のシリコン酸化物絶縁層との間の界面に平行
である。エネルギの高い電子はシリコンとシリコン酸化
物との間のエネルギ障壁を乗越える傾向にあり、酸化物
ゲート絶縁層内に捕獲されるか、またはまだ十分に理解
されていない機構によって望ましくない界面状態を発生
する。
素子の大きさを更に小さくすることができよう。不幸に
して、既存の装置との適合性のために、このような素子
に使用される電源電圧は、通常、回路密度を増大するに
つれて下げることはできない。このため、大きさを小さ
くするのにつれて素子内の電界強度のレベルが増大する
。ＭＯ８素子内での高電界の作用は、キャリアの移動度
を低下させ、ＭＯＳＦＥＴ、特にｎチャンネルＭＯ８Ｆ
ＥＴ （ＮＭＯ８ＦＥＴ）におけるチャンネルのホット
電子を不安定にする。ｎチャンネルＦＥＴのソース領域
からドレイン領域に流れる電子は横方向の電界成分から
エネルギを得る。この電界成分はシリコン半導体とゲー
ト電極の下のシリコン酸化物絶縁層との間の界面に平行
である。エネルギの高い電子はシリコンとシリコン酸化
物との間のエネルギ障壁を乗越える傾向にあり、酸化物
ゲート絶縁層内に捕獲されるか、またはまだ十分に理解
されていない機構によって望ましくない界面状態を発生
する。
チャンネル電流からのホット電子即ちエネルギの高い電
子は半導体とゲート酸化物との間の障壁を乗越えるのに
十分なエネルギを獲得する傾向にあり、その結果酸化物
内に注入される。このように注入された電子か捕獲され
ると、しきい値電圧かシフトしたり、相互コンダクタン
スが低下するというような素子の不安定性が引起される
傾向が−ｌ − ある。従って、ホット電子に対して抵抗性のあるＭＯＳ
ＦＥＴを形成し、このような不安定性を防１１−するこ
とが非常に望ましい。この不安定性は、ＶＬＳ１回路に
おけるＭＯ８ＦＥＴ素子を更に小型化するのに望ましく
ない重大な制約を課している。
子は半導体とゲート酸化物との間の障壁を乗越えるのに
十分なエネルギを獲得する傾向にあり、その結果酸化物
内に注入される。このように注入された電子か捕獲され
ると、しきい値電圧かシフトしたり、相互コンダクタン
スが低下するというような素子の不安定性が引起される
傾向が−ｌ − ある。従って、ホット電子に対して抵抗性のあるＭＯＳ
ＦＥＴを形成し、このような不安定性を防１１−するこ
とが非常に望ましい。この不安定性は、ＶＬＳ１回路に
おけるＭＯ８ＦＥＴ素子を更に小型化するのに望ましく
ない重大な制約を課している。
ホット電子に関する問題はゲート酸化物の厚さを増大す
ることによって改善することができるが、これはゲート
酸化物の厚さを増大するとゲート制約効果が低下して、
素子の動作速度を遅くすることになるので望ましくない
。
ることによって改善することができるが、これはゲート
酸化物の厚さを増大するとゲート制約効果が低下して、
素子の動作速度を遅くすることになるので望ましくない
。
ホット電子の問題は確かに望ましくないものであり、Ｍ
ＯＳＦＥＴの最小の、ゲート長さを制限するものである
と考えられる。ホット電子を捕獲する作用に関して絶縁
体の品質を改良することが可能であるが、チャンネルの
ホット電子の信頼性を改良する多くの努力はＦＥＴチャ
ンネル内の横方向の電界強度を低減することに向けられ
ている。
ＯＳＦＥＴの最小の、ゲート長さを制限するものである
と考えられる。ホット電子を捕獲する作用に関して絶縁
体の品質を改良することが可能であるが、チャンネルの
ホット電子の信頼性を改良する多くの努力はＦＥＴチャ
ンネル内の横方向の電界強度を低減することに向けられ
ている。
このような試みとしては、傾斜したソース／ドレイン接
合部を設けたり、二重拡散ソース／ドレイ−゛ ８ − ン領域を設けたり、またゲート電極およびゲート酸化物
に隣接して酸化物の側壁スペーサを設けることがある。
合部を設けたり、二重拡散ソース／ドレイ−゛ ８ − ン領域を設けたり、またゲート電極およびゲート酸化物
に隣接して酸化物の側壁スペーサを設けることがある。
これらの方法の全てはｎ＋ドレイン−ｐチャンネル間の
遷移を急峻でないように形成することによって横方向の
電界強度を低減するものである。本発明者は酸化物の側
壁スペーサにより最大安全動作電圧を２ボルト増大でき
ることがわかった。スペーサの長さ１０００オングスト
ローム当り１．５ボルトの最大利得が可能である。
遷移を急峻でないように形成することによって横方向の
電界強度を低減するものである。本発明者は酸化物の側
壁スペーサにより最大安全動作電圧を２ボルト増大でき
ることがわかった。スペーサの長さ１０００オングスト
ローム当り１．５ボルトの最大利得が可能である。
更に、ホット電子に関する問題を軽減するための如何な
る方法または構造も現在のＶＬＳＩ半導体処理行程に適
合するものにすべきであるということにも注目した。
る方法または構造も現在のＶＬＳＩ半導体処理行程に適
合するものにすべきであるということにも注目した。
発明の概要
本発明の一面によれば、埋込みスペーサを設けてシリコ
ンとシリコン酸化物との界面境界から高密度の電流の流
れを離すようにする。特に、高電・ 圧の電界を用いて
イオン注入法によりゲート電極の両側のソースまたはド
レイン領域（好ましくは両方）に低濃度にドープされた
領域を形成する。
ンとシリコン酸化物との界面境界から高密度の電流の流
れを離すようにする。特に、高電・ 圧の電界を用いて
イオン注入法によりゲート電極の両側のソースまたはド
レイン領域（好ましくは両方）に低濃度にドープされた
領域を形成する。
この低濃度にドープされた領域はシリコンとシリコン酸
化物との境界の下方に離隔して設けられる。
化物との境界の下方に離隔して設けられる。
この低濃度にドープされた領域はまずリンのような拡散
率のより大きい１・−パントを高電圧で注入することに
より形成する。この同じ埋込み領域にはまたヒ素のよう
な第２のドーパントが低濃度で注入される。しかしなが
ら、リンの方か拡散率が大きいので、徐々に傾斜したチ
ャンネル構造か形成される。次いで、ゲート電極の両側
にシリコン酸化物のスペーサか異方性を有する反応性イ
オン・エツチングのような処理によって形成される。
率のより大きい１・−パントを高電圧で注入することに
より形成する。この同じ埋込み領域にはまたヒ素のよう
な第２のドーパントが低濃度で注入される。しかしなが
ら、リンの方か拡散率が大きいので、徐々に傾斜したチ
ャンネル構造か形成される。次いで、ゲート電極の両側
にシリコン酸化物のスペーサか異方性を有する反応性イ
オン・エツチングのような処理によって形成される。
第２のイオン注入操作を高いドーパント濃度で、かつ低
いイオン注入電界強度で実施する。しかしながら、ドー
パント濃度を一層高くすると、半導体への浸透が一層深
くなる。この処理の結果、半導体表面より下の所でソー
スおよびトレイン領域から伸びる一層低濃度にドープさ
れた傾斜した領域が形成される。これらの２つのソース
およびドレイン延長部の間には最も高い電流密度が形成
される。この結果、ゲート電極の近傍に生じるホット電
子か減少する。横ノｊ向の電界強度、特にゲ−１・酸化
物の直く下の電界強度は大幅に減少する。
いイオン注入電界強度で実施する。しかしながら、ドー
パント濃度を一層高くすると、半導体への浸透が一層深
くなる。この処理の結果、半導体表面より下の所でソー
スおよびトレイン領域から伸びる一層低濃度にドープさ
れた傾斜した領域が形成される。これらの２つのソース
およびドレイン延長部の間には最も高い電流密度が形成
される。この結果、ゲート電極の近傍に生じるホット電
子か減少する。横ノｊ向の電界強度、特にゲ−１・酸化
物の直く下の電界強度は大幅に減少する。
従って、本発明の目的は、ポット電子の影響を受は難い
ＭＯ５ＦＥＴ素子を製造する方法を提供することにある
。
ＭＯ５ＦＥＴ素子を製造する方法を提供することにある
。
また、本発明の目的は、改良されたＮＭＯＳ ＦＥＴの
製造方法を提供することにある。
製造方法を提供することにある。
本発明の更に他の目的は、ＭＯ８ＦＥＴ素子のゲート酸
化物の下方における横方向の電界強度を低減する方法を
提供することにある。
化物の下方における横方向の電界強度を低減する方法を
提供することにある。
本発明の更に別の目的は、ホット電子の影響を悪化させ
ることなくＭＯ５ＦＥＴ回路の大きさを減少する方法を
提供することにある。
ることなくＭＯ５ＦＥＴ回路の大きさを減少する方法を
提供することにある。
また、これに限定するものではないか、本発明の目的は
、ホット電子の影響を十分に軽減したＭＯＳＦＥＴ、特
にＮＭＯ８ＦＥＴ素子を提供することにある。
、ホット電子の影響を十分に軽減したＭＯＳＦＥＴ、特
にＮＭＯ８ＦＥＴ素子を提供することにある。
本発明の要旨は、特許請求の範囲に記載されているが、
本発明の構成および実施方法は本発明の他の目的および
利点と共に添付図面を参照した以下の説明からよりよく
理解されよう。
本発明の構成および実施方法は本発明の他の目的および
利点と共に添付図面を参照した以下の説明からよりよく
理解されよう。
発明の詳細な説明
図は本発明に従って製造したＮＭＯ５ＦＥＴ素子を例示
しているものである。本発明の目的を達成するために使
用される特定の処理を除いて、通常の方法により素子の
製造は行なわれる。図示の素子について具体的に説明す
ると、素子はｎ型の基板９９を有する。通常の方法に従
って、フィールド酸化物層１１５が基板９９を高温で酸
素にさらすことによって基板９９上に成長されて、シリ
コン酸化物の絶縁層を形成する。この層は、エツチング
により、チップまたはウェーハ」二に能動領域を限定す
るパターンを形成する。その後、典型的にはｐ型のウェ
ル（井戸形の領域）１００がフィールド酸化物層中の能
動領域開口部を介してイオン注入法により形成される。
しているものである。本発明の目的を達成するために使
用される特定の処理を除いて、通常の方法により素子の
製造は行なわれる。図示の素子について具体的に説明す
ると、素子はｎ型の基板９９を有する。通常の方法に従
って、フィールド酸化物層１１５が基板９９を高温で酸
素にさらすことによって基板９９上に成長されて、シリ
コン酸化物の絶縁層を形成する。この層は、エツチング
により、チップまたはウェーハ」二に能動領域を限定す
るパターンを形成する。その後、典型的にはｐ型のウェ
ル（井戸形の領域）１００がフィールド酸化物層中の能
動領域開口部を介してイオン注入法により形成される。
それから、薄いシリコンの酸化物層が全基板上に成長さ
せられる。
せられる。
この酸化物層は最終的にはゲート酸化物１１６を形成し
、このゲート酸化物は上述したホット電子を捕獲するよ
うな構造を有している。この薄い酸化物層の−１−に、
多結晶シリコンを堆積し、ｎ型ドーパントで高濃度にド
ープして、高い導電性を有する層を形成する。この層は
最終的にはケート電極１３０を形成する。このドープさ
れた多結晶シリコンの代りに金属をゲート電極材として
使用してもよい。いづれにしても、この段階の行程にお
いては、一般的にマスクを使用してゲート電極のパター
ンおよび必要な場合には電極相互接続パターンを形成す
る。このようなパターンは多結晶シリコンまたは金属の
ゲート電極材を選択的に取り除くことによって形成され
、典型的には能動領域に薄い酸化物層を残す。
、このゲート酸化物は上述したホット電子を捕獲するよ
うな構造を有している。この薄い酸化物層の−１−に、
多結晶シリコンを堆積し、ｎ型ドーパントで高濃度にド
ープして、高い導電性を有する層を形成する。この層は
最終的にはケート電極１３０を形成する。このドープさ
れた多結晶シリコンの代りに金属をゲート電極材として
使用してもよい。いづれにしても、この段階の行程にお
いては、一般的にマスクを使用してゲート電極のパター
ンおよび必要な場合には電極相互接続パターンを形成す
る。このようなパターンは多結晶シリコンまたは金属の
ゲート電極材を選択的に取り除くことによって形成され
、典型的には能動領域に薄い酸化物層を残す。
半導体製造におけるこの段階においては、特別な処理行
程を行って第１図に示す構造を形成する。
程を行って第１図に示す構造を形成する。
具体的に説明すると、この処理工程では、リンのような
低濃度のｎ型ドーパントを埋込み層中に沈積する。この
沈積（デポジション）は約９０ｋｅＶの電圧でイオン注
入法により行なわれる。この結果シリコンと酸化物の界
面から約１０００オングストロームの深さの所に低濃度
にドープされた領域１０３および１０４（点線の間の領
域）か形成される。リンの拡散率のために、低濃度にド
ープされたｎ−領域１０３および１０４はゲート領域に
向って内側に伸びて、拡散延長部１０５および１０６を
形成する。これらの延長部は本発明の埋込みチャンネル
素子に優れた傾斜（ｇｒａｄｉｎｇ）特性を与える。本
発明によれば、ヒ素による第２の低濃度のドーピングが
約２００ ｋｃＶの電位で行なわれる。従って、領域１
０３および１０４はヒ素およびリンの両方によって低濃
度にドープされる。
低濃度のｎ型ドーパントを埋込み層中に沈積する。この
沈積（デポジション）は約９０ｋｅＶの電圧でイオン注
入法により行なわれる。この結果シリコンと酸化物の界
面から約１０００オングストロームの深さの所に低濃度
にドープされた領域１０３および１０４（点線の間の領
域）か形成される。リンの拡散率のために、低濃度にド
ープされたｎ−領域１０３および１０４はゲート領域に
向って内側に伸びて、拡散延長部１０５および１０６を
形成する。これらの延長部は本発明の埋込みチャンネル
素子に優れた傾斜（ｇｒａｄｉｎｇ）特性を与える。本
発明によれば、ヒ素による第２の低濃度のドーピングが
約２００ ｋｃＶの電位で行なわれる。従って、領域１
０３および１０４はヒ素およびリンの両方によって低濃
度にドープされる。
しかしなから、リンの拡散率がヒ素ドーパントよりも大
きいので、拡散傾斜構造（１０５および１０６）が得ら
れる。領域１０３，１０４，１０５および１０６はフィ
ールド酸化物層１１５からゲート電極１３０の左側およ
び右側の縁に向って内側に伸びることに注意されたい。
きいので、拡散傾斜構造（１０５および１０６）が得ら
れる。領域１０３，１０４，１０５および１０６はフィ
ールド酸化物層１１５からゲート電極１３０の左側およ
び右側の縁に向って内側に伸びることに注意されたい。
このドーピングはソースまたはドレイン領域の１平方セ
ンチメートルあたり１０１２乃至１０１４個のドーパン
ト原子の注入量で行なわれる。対照的に、従来てはドー
ピング行程はこのような傾斜した構造を設けるように行
なわれてはいない。
ンチメートルあたり１０１２乃至１０１４個のドーパン
ト原子の注入量で行なわれる。対照的に、従来てはドー
ピング行程はこのような傾斜した構造を設けるように行
なわれてはいない。
この段階の処理において、別のシリコン酸化物層かウェ
ーハまはチップの表面−１−に堆積される。
ーハまはチップの表面−１−に堆積される。
しかしなから、酸化物層を堆積させる他の方法と対照的
に、この処理行程においては、化学蒸着法が使用される
。これは素子の全表面の覆うのが好ましいからである。
に、この処理行程においては、化学蒸着法が使用される
。これは素子の全表面の覆うのが好ましいからである。
次いで、反応性イオン・エツチングを典型的には）・リ
フルオロメタン（ＣＨＦ３ ）の雰囲気内で実行して、
ゲート電極１３０の両側におけるような急峻な垂直変移
を有する領域を除いてこのシリコン酸化物層のほとんど
を異方性エツチングして取り除く。この異方性エツチン
グは、ゲート電極１３０の両側に酸化物スペーサ１１７
′を残すという点において有利である。このスペーサは
ゲートの下方の酸化物と半導体との界面の近傍、特にゲ
ートとドレインとの間の近傍において発生するホット電
子の影響を軽・減する重要な機能を有している。更に、
スペーサ１１７′はまた、イオン注入または拡散により
ソースおよびドレイン領域を形成するための次の処理行
程に用いられる自己整合マスクを形成する。
フルオロメタン（ＣＨＦ３ ）の雰囲気内で実行して、
ゲート電極１３０の両側におけるような急峻な垂直変移
を有する領域を除いてこのシリコン酸化物層のほとんど
を異方性エツチングして取り除く。この異方性エツチン
グは、ゲート電極１３０の両側に酸化物スペーサ１１７
′を残すという点において有利である。このスペーサは
ゲートの下方の酸化物と半導体との界面の近傍、特にゲ
ートとドレインとの間の近傍において発生するホット電
子の影響を軽・減する重要な機能を有している。更に、
スペーサ１１７′はまた、イオン注入または拡散により
ソースおよびドレイン領域を形成するための次の処理行
程に用いられる自己整合マスクを形成する。
本発明によれば、能動領域のソースおよびドレイン領域
に対して高濃度（ｎ＋）のドーピングを行う。典型的に
は、この第２のドーピングは１平方センチメートルあた
り約８Ｘ１０１５個のドーパント原子の注入量で行われ
る。この結果、第１図に示す領域１０１および１０２が
形成され、これらの領域は典型的には約１５００乃至４
０００オン１．。
に対して高濃度（ｎ＋）のドーピングを行う。典型的に
は、この第２のドーピングは１平方センチメートルあた
り約８Ｘ１０１５個のドーパント原子の注入量で行われ
る。この結果、第１図に示す領域１０１および１０２が
形成され、これらの領域は典型的には約１５００乃至４
０００オン１．。
Ｉ□
ゲストロームの深さまで延在す、、る。スペーサ１１２
、□ １Ｎ。
、□ １Ｎ。
７′によって形成されるマスク効果のため、に、領、、
域１０１および１０２から内側に延在するソース □゛
およびドレインの小さな低濃度のｎ−領域が残る。
域１０１および１０２から内側に延在するソース □゛
およびドレインの小さな低濃度のｎ−領域が残る。
これらは領域１０５および１０６であり、これらの領域
は図示のように層１０３聴よび１０４の一部を形成する
。典型的には、ゲートの両側の各スペーサ１１７′は約
０．１乃至０． ２ミクロンの幅を有する。従って、ソ
ースおよびドレイン領域の低濃度にドープされた部分は
ほぼ０．１および０．２ミクロンの間の対応する距離だ
けゲートに向って内部的に延出している。
は図示のように層１０３聴よび１０４の一部を形成する
。典型的には、ゲートの両側の各スペーサ１１７′は約
０．１乃至０． ２ミクロンの幅を有する。従って、ソ
ースおよびドレイン領域の低濃度にドープされた部分は
ほぼ０．１および０．２ミクロンの間の対応する距離だ
けゲートに向って内部的に延出している。
−１６一
本発明によれば、ポリシリコン材料からなるゲート・ス
ペーサ１１７′を使用することも可能である。この実施
例においては、低濃度にドープされた領域１０３，１０
４，１０５および１０６は通常の電圧レベル、例えば９
０ｋｅＶで注入することができる。本実施例においては
、埋込みチャンネルは、ドープされたポリシリコンまた
は金属のスペー、すがドープされたポリシリコンのゲー
トを′ ″芥コて正の、電、圧ｉ４バイアスされたとき
形成される。
ペーサ１１７′を使用することも可能である。この実施
例においては、低濃度にドープされた領域１０３，１０
４，１０５および１０６は通常の電圧レベル、例えば９
０ｋｅＶで注入することができる。本実施例においては
、埋込みチャンネルは、ドープされたポリシリコンまた
は金属のスペー、すがドープされたポリシリコンのゲー
トを′ ″芥コて正の、電、圧ｉ４バイアスされたとき
形成される。
、 ドープされた多結晶シリコンのスペーサを使用し
□パ たい゛場合には、反応性イオン・エツチングを
使用′シてゲートのマスク−理行程において多結晶シリ
コン材料を取り除く。
□パ たい゛場合には、反応性イオン・エツチングを
使用′シてゲートのマスク−理行程において多結晶シリ
コン材料を取り除く。
本発明においては、リン注入およびその後の拡散は、ヒ
素注入の前または後、またはソース／ドレイン用の注入
の間に実施してもよいことに注意されたい。本発明は良
好に制御された傾斜接合部゛を有するという利点がある
が、これは低濃度にドープされたｎ−ドレイン延長部を
傾斜させるのに必要なリン濃度が高濃度にドープされた
ｎ＋ドレインを傾斜させるのに必要な濃度よりもかなり
低いためである。
素注入の前または後、またはソース／ドレイン用の注入
の間に実施してもよいことに注意されたい。本発明は良
好に制御された傾斜接合部゛を有するという利点がある
が、これは低濃度にドープされたｎ−ドレイン延長部を
傾斜させるのに必要なリン濃度が高濃度にドープされた
ｎ＋ドレインを傾斜させるのに必要な濃度よりもかなり
低いためである。
従って、本発明の方法および構造はＭＯ３ＦＥＴ素子の
酸化物層中におけるホット電子の捕獲の問題に対する有
用な解決法を提供していることが１−述のことから理解
されよう。また、本発明は従来の処理方法を用いて所望
の構造」−の変更を行う簡単な方法を提供していること
も理解されよう。
酸化物層中におけるホット電子の捕獲の問題に対する有
用な解決法を提供していることが１−述のことから理解
されよう。また、本発明は従来の処理方法を用いて所望
の構造」−の変更を行う簡単な方法を提供していること
も理解されよう。
また、本発明は電源電圧を低減する必要もな〈従来達成
し得るものよりも大きな密度にＭＯ３ＦＥＴ回路の縮小
を可能にしていることも理解されよう。従って、本発明
により製造される素子は既存のシステムに非常に容易に
組み込むことができる。
し得るものよりも大きな密度にＭＯ３ＦＥＴ回路の縮小
を可能にしていることも理解されよう。従って、本発明
により製造される素子は既存のシステムに非常に容易に
組み込むことができる。
また、本発明の索子は重要な素子特性を損うことなく電
圧ストレスに耐えることができることが理解されよう。
圧ストレスに耐えることができることが理解されよう。
更に、一般にはソースおよびｌ・レイン領域の両方か本
発明の埋込みチャンネル構造を有することが好ましいも
のであるが、これらの領域の一方にのみこの構造を使用
することも可能であることに注意されたい。しかしなが
ら電流の流れが一方向であるトランジスタにおいてはド
レイン領域にのみこのような構造を使用することか一般
に好ましいものである。
発明の埋込みチャンネル構造を有することが好ましいも
のであるが、これらの領域の一方にのみこの構造を使用
することも可能であることに注意されたい。しかしなが
ら電流の流れが一方向であるトランジスタにおいてはド
レイン領域にのみこのような構造を使用することか一般
に好ましいものである。
以上、本発明を好適な実施例に従って詳細に説明したか
、本技術分野に専門知識を有するものにとっては多くの
修正および変更をなすことができよう。従って、本発明
の真の精神および範囲内に入るこのような全ての修正お
よび変更は特許請求の範囲に包含されるものである。
、本技術分野に専門知識を有するものにとっては多くの
修正および変更をなすことができよう。従って、本発明
の真の精神および範囲内に入るこのような全ての修正お
よび変更は特許請求の範囲に包含されるものである。
図は本発明に従って製造されたＭＯ５ＦＥＴ素子の断面
図である。 （主な符号の説明） ９９・・・基板、１００・・・ウェル、１０３，１０４
゜１０５．１０６・・低濃度にドープされた領域、１０
５．１０６・・延長部、１１５ ・フィールド酸化物層
、１１６・・・ゲート酸化物、１１７′・・・スペーサ
、１３０・・・ゲート電極。
図である。 （主な符号の説明） ９９・・・基板、１００・・・ウェル、１０３，１０４
゜１０５．１０６・・低濃度にドープされた領域、１０
５．１０６・・延長部、１１５ ・フィールド酸化物層
、１１６・・・ゲート酸化物、１１７′・・・スペーサ
、１３０・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 １、金属−酸化物−半導体形電界効果トランジスタであ
って、 第１の極性のドーパントでドープされた半導体本体と、 該本体部分の一部の上に配置された絶縁層と、前記半導
体本体から電気的に絶縁されるように前記絶縁層の上に
配置された導電性ゲート電極とを有し、 前記半導体本体が第２の極性のドーパントで高濃度にド
ープされたソース領域と、前記第２の極性のドーパント
で高濃度にドープされたドレイン領域とを有し、該ソー
スおよびドレイン領域が前記ゲート電極の両側に所定の
深さまで前記半導体本体内に配置されており、 前記半導体本体がまた前記ソース領域および前記ドレイ
ン領域の少なくとも一方から伸びる低濃度にドープされ
た延長部を有し、該延長部のドーパントは前記第２の極
性のドーパントであり、前記延長部の各々は前記半導体
本体の表面の下方に配置されて前記ゲート電極の下方の
領域に向かって延在し、前記延長部の各々は前記半導体
本体と前記絶縁層との間の境界から離隔しており、前記
延長部の各々にはそのまわりを実質的に囲む傾斜領域が
あり、また前記延長部が相異なる拡散率を有する少なく
とも２つの第２の極性のドーパントを含んでいることを
特徴とする電界効果トランジスタ。 ２、特許請求の範囲第１項記載の電界効果トランジスタ
において、前記ゲート電極の両側には側部スペーサが設
けられている電界効果トランジスタ。 ３、特許請求の範囲第２項記載の電界効果トランジスタ
において、前記スペーサの幅が約０．１乃至０．２ミク
ロンである電界効果トランジスタ。 ４、特許請求の範囲第１項記載の電界効果トランジスタ
において、前記延長部がその隣接する高濃度にドープさ
れた部分から約０．１乃至０．２ミクロンの距離だけ外
側に延在している電界効果トランジスタ。 ５、特許請求の範囲第１項記載の電界効果トランジスタ
において、前記延長部が前記絶縁層と前記半導体本体と
の間の界面から約１０００オングストロームの所に配置
されている電界効果トランジスタ。 ６、特許請求の範囲第１項記載の電界効果トランジスタ
において、前記高濃度にドープされた領域が前記半導体
本体の表面からほぼ１５００乃至４０００オングストロ
ームの深さまで延在している電界効果トランジスタ。 ７、特許請求の範囲第１項記載の電界効果トランジスタ
において、前記第１の極性のドーパントがｐ型ドーパン
トであり、前記第２の極性のドーパントかｎ型ドーパン
トである電界効果トランジスタ。 ８、特許請求の範囲第１項記載の電界効果トランジスタ
において、前記トランジスタがｎチャンネル形の素子で
ある電界効果トランジスタ。 ９、特許請求の範囲第１項記載の電界効果トランジスタ
において、前記延長部のドーパントの１つがヒ素である
電界効果トランジスタ。 １０、特許請求の範囲第１項記載の電界効果トランジス
タにおいて、前記延長部のドーパントの１つがリンであ
る電界効果トランジスタ。 １１、特許請求の範囲第１項記載の電界効果トランジス
タにおいて、前記半導体本体がシリコンで構成されてい
る電界効果トランジスタ。 １２、特許請求の範囲第１項記載の電界効果トランジス
タにおいて、前記半導体本体がｐ型のウェルを含むｎ型
の半導体基板からなる電界効果トランジスタ。 １３、特許請求の範囲第１項記載の電界効果トランジス
タにおいて、前記絶縁層がシリコン酸化物からなる電界
効果トランジスタ。 １４、特許請求の範囲第１項記載の電界効果トランジス
タにおいて、前記導電性ゲート電極が金属およびドープ
された多結晶シリコンからなるグループから選択された
材料で形成されている電界効果トランジスタ。 １５、特許請求の範囲第１項記載の電界効果トランジス
タにおいて、前記高濃度にドープされた領域が１平方セ
ンチメートル当り約８×１０＾１＾５個のドーパント原
子を注入することにより形成されている電界効果トラン
ジスタ。 １６、特許請求の範囲第１項記載の電界効果トランジス
タにおいて、前記低濃度にドープされた領域が１平方セ
ンチメートル当り約１０＾１＾２乃至１０＾１＾４個の
ドーパント原子を注入することにより形成されている電
界効果トランジスタ。 １７、金属−酸化物−半導体形の電界効果トランジスタ
素子に傾斜埋込みチャンネルを形成する方法であって、 半導体本体の表面から一定の距離の所に低濃度の第１の
極性のドーパントを注入し、 前記第１のドーパントを注入した領域とほぼ同じ領域に
同じ極性の第２の低濃度のドーパントを注入する工程を
有し、前記両ドーパントの内の一方が他方よりも高い拡
散率を有していることを特徴とする方法。 １８、特許請求の範囲第１７項記載の方法において、前
記拡散率の高い方のドーパントが最初に注入される方法
。 １９、特許請求の範囲第１７項記載の方法において、前
記拡散率の高い方のドーパントがリンである方法。 ２０、特許請求の範囲第１７項記載の方法において、前
記拡散率の低い方のドーパントがヒ素である方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/722,640 US4680603A (en) | 1985-04-12 | 1985-04-12 | Graded extended drain concept for reduced hot electron effect |
| US722640 | 1985-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61259576A true JPS61259576A (ja) | 1986-11-17 |
| JPH0620132B2 JPH0620132B2 (ja) | 1994-03-16 |
Family
ID=24902724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61078415A Expired - Lifetime JPH0620132B2 (ja) | 1985-04-12 | 1986-04-07 | 電界効果トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4680603A (ja) |
| EP (1) | EP0198335B1 (ja) |
| JP (1) | JPH0620132B2 (ja) |
| KR (1) | KR910000929B1 (ja) |
| DE (1) | DE3675416D1 (ja) |
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| JPH0330370A (ja) * | 1989-06-27 | 1991-02-08 | Sony Corp | Ｍｉｓ型半導体装置 |
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- 1986-04-02 EP EP86104509A patent/EP0198335B1/en not_active Expired - Lifetime
- 1986-04-02 DE DE8686104509T patent/DE3675416D1/de not_active Expired - Fee Related
- 1986-04-07 JP JP61078415A patent/JPH0620132B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| DE3675416D1 (de) | 1990-12-13 |
| JPH0620132B2 (ja) | 1994-03-16 |
| EP0198335A2 (en) | 1986-10-22 |
| KR910000929B1 (ko) | 1991-02-18 |
| US4680603A (en) | 1987-07-14 |
| EP0198335A3 (en) | 1986-12-10 |
| KR860008623A (ko) | 1986-11-17 |
| EP0198335B1 (en) | 1990-11-07 |
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