JP4134545B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、及び、その製造方法に関し、特にシリコン・オン・インシュレータ（以下SOIと略す）層を有するSOI基板上に形成されたＭＯＳＦＥＴのような半導体装置、及び、その製造方法に関する。
【０００２】
【従来の技術】
支持基板上に絶縁膜（多くは酸化膜）を形成し、その上に半導体層（シリコン層）を有する半導体基板であるＳＯＩ基板が知られている。このようなＳＯＩ基板が適用されたＭＯＳＦＥＴは、そのソース領域とドレイン領域の下面側に絶縁膜が形成されているために、ＳＯＩ層がない通常のバルク基板よりもその寄生容量を小さくすることができ、素子の高速化に有利になり、広く用いられてきている。
【０００３】
一般にＳＯＩ基板を用いたＭＯＳＦＥＴは、ゲートの下側のＳＯＩ層が空乏化して動作する完全空乏型と、ＳＯＩ層が完全に空乏化せず中性領域が残る部分空乏型がある。部分空乏型ＦＥＴは、バルク基板を用いたプロセスに準じた形成方法で作成できる利点は有るが、電気的に基板と分離された中性領域が残るため、その中性領域の電位が動作条件によって変わって動作電流が変動するいわゆる基板浮遊効果が発生して、回路設計が難しくなる問題がある。一方、完全空乏型ＦＥＴは中性領域がないため、チャネル下の電位が変動せず回路動作が安定的である利点がある。
【０００４】
但し、完全空乏型トランジスタは、ＳＯＩ層を極端に薄くしない限りは、部分空乏型化型のトランジスタよりもパンチスルーと短チャネル効果による特性劣化が起こりやすい。このような特性劣化に対する対策として、チャネル不純物の濃度が高い領域であるハロー領域をチャネル領域の両側に形成した手法が提案されてきている。そのような公知技術が、特開平９−２９３８７１で知られている。図２５は、そのような半導体装置の技術を示している。図２６に示されるように、シリコンよりなる支持基板１０１上に酸化膜よりなる埋め込み絶縁膜１０２が形成され、更に半導体層が形成されたＳＯＩ基板に、ＳＤ（ソース・ドレイン）領域１０３が形成されている。その領域に、チャネル領域になる低濃度領域１０４とＨａｌｏ注入領域１０５とが形成され、更に、ゲート絶縁膜１０６、ゲート電極１０７、側壁絶縁膜１０８が形成されている。特に、Ｈａｌｏ注入領域１０５の横方向不純物濃度プロファイルは、図２６に示されるような傾斜を持って形成されている。このような不純物濃度が高いＨａｌｏ領域の設定は、基板浮遊効果が発生することを抑制するための工夫として優れている。
【０００５】
このような公知の半導体装置のＨａｌｏ領域１０５の横方向のプロファイルＮ（ｘ）は、下記式で表現される。
Ｎ（ｘ）
＝Ｎ０＋ＮＢ０・｜ｅｘｐ（−［η・（ｘ−Ｌ／２］ｇ）＋ｅｘｐ（−［η・（ｘ＋Ｌ／２］ｇ）｜
ηが８から２０の範囲、又は、横方向の濃度勾配が３〜８×１０２２ｃｍー４の範囲では、ＳＤ領域１０３と低濃度領域１０４で形成される寄生バイポーラトランジスタの電流利得ｈｆｅを低減することができ、短チャネル効果の抑制と併せて微細で安定な動作を可能にすることができていた。
【０００６】
【発明が解決しようとする課題】
しかし、既述の公知技術は、不純物分布のピークからの横方向の広がりは、０．１μｍ程度になり、サブハーフミクロン域のゲート長の素子を形成する際には、両側からの不純物の裾が重なって、両側に高濃度部位を持つというハロー構造を形成することができなくなるという問題点があった。両側からの不純物の裾が重なれば、チャネル領域の中央部位の不純物濃度が上昇し、部分空乏型の動作になりやすく、完全空乏型の動作が困難になる問題点が派生する。公知技術の原理に従って、濃度勾配（ηは８から２０の範囲、又は、横方向の濃度勾配が３〜８×１０２２ｃｍー４）を設定する手法とは異なる手法により、基板浮遊効果を抑制する技術の確立が求められる。
【０００７】
従来、多様なハロー領域を持つＳＯＩ−ＭＯＳＦＥＴが提案されているが、それらは、理想的な不純物分布を形成するための有効な知識を持ち合わせていず、どのような不純物分布が適正であるかについて何も示唆していない。トランジスタの微細化が進めば、ゲート酸化膜が薄くなるために、必要な閾値電圧を得るために十分であるチャネル不純物濃度が上昇し、その上昇に伴って、ＳＯＩ層中の最低電位が下がり、部分空乏型の動作になりやすい。ｎチャネルの場合はその最低電位が下がり、ｐチャネルの場合はその最高電位が上がり、ｎ型とｐ型で同じ問題が生じる。以下、本明細書では、特記しない限り、ｎ型チャネルトランジスタについて記述される。完全空乏型の動作をするようなチャネル濃度設定では、閾値電圧が低下していくことが知られていて、それに対する対策が必要である。
【０００８】
本発明の課題は、完全空乏型の動作を実現し、且つ、閾値電圧の低下を抑制することができる半導体装置、及び、その製造方法を提供することにある。
本発明の他の課題は、ハロー領域の濃度分布を設定することにより、完全空乏型の動作を実現し、且つ、閾値電圧の低下を抑制することができる半導体装置、及び、その製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数・形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。
【００１０】
本発明による半導体装置は、第１絶縁層（２）と、第１絶縁層（２）の上面側に形成される半導体層と、その半導体層の上面側に形成される第２絶縁層（７）と、第２絶縁層（７）上に形成されるゲート電極（８）とから構成されている。その半導体層は、ゲート電極（８）直下に位置するチャネル領域（５，６，１７）と、チャネル領域（５，６，１７）を挟む両側の領域に形成される第１導電型のソース／ドレイン領域（３）とを備えている。そのチャネル領域は、第１導電型の逆導電型である第２導電型の低濃度領域（５）と、第２導電型の不純物の拡散速度が遅くなる不純物が添加された拡散バリア領域（１７）と、低濃度領域（５）の第２導電型の最大の不純物濃度より高い第２導電型の不純物濃度を有する高濃度領域（６）とを含む。拡散バリア領域（１７）は、低濃度領域（５）からソース／ドレイン領域（３）に向かって、低濃度領域（５）に隣接して所定の幅に設けられ、高濃度領域（６）は、拡散バリア領域（１７）とソース／ドレイン領域（３）との間に介在するように設けられる。高濃度領域（６）の、低濃度領域（５）からソース／ドレイン領域（３）方向への幅は、３０ｎｍ以下であり、低濃度領域（５）の第２導電型の不純物濃度は上表面側から深さ方向に薄くなる勾配を有している。ここで、高濃度領域（６）の幅が３０ｎｍ以下であることが本質的に重要である。高濃度領域（６）の幅が３０ｎｍ以下であれば、完全空乏型の動作が実現し、且つ、閾値電圧の低下が抑制される。
【００１３】
そして、ソース／ドレイン領域端より２０ｎｍの位置で、チャネル領域の第２導電型の不純物濃度の横方向の濃度勾配は１×１０２４ｃｍ−４より大きいことは特に重要であることが、実験的事実として確認されている。
【００１９】
【発明の実施の形態】
図に対応して、本発明の参考形態（第１形態）は、基板に絶縁膜が形成されている。その基板１の上面側に、図１に示されるように、埋め込み絶縁膜２が形成されている。基板としては、シリコン基板が例示され、埋め込み絶縁膜２としては、酸化膜が例示される。埋め込み絶縁膜２の上面側に、シリコンの半導体層が積層される。このような積層構造のＳＯＩ基板のその半導体層に、両側でＳＤ領域３が形成される。両側のＳＤ領域の間で両側に、ＳＤエクステンション領域４が形成される。両側のＳＤエクステンション領域４の間で中央領域に、チャネル領域になる低濃度領域５が形成される。低濃度領域５と両側のＳＤエクステンション領域４との間で両側に、Ｈａｌｏ注入領域６が形成される。
【００２０】
ＳＤエクステンション領域４と低濃度領域５とＨａＬｏ注入領域６の上面側に、ゲート絶縁膜７が形成され、ゲート絶縁膜７の上面側にゲート電極８が形成され、ゲート電極８の両側面に側壁絶縁膜９が形成されている。両側のＳＤ領域３の両外側面に、分離絶縁膜１１が形成される。
【００２１】
ＳＤエクステンション領域で挟まれているＨａlｏ注入領域６の横方向不純物濃度プロファイルは、図２に示されるように、その幅が３０ｎｍ以下に形成されていることが本質的に重要である。Ｈａlｏ注入領域の幅が３０ｎｍ以下であることは、０．１μｍ以下の微細なゲート長を有するＦＥＴで、その閾値電圧を変動させずにその短チャネル効果を抑制することができる。
【００２２】
図３（ａ）〜（ｄ）と図４（ａ）〜（ｄ）は、本発明による半導体装置の製造方法の参考形態（第１形態）を示している。図３（ａ）に示されるように、シリコン又はサファイアのような半導体絶縁材料により形成されている基板１の上面側に、適正な厚さ（例示：１００ｎｍ）の酸化膜である埋め込み絶縁膜２が形成される。次に、埋め込み絶縁膜２の上面側に、シリコンの半導体層３’が、適正な厚さ（例示、５ｎｍ〜２μｍ）に積層される。このような積層構造のＳＯＩ基板は、シリコン基板中に酸素をイオン注入して形成するＳＩＭＯＸ法によるＳＯＩ基板として作成することができ、又は、張り合わせにより積層構造として形成することができる。
【００２３】
次に、図３（ｂ）に示されるように、ＬＯＣＯＳ法又はトレンチ分離法により、素子分離領域になる分離絶縁膜１１が半導体層３’の両側に形成される。半導体層３’の上面に熱酸化により１０ｎｍ厚の酸化膜１２が形成される。イオン注入法により半導体層３’の中に不純物原子が添加されて、低濃度領域５が形成される。次に、図３（ｃ）に示されるように、酸化膜１２が除去され、熱酸化のような手法により、約２ｎｍ厚の酸化膜としてゲート絶縁膜７が形成される。次に、図３（ｃ）に示されるように、ゲート絶縁膜７の上面に多結晶シリコン膜を２００ｎｍ厚に堆積し、次いで、それが選択的にエッチングされて、ゲート電極８が形成される。ゲート絶縁膜７は、酸化膜に限られず、窒化膜、その他の絶縁材料の膜が形成され得る。
【００２４】
次に、図３（ｄ）に示されるように、ゲート電極８がマスクになって、低濃度領域５の不純物濃度よりも高濃度であるＨａlｏ注入領域６が形成される。この注入工程では、イオンが斜め方向から注入されて添加され、イオンがゲート電極８の周辺領域下に入って低濃度領域５が形成される。このような斜め注入の注入角度の変更により、Ｈａlｏ注入領域６の横方向の幅を調整することができる。
【００２５】
次に、図４（ａ）に示されるように、低濃度領域５とＨａlｏ注入領域６とに導電型が反対になる導電型のＳＤエクステンション領域４が、イオン注入法により形成される。ＳＤエクステンション領域４は、両側のＨａＬｏ注入領域６の外側に形成され、そのイオンの注入の方向は垂直方向である。このような注入により、Ｈａlｏ注入領域６がＳＤエクステンション領域４の内側の領域に形成される。Ｈａlｏ注入領域６は、その注入角度のような幾何学的条件と拡散熱処理条件とを調整することにより、Ｈａlｏ注入領域６の幅を変えることができ、本発明で本質的である３０ｎｍより以下である幅が設定され得る。
【００２６】
次に、図４（ｂ）に示されるように、ＣＶＤ法により絶縁膜（例示：酸化膜）を約１５０ｎｍ厚に堆積し、異方性エッチングによりゲート電極８の側壁にその絶縁膜が残るようにエッチングが行われ、そのエッチングにより、側壁絶縁膜９が形成される。その際に、ゲート絶縁膜７が同時にエッチングされる。次に、図４（ｃ）に示されるように、ゲート電極８と側壁絶縁膜９がマスクになって、イオン注入法により不純物原子がＳＤエクステンション領域４に添加されて、ＳＤ領域３が形成される。
【００２７】
次に、図４（ｄ）に示されるように、絶縁膜１４が全面に形成され、絶縁膜１４もコンタクト領域に開口が開けられ、そのコンタクト領域の開口に埋め込み金属１５がＣＶＤ法により成膜され、ＣＭＰ法により研磨され、配線層１６が選択的に形成されて、ＦＥＴが作成される。
【００２８】
図４（ｃ）の工程の後にＳＤ抵抗を下げるために、Ｃｏのような原子をスパッタし熱処理して、ＳＤ領域３の上面とゲート電極８の上面にコバルトシリサイド膜を形成することが好ましい。更に、低濃度領域５は、イオン注入のような手法で不純物原子を添加することにより、閾値電圧の制御を行うことが述べられているが、不純物原子を添加しないいわゆる真性半導体とし、ゲート電極を多結晶シリコンとは異なる仕事関数を有する金属ゲートで形成し、真性半導体のチャネルによる高移動度と金属ゲートによる閾値の制御を行うことが可能である。真性半導体の場合、パンチスルーの発生や埋め込み絶縁膜側にチャネルが形成されることによる特性劣化がＨａlｏ注入領域を形成することにより抑制でき、更には、ＨａＬｏ注入領域６の幅を制御することにより、サブ０．１μｍ以下の微細ゲート長の素子形成に対応することができる。
【００２９】
Ｈａlｏ注入領域６の幅は、Ｈａlｏ注入領域形成のためのイオン注入の注入角度、注入エネルギー、注入後の横方向の拡散、後工程のＳＤエクステンション領域形成のためのイオン注入条件、横方向の拡散条件とにより最終的に決定され得る。Ｈａlｏ注入領域形成のための手法は、イオン注入法に限られず、固層拡散のように不純物原子を添加する他の手法が適用され得る。低濃度領域はイオン注入により不純物原子を添加する手法が述べられているが、これに限られず真性半導体が用いられ得る。その場合、移動度が不純物原子を添加した場合よりも大きくなり、素子特性が高速化するメリットが得られる。Ｈａlｏ注入領域の幅を３０ｎｍ以下、より好ましくは、２０ｎｍ以下とすることにより、完全空乏型の動作が可能になっている。４０ｎｍ以上のＨａlｏ幅では、ゲート長が微細化していくと部分空乏型の動作が発生しやすくなる。
【００３０】
図５は、本発明による半導体装置の実施の形態（第１形態）を示している。シリコンの基板１の上面に１０ｎｍ〜５００ｎｍ厚の酸化膜である埋め込み絶縁膜２が形成され、シリコンの１０ｎｍ〜５００ｎｍ厚の半導体層の積層構造に形成されたＳＯＩ基板に、ＳＤ領域３とＳＤエクステンション領域４と、低濃度領域５と、低濃度領域５とＳＤエクステンション領域４の間に挟まれて形成されるＨａlｏ注入領域６とが形成され、更に、ゲート絶縁膜７と、ゲート電極８と、側壁絶縁膜９とが形成されている。実施の本形態では、特に、低濃度領域５のＨａlｏ注入領域６の側に拡散バリア領域１７が形成されている。拡散バリア領域１７は、低濃度領域５とＨａｌｏ注入領域６との間に形成されている。拡散バリア領域１７は、フッ素又は炭素のような原子をイオン注入法のような添加手法により添加することにより形成することができる。
【００３１】
図６は、両側のＳＤ領域４の間の横方向の不純物原子濃度プロファイルを示している。図６に示されるように、両側のＳＤエクステンション領域４の間に挟まれている低濃度領域５の両側に、Ｈａlｏ注入領域６が形成され、低濃度領域５のＨａlｏ注入領域の側に拡散バリア領域１７が形成されている。このように、フッ素などが添加された拡散バリア領域１７は、特に、ボロンが拡散する速度を低減する効果があり、Ｈａlｏ注入領域６の幅が広がることを抑制することができる効果が得られる。このような抑制効果により、より微細化したゲート長に対応できる素子を提供することができる。
【００３２】
図７（ａ）〜（ｅ）と図８（ａ）〜（ｄ）は、本発明による半導体装置の製造方法の実施の形態（第１形態）を示している。図７（ａ）に示されるように、シリコン又はサファイアのような絶縁材料の基板１の上面に、１００ｎｍ厚の酸化膜の埋め込み絶縁膜２が形成され、シリコンの半導体層３’が５ｎｍ〜２μｍ厚に積層されたＳＯＩ基板が形成されている。次に、図７（ｂ）に示されるように、ＬＯＣＯＳ法又はトレンチ分離法により素子分離領域になる分離絶縁膜１１を形成し、半導体層３’の上面に、熱酸化により１０ｎｍ厚の酸化膜１２が形成され、半導体層３’に不純物原子が添加されて低濃度領域５が形成される。次に、図７（ｃ）に示されるように、酸化膜５が除去され、熱酸化により約２ｎｍ厚の酸化膜のゲート絶縁膜７が形成され、２００ｎｍ厚に堆積された多結晶シリコン膜が選択的にエッチングされてゲート電強８が形成される。
【００３３】
次に、図７（ｄ）に示されるように、ゲート電極８がマスクになってフッ素又は炭素がイオン注入法により斜め方向から１０１２ｃｍ−２〜１０１６ｃｍ−２のドーズ量で添加される。次に、図７（ｅ）に示されるように、斜め方向からイオンが注入され、ｎＭＯＳではボロンが、ｐＭＯＳではヒ素が不純物として斜め方向から注入される。ここで、前工程の拡散バリア領域１７より浅い角度のイオン注入、又は、浅い形成を導くエネルギーの注入により、Ｈａlｏ注入領域６を拡散バリア領域１７よりも外側に形成することができる。
【００３４】
次に、図８（ａ）に示されるように、低濃度領域５とＨａlｏ注入領域６の導電型と反対の導電型の不純物（例示：ｎＭＯＳではボロン、ｐＭＯＳではヒ素）が添加されたＳＤエクステンション領域４が、イオン注入法により形成される。このようなイオンは、垂直方向から注入される。このような注入により、Ｈａlｏ注入領域６がＳＤエクステンション領域４の内側に形成される。このように、Ｈａlｏ注入領域６がＳＤエクステンション領域４と拡散バリア領域１７との間に挟まれて形成されることにより、この工程の後の熱処理条件を制御することにより、Ｈａlｏ注入領域６の幅を変えることができ、特に３０ｎｍ以下に制御され得る。ここで、拡散バリア領域１７の拡散速度が遅いために、熱処理工程の際に、Ｈａlｏ注入領域６が低濃度領域５の側に拡散しにくくなり、ゲート長が微細化されても低濃度領域５が狭くなって、その特性が変動することはない。
【００３５】
次に、図８（ｂ）に示されるように、ＣＶＤ法により酸化膜の絶縁膜が約１５０ｎｍ厚に堆積され、その絶縁膜が異方性エッチングによりエッチングされ、ゲート電極８の側面に側壁絶縁膜９が残存し、ゲート絶縁膜７が同時にエッチングされる。次に、図８（ｃ）に示されるように、ゲート電極８と側壁絶縁膜９がマスクになって、イオン注入法により不純物原子が添加されて、ＳＤ領域３が形成される。
【００３６】
次に、図８（ｄ）に示されるように、絶縁膜１４が全面に形成され、コンタクト領域に開口が設けられ、そのコンタクト領域に埋め込み金属１５が埋設されて、配線層１６が選択的に形成されＦＥＴが作成される。
【００３７】
既述の通り、Ｈａlｏ形成後の熱処理を行ってもＨａlｏ注入領域６が低濃度領域側に拡散することを抑制することができて、より微細なゲート長に制御性よくＨａlｏ注入領域の幅を形成できる利点がある。拡散バリア領域１７はゲート電極をマスクとして斜め方向から形成する手法に限られず、ゲート電極形成前に予め半導体層の全面に拡散バリア領域を形成しておく手法を採択することは可能である。
【００３８】
既述の実施の形態では、Ｈａlｏ注入領域６の横方向のプロファイルが台形状の比較的濃度が一定の領域を横方向に形成した構造として図示されているが、このような形態に限られず、ＳＤエクステンション領域４の両端から低濃度領域５まで次第に濃度が低下するプロファイルとして形成されることが現実的に好適である。その場合には、台形状の場合よりも、中性領域は形成されにくくなり、完全空乏型の動作をすることが可能となり、且つ、埋め込み絶縁膜側の幅が大きくなっているので、更に、バックチャネルを抑制することが可能になる。
【００３９】
図９は、本発明による半導体装置の他の参考形態（第２形態）を示している。基板１の上面に、１００ｎｍ〜５００ｎｍ厚の埋め込み絶縁膜２が形成され、厚さ１００ｎｍ〜５００ｎｍ程度の半導体層の積層構造に形成されたＳＯＩ基板に、ＳＤ領域３と、ＳＤエクステンション領域４、チャネル領域となる低濃度領域５、低濃度領域５とＳＤエクステンション領域４の間に形成されたＨａlｏ注入領域６とが形成され、更に、ゲート絶縁膜７、ゲート電極８、側壁絶縁膜９が形成される点は、既述の参考形態（第１形態）及び実施の形態（第１形態）に同じである。
【００４０】
図１０は、低濃度領域５の深さ方向の不純物原子濃度プロファイルを示している。図１０に示されるように、チャネル領域になる低濃度領域５は、ゲート電極８に近い表面側の濃度が高く、埋め込み絶縁膜２の側の下面側の濃度が低く、不均一な濃度プロファイルになっている。このように表面側に不純物原子を局在化し埋め込み絶縁膜側の不純物濃度を低く設定することにより、埋め込み絶縁膜側での空乏層広がりが大きくなるために、ＳＯＩ膜厚は厚いが低濃度領域５の表面の濃度が高い幅に相当する膜厚のＳＯＩと同様の完全空乏型動作を実現することができる。このように表面の濃度が高い領域の幅は、完全空乏型操作を実現するためには、ゲート長の１／４程度以下であることが特に望ましい。
【００４１】
図１１は、本発明による半導体装置の更に他の参考形態（第３形態）を示している。基板１の上面に１０ｎｍ〜５００ｎｍ厚の埋め込み絶縁膜２が形成され、１０ｎｍ〜５００ｎｍ程度の半導体層の積層構造に形成されたＳＯＩ基板に、ＳＤ領域３とＳＤエクステンション領域４、低濃度領域５、低濃度領域５とＳＤエクステンション領域４の間のＨａlｏ注入領域６、低濃度領域５の埋め込み酸化膜２の側の埋め込み拡散バリア領域１７とが形成されている。ゲート絶縁膜７、ゲート電極８、側壁絶縁膜９が形成される点は、既述の参考形態（第１形態、第２形態）及び実施の形態（第１形態）に同じである。
【００４２】
図１２は、ゲート絶縁膜７の下側の低濃度領域５と拡散バリア領域１７の深さ方向の不純物濃度プロファイルを示している。このプロファイルは、図１２に示されるように、チャネル領域になる低濃度領域５は、ゲート電極８に近い表面側の濃度が高く、埋め込み絶縁膜２に近い側の濃度が低い不均一な濃度プロファイルになっている。更に、埋め込み酸化膜２の側の深い領域には、埋め込み拡散バリア領域１７が形成されている。ここで、ｎＭＯＳであれば低濃度領域５の不純物原子はボロンのような元素であり、埋め込み拡散バリア領域１７の不純物原子はフッ素、炭素、インジュームのような元素である。更には、低濃度領域５の不純物原子は表面のゲート絶縁膜７から１０〜３０ｎｍの深さになるように形成されることが望ましい。このように埋め込み拡散バリア領域１７を形成することにより、表面側の低濃度領域の不純物原子が深い方向に拡散することを有効に防止することができ、より浅い不純物分布を精度よく形成することが可能である。
【００４３】
図１３（ａ）〜（ｄ）と図１４（ａ）〜（ｄ）は、本発明による半導体装置の製造方法の参考形態（第２形態）を示している。図１３（ａ）に示されるように、基板１の上面に１００ｎｍ厚の埋め込み絶縁膜２が形成され、半導体層３’が５ｎｍ〜２μｍ厚に積層されたＳＯＩ基板に約１０ｎｍ厚の酸化膜５が形成され、イオン注入法により半導体層３’の中にフッ素のような不純物原子が添加されて、埋め込み拡散バリア領域１７が形成され、イオン注入法により低濃度領域５を形成される。ここで低濃度領域５は、ｎＭＯＳであれば、ボロンが０．５ＫｅＶ〜１Ｋｅｖの低エネルギーのイオンの注入により１０１２ｃｍ−２〜１０１６ｃｍ−２のドーズ量で行われる。これにより、半導体層３’の上表面から次第に濃度が低下するプロファイルが形成される。
【００４４】
次に、図１３（ｃ）に示されるように、酸化膜５が除去され、約２ｎｍ厚のゲート絶縁膜７が形成され、多結晶シリコン膜が２００ｎｍ厚に堆積されそれが選択的にエッチングされてゲート電強８が形成される。次に、図１３（ｄ）に示されるように、斜め方向からのイオンが注入され、ｎＭＯＳではボロンのような不純物が注入され、ｐＭＯＳではヒ素のような不純物が注入される。ここで、前工程の拡散バリア添加領域１７よりも浅い角度のイオン注入、又は、浅い形成となるエネルギーの注入により、Ｈａlｏ注入領域６は拡散バリア添加領域１７よりも外側に形成することが可能である。
【００４５】
次に、図１４（ａ）に示されるように、低濃度領域５とＨａlｏ注入領域６とは反対導電型の不純物、例えば、ｎＭＯＳではヒ素が添加され、ｐＭＯＳではボロンが添加されたたＳＤエクステンション領域４にイオンが注入される。そのイオン注入の方向は、垂直方向である。これによりＨａlｏ注入領域６がＳＤエクステンション領域４の内側に形成される。次に、図１４（ｂ）に示されるように、ＣＶＤ法により絶縁膜が約１５０ｎｍ厚に堆積され、異方性エッチングによりゲート電極８の側壁に側壁絶縁膜９が形成されるようにエッチングされ、更に、ゲート絶縁膜７が同時にエッチングされる。
【００４６】
次に、図１４（ｃ）に示されるように、ゲート電極８と側壁絶縁膜９がマスクになって、イオン注入法により不純物原子が添加されて、ＳＤ領域３が形成される。次に、図１４（ｄ）に示されるように、絶縁膜１４が全面に形成され、コンタクト領域に開口が設けられ、そのコンタクト領域に埋め込み金属１５が埋設され、配線層１６が選択的に形成されてＦＥＴが作成される。このような低濃度領域形成のイオン注入工程の前に、予め埋め込み拡散バリア領域１７を形成しておくことにより、低濃度領域が深く拡散していくことを抑制することができる。これによりゲート絶縁膜７の近傍の低濃度領域５の不純物濃度が高い状態で完全空乏型動作を実現でき、更に、閾値電圧を高く設定することができる効果が、簡略なプロセスにより実現することができる。
【００４７】
図１５は、本発明による半導体装置の更に他の参考形態（第４形態）を示している。基板１の上面に１０ｎｍ〜５００ｎｍ厚の埋め込み絶縁膜２が形成され、厚さ１０ｎｍ〜５００ｎｍの半導体層の積層構造に形成されたＳＯＩ基板に、ＳＤ領域３とＳＤエクステンション領域４、チャネル領域となる低濃度領域５、低濃度領域５とＳＤエクステンション領域４の間に形成されるＨａlｏ注入領域６が形成され、更に、ゲート絶縁膜７、ゲート電極８、側壁絶縁膜９が形成されている。
【００４８】
図１６は、Ｈａlｏ注入領域６の深さ方向の不純物原子濃度プロファイルを示している。そのプロファイルは、図１６に示されるように、チャネル領域になる低濃度領域５は、ゲート電極８に近い側の濃度が高く、埋め込み絶縁膜２の側の濃度が低く、埋め込み絶縁膜２の界面で高くなる不均一な濃度プロファイルになっている。このように表面側に不純物原子が局在化し埋め込み絶縁膜側の不純物濃度が低く設定されることにより、埋め込み絶縁膜２の側で空乏層の広がりが大きくなるために、ＳＯＩ膜の厚みは厚いが、低濃度領域５の表面の高濃度相当の幅の膜厚のＳＯＩと同じ完全空乏型動作を実現することが可能になっている。更には、埋め込み絶縁膜２の近傍の濃度を高く設定することにより、埋め込み絶縁膜２の側にチャネルが形成されるいわゆるバックチャネル動作を抑制することが可能になる。このような埋め込み絶縁膜２の近傍の低濃度領域の濃度を高く設定するためには、高エネルギーのイオン注入が好適であり、埋め込み絶縁膜２の中に予め不純物原子を添加する手法、表面に偏析させる手法が更に好適に利用され得る。
【００４９】
図１７は、本発明による半導体装置の更に他の参考形態（第５形態）を示している。基板１の上面に、１０ｎｍ〜５００ｎｍ厚の埋め込み絶縁膜２が形成され、１０ｎｍ〜５００ｎｍ圧の半導体層の積層構造に形成されたＳＯＩ基板に、ＳＤ領域３、ＳＤエクステンション領域４、チャネル領域となる低濃度領域５、低濃度領域５とＳＤエクステンション領域４の間のＨａlｏ注入領域６が形成され、更に、ゲート絶縁膜７、ゲート電極８、側壁絶縁膜９が形成されている。
【００５０】
低濃度領域５の深さ方向の不純物原子濃度プロファイルは、図１０，１２又は図１６に示されるプロファイルに同じであり、又は、同様である。Ｈａlｏ注入領域６の構成は、図１７に示されるように、ＳＯＩ層の表面側に形成されている。Ｈａlｏ領域６が埋め込み絶縁膜２の側に形成される場合には、Ｈａlｏ注入領域６が低濃度領域５よりも高濃度に設定されていて、特に、実施の本形態では、埋め込み絶縁膜２の側の低濃度領域５の濃度は低く設定されているために、Ｈａlｏ注入領域６で中性領域が形成されることにより、部分空乏型動作が生じやすくなることがあるが、実施の本形態のようにＨａlｏ注入領域６をチャネルが形成される表面側にのみ形成することにより、Ｈａlｏ領域６の部分空乏型動作の発生を抑制することが可能になっている。
【００５１】
図１８は、本発明による半導体装置の更に他の参考形態（第６形態）を示している。基板１の上面に、１０ｎｍ〜５００ｎｍ厚の埋め込み絶縁膜２が形成され、１０ｎｍ〜５００ｎｍの半導体層の積層構造に形成されたＳＯＩ基板に、ＳＤ領域３、ＳＤエクステンション領域４、チャネル領域となる低濃度領域５、低濃度領域５とＳＤエクステンション領域６の間の高濃度のＨａlｏ注入領域６ａ及び低濃度のＨａlｏ注入領域６ｂが形成され、更に、ゲート絶縁膜７、ゲート電極８、側壁絶縁膜９が形成されている。
【００５２】
参考形態（第６形態）の低濃度領域５の深さ方向の不純物原子濃度プロファイルは、図１０、１２又は図１６に示されるプロファイルに同じ又は同様であり、そのＨａlｏ注入領域６は、図１８に示されるように、ＳＯＩ層の表面側に高濃度のＨａlｏ注入領域６ａが形成され、埋め込み絶縁膜２の側は低濃度のＨａlｏ注入領域６ｂが形成されている。ここで低濃度のＨａlｏ注入領域の不純物濃度は、低濃度領域５の埋め込み絶縁膜２の近傍の濃度よりも高く設定することにより、パンチスルーの発生を抑制することができる。更に、低濃度のＨａlｏ注入領域６ｂの濃度を高濃度のＨａlｏ注入領域６ａの短チャネル効果を抑制することができる濃度よりも低く設定することにより、部分空乏型の動作を更に抑制することが可能になる。
【００５３】
図１９は、本発明による半導体装置の更に他の参考形態（第７形態）を示している。基板１の上面に、１０ｎｍ〜５００ｎｍ厚の埋め込み絶縁膜２が形成され、１０ｎｍ〜６０ｎｍの半導体層の積層構造に形成されたＳＯＩ基板に、ＳＤ領域３、ＳＤエクステンション領域４、低濃度領域５、低濃度領域５とＳＤエクステンション領域６の間のＨａlｏ注入領域６とが形成されている。Ｈａlｏ注入領域６と低濃度領域５のそれぞれの下側面に、埋め込み注入領域１８が、埋め込み絶縁膜２の上面側に形成されている。更に、ゲート絶縁膜７、ゲート電極８、側壁絶縁膜９が形成されている。埋め込み注入領域１８には、Ｈａlｏ注入領域６と低濃度領域５の導電型とは反対の導電型の不純物が注入されている。
【００５４】
参考形態（第７形態）の深さ方向の不純物原子プロファイルは、図１０又は図１２のそれらに同じであり、又は、均一である。図２０は、図１９の中のＡ部の詳細の一例を示し、且つ、Ｈａlｏ注入領域６と低濃度領域５の導電型とは反対の導電型の埋め込み注入領域１８のキャリア濃度分布を示している。低濃度領域５には、０．５Ｋｅｖ程度のエネルギーで、１×１０１３ｃｍ−３〜５×１０１３ｃｍ−３、特には、１×１０１３ｃｍ−３〜３×１０１３ｃｍ−３の傾斜を持つドーズ量で、不純物（例示：ボロン）が注入により添加され、更に、５０Ｋｅｖ程度のエネルギーで、０．５×１０１３ｃｍ−３〜５×１０１３ｃｍ−３、特には、０．５×１０１３ｃｍ−３〜２×１０１３ｃｍ−３の傾斜を持つドーズ量で、他の不純物（例示：ヒ素イオン）が注入添加され、ゲート電極８が形成された後に、２０Ｋｅｖ程度のエネルギーで、３．５×１０１３ｃｍ−３程度のドーズ量で、適正角度（例示：垂直方向から３０度）の斜め方向から、Ｈａｌｏ注入領域を形成するＢＦ２イオンが注入添加されている。
【００５５】
反対導電型のこのような埋め込み注入領域１８が形成されることにより、Ｈａlｏ注入領域６と低濃度領域５のそれぞれの下方領域のキャリア濃度は、ｐ型の不純物とｎ型の不純物が深さの度合いに対応して相殺するから、Ｈａlｏ注入領域６と低濃度領域５のそれぞれの下方領域で実質的に低下してｎ型化する。図２０に示されるように、Ｈａlｏ注入領域６はｐ型を維持しているが、より下方である深さ方向領域で急激にその濃度が低下して、低濃度領域５では特にそのより下方の深さ領域で、更に急激にその濃度が低下し、ｐｎ接合面１９を越えてｎ型に変換している。図２０は、Ｈａlｏ注入領域６がｐ型を維持し、低濃度領域５がｎ型に変化している場合を例示しているが、Ｈａlｏ注入領域６と低濃度領域５の両方がｐ型を維持しながらともに急激にその濃度が低下する注入が可能である。実施の第７形態と同様の多層構造により濃度分布を有効に適正化することが可能である。Ｈａlｏ注入領域６と低濃度領域５のそれぞれの下方領域がともにｎ型化することは、本発明の課題を解決することができる点で有効であるが、それらの濃度は、パンチスルーが発生しない程度の低濃度のｎ型化に留めることは重要である。
【００５６】
このように深さ深さ方向に連続的に又は飛躍的に濃度傾斜を持つ埋め込み不純物添加領域１８を形成することにより、Ｈａlｏ注入領域６と低濃度領域５の不純物濃度プロファイルは、ゲート側表層領域にのみ実効的に介在し、ＳＯＩ層中の最低電位の低下を抑制することができて、部分空乏型の動作を抑制することができる抑制効果が顕著になる。Ｈａlｏ注入領域６と低濃度領域５の不純物濃度プロファイルの精密な制御なしに、埋め込み型の不純物添加領域１８は、顕著な抑制効果を簡単な製造プロセスで発揮させることができる。
【００５７】
図２１は、閾値電圧とＳＯＩ層中の最低電位との関係をハロー注入領域の幅をパラメータとして示している。ハロー注入領域の幅が３０ｎｍ以下であるＳＯＩ基板、より好ましくはその幅が２０ｎｍ以下であるＳＯＩ基板を用いたＭＯＳＦＥＴは、ソース・ドレイン領域から２０ｎｍ〜３０ｎｍの距離にある端部領域に注入された不純物、特に、ＳＯＩ層の下部に注入された不純物は、ＳＯＩ層中の最低電位を低下させる作用の発現が弱くなる原理が、図２１に明確に示されている。そのような原理に従って、ハロー領域６は、その横方向幅が狭く設計され、ゲート長が微細化された半導体装置で有効化し、図２１に示されるように、ハロー注入領域６の幅が３０ｎｍ以下、より好ましくはその幅が２０ｎｍ以下で、完全空乏型動作の閾値電圧が高く維持されながら、最低電位の低下を抑制する抑制効果が有効に発現している。
【００５８】
図２２は、ハロー注入領域６の不純物濃度が横方向に傾斜を持つ半導体装置のＳＯＩ層中の最低電位を示している。ハロー注入領域の幅が３０ｎｍより狭くなれば、ＳＯＩ層中の最低電位の上昇は、ハロー注入領域の幅が３０ｎｍ以上である場合に比べて、より急峻であり、ハロー注入領域の幅が２０ｎｍより狭くなれば、ＳＯＩ層中の最低電位の上昇は、ハロー注入領域の幅が３０ｎｍ以上である場合に比べて、更により急峻である。
【００５９】
図２３は、不純物の横方向の濃度傾斜（濃度勾配）を示している。横軸は、ハロー領域６の３０ｎｍの幅を含む横方向の相対位置を示し、縦軸はその不純物濃度を示している。ある基準位置（例示：ソース結合位置）の不純物濃度は、概ね、３．５×１０１８ｃｍ−３である。条件１のグラフは、そのグラフ中に記載されている条件で不純物を注入した本発明の濃度勾配を示し、条件２のグラフは、そのグラフ中に記載されている条件で不純物を注入した公知の半導体の濃度勾配を示している。公知の条件２の傾斜は、３０ｎｍの領域幅で平均的に、概ね、３×１０２３ｃｍー４であり緩やかであるが、本発明に係る条件１の傾斜は、３０ｎｍの領域幅で平均的に、概ね、１×１０２４ｃｍー４である。図２３は、ソース結合端（既述のソース・ドレイン領域端）からの距離と濃度低下との勾配の関係を教えている。１／１０の濃度低下は３０ｎｍ幅に等価的に相当し、１／４の濃度低下は２０ｎｍ幅に等価的に相当している。
【００６０】
図２４は、閾値電圧とＳＯＩ中の最低電位の関係を示し、既述の条件１と既述の条件２との比較を示している。本発明に係る条件１のグラフが示すように、閾値電圧が高い状態で、ＳＯＩ中の最低電位が高いことを明白に示している。
【００６１】
図２３は、ハロー注入領域の不純物濃度が横方向に傾斜・勾配を持つ実施の形態では、ソース・ドレイン端から３０ｎｍの位置で、ソース・ドレイン端の濃度を１／１０に設定すること、又は、ソース・ドレイン端から２０ｎｍの位置で、ソース・ドレイン端の濃度を１／４に設定すること、又は、ソース・ドレイン端から２０ｎｍの位置で、第１導電型不純物濃度の濃度勾配を１×１０２４ｃｍー４以上にすることにより、ハロー注入領域６の幅を３０ｎｍ又は２０ｎｍの幅の領域に注入される不純物、特に、ＳＯＩ層の下部に注入される不純物は、ＳＯＩ層中の最低電位を低下させる作用が小さく発現する原理に従って、ＳＯＩ層中の最低電位の低下を抑制し、完全空乏型の動作を確保し、基板浮遊効果を抑制することができることを明白に教えている。
【００６２】
図２０は、高濃度の不純物が導入されるハロー注入領域をＳＯＩ層の表面に限定すること、又は、その高濃度領域が半導体層の上表面側の濃度のピーク値が、その半導体層の下部界面側の濃度のピーク値の３倍以上にすることにより、通常電位が最低になるハロー領域下部の電位の低下を抑制し、完全空乏型の動作を確保し、基板浮遊効果を抑制することができることを示している。このような垂直方向の濃度傾斜とともに、更に横方向の濃度傾斜をハロー注入領域に与えることにより、完全空乏型の動作を安定させる安定効果を発揮させることができる。更に、実効的なチャネル領域の不純物を表面のゲート絶縁膜側に浅く形成してハロー注入領域を形成することにより、ゲート長がより微細化された半導体装置の閾値電圧を高く設定した状態で、完全空乏型の動作が可能になり、更には、短チャネル効果を抑制することが可能になる。このように、ＳＯＩ膜を厚くした状態で、微細な完全空乏型の素子を実現することができる。更には、ハロー注入領域のチャネル側に拡散バリア領域を形成することにより、熱処理工程でハロー注入領域が広がることを防止することが可能となる。更に、ＣＭＯＳでボロンをハロー注入領域の不純物として添加した領域に拡散バリア領域を形成し、ヒ素をハロー注入領域の不純物として添加した領域に拡散バリア領域を形成しない構成とすることにより、拡散速度が速いボロンと拡散速度が遅いヒ素の拡散量を合わせることが可能になる効果がある。更に、チャネル領域の埋め込み酸化膜側に埋め込み拡散バリア領域を形成し、その表面側にチャネル不純物を深さ方向に不均一に形成して、ハロー注入領域を形成することにより、比較的に厚いＳＯＩ膜厚で閾値電圧の低下を抑制する条件のもとで、完全空乏型の動作が可能となる。更に、チャネル領域の下部に反対の導電型の不純物原子を添加することにより、そのチャネル領域の不純物は、その表面領域が高濃度でその下部領域が低濃度又は逆導電型になって、部分空乏型動作がしにくくなる積層構造を形成することができる。
【００６３】
【発明の効果】
本発明による半導体装置、及び、それの製造方法は、Ｈａlｏ注入領域の幅が３０ｎｍ以下より望ましくは２０ｎｍ以下であり、ＳＯＩ層中の最低電位の低下を有効に抑制し、完全空乏型の動作を確保して、基板浮遊効果を有効に抑制することができる。
【図面の簡単な説明】
【図１】図１は、本発明の参考形態（第１形態）を示す断面図である。
【図２】図２は、図１の半導体装置の横方向の不純物プロファイルを示すグラフである。
【図３】図３（ａ），（ｂ），（ｃ），（ｄ）は、本発明による半導体装置の製造方法の参考形態（第１形態）の複数手順をそれぞれに示す断面図である。
【図４】図４（ａ），（ｂ），（ｃ），（ｄ）は、図３の次の複数の手順をそれぞれに示す断面図である。
【図５】図５は、本発明による半導体装置の実施の形態（第１形態）を示す断面図である。
【図６】図６は、図５の半導体装置の不純物プロファイルを示すグラフである。
【図７】図７（ａ），（ｂ），（ｃ），（ｄ）は、本発明による半導体装置の製造方法の実施の形態（第１形態）の複数手順をそれぞれに示す断面図である。
【図８】図８（ａ），（ｂ），（ｃ），（ｄ）は、図７の次の複数の手順をそれぞれに示す断面図である。
【図９】図９は、本発明による半導体装置の他の参考形態（第２形態）を示す断面図である。
【図１０】図１０は、実施の図９の半導体装置の不純物プロファイルを示すグラフである。
【図１１】図１１は、本発明による半導体装置の更に他の参考形態（第３形態）を示す断面図である。
【図１２】図１２は、図１１の半導体装置の不純物プロファイルを示すグラフである。
【図１３】図１３（ａ），（ｂ），（ｃ），（ｄ）は、本発明による半導体装置の製造方法の参考形態（第２形態）の複数手順をそれぞれに示す断面図である。
【図１４】図１４（ａ），（ｂ），（ｃ），（ｄ）は、図１３の次の複数の手順をそれぞれに示す断面図である。
【図１５】図１５は、本発明による半導体装置の更に他の参考形態（第４形態）を示す断面図である。
【図１６】図１６は、図１５の半導体装置の不純物プロファイルを示すグラフである。
【図１７】図１７は、本発明による半導体装置の更に他の参考形態（第５形態）を示す断面図である。
【図１８】図１８は、本発明による半導体装置の更に他の参考形態（第６形態）を示す断面図である。
【図１９】図１９は、本発明による半導体装置の更に他の参考形態（第７形態）を示す断面図である。
【図２０】図２０は、図１９の半導体装置の不純物プロファイルを示すグラフである。
【図２１】図２１は、閾値電圧と最低電位の関係を示すグラフである。
【図２２】図２２は、注入幅と最低電位の関係を示すグラフである。
【図２３】図２３は、位置と不純物濃度の関係を示すグラフである。
【図２４】図２４は、閾値電圧と最低電位の他の関係を示すグラフである。
【図２５】図２５は、公知の半導体装置を示す断面図である。
【図２６】図２６は、図２５の半導体装置の不純物プロファイルを示すグラフである。
【符号の説明】
２…第１絶縁層
３…ソース／ドレイン領域
５，６…チャネル領域
５…低濃度領域
６…高濃度領域
７…第２絶縁層
１７…不純物添加領域

Claims (2)

  1. 第１絶縁層と、
    前記第１絶縁層の上面側に形成される半導体層と、
    前記半導体層の上面側に形成される第２絶縁層と、
    前記第２絶縁層上に形成されるゲート電極と、
    を含み、
    前記半導体層は、
    前記ゲート電極直下に位置するチャネル領域と、
    前記チャネル領域を挟む両側の領域に形成される第１導電型のソース／ドレイン領域と、
    を備え、
    前記チャネル領域は、
    前記第１導電型の逆導電型である第２導電型の低濃度領域と、
    前記第２導電型の不純物の拡散速度が遅くなる不純物が添加された拡散バリア領域と、
    前記低濃度領域の第２導電型の最大の不純物濃度より高い第２導電型の不純物濃度を有する高濃度領域と、
    を含み、
    前記拡散バリア領域は、前記低濃度領域から前記ソース／ドレイン領域に向かって、前記低濃度領域に隣接して所定の幅に設けられ、
    前記高濃度領域は、前記拡散バリア領域と前記ソース／ドレイン領域との間に介在するように設けられ、
    前記高濃度領域の、前記低濃度領域から前記ソース／ドレイン領域方向への幅は、３０ｎｍ以下であり、
    前記低濃度領域の第２導電型の不純物濃度は上表面側から深さ方向に薄くなる勾配を有している半導体装置。
  2. 前記ソース／ドレイン領域端より２０ｎｍの位置で、前記チャネル領域の第２導電型の不純物濃度の横方向の濃度勾配は１×１０２４ｃｍ−４より大きい請求項１の半導体装置。
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