TWI402987B - 具有提升性能之半導體裝置及方法 - Google Patents

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Gary H Loechelt
Robert B Davies
David H Lutz
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Description

具有提升性能之半導體裝置及方法
本發明一般關於半導體裝置，且更明確地，關於功率切換裝置，其包括高速裝置，例如RF功率放大器，以及其製造方法。
金氧半導體場效電晶體(MOSFET)係常見的功率切換裝置類型。MOSFET裝置包括一源極區域、一汲極區域、一在源極區域及汲極區域之間延伸的通道區域、以及一鄰接該通道區域提供的閘極結構。該閘極結構包括一導電閘極電極層，其鄰接通道區域而置放且與通道區域以一薄介電層隔開。
當MOSFET裝置於開啟狀態中，會對閘極結構施加電壓以在源極區域與汲極區域之間形成導電通道區域，其讓電流可以流過該裝置。於關閉狀態中，對閘極結構所施加的任何電壓將低至使得導電通道無法形成，因而無法產生電流。於關閉狀態期間，該裝置必須支援源極區域及汲極區域之間的高電壓。
於使MOSFET裝置性能最佳化的情況中，設計者時常需面對裝置參數性能方面的取捨。特別是，現有裝置結構或製造處理的選擇，可能提升某一裝置參數，然而同時該等選擇亦可能降低一或多個其他裝置參數。例如，現有結構以及處理可提升輸出或驅動電流(ID S )的能力，而在一MOSFET裝置之電阻上卻降低其崩潰電壓(BVD S s )的能力，且提升閘極至汲極電容。
據此，提升半導體裝置結構及其製造方法必須提出該等上述提及之問題以及其他。
本發明揭示在一項具體實施例中，一種半導體裝置係在半導體材料之主體中形成。該半導體裝置包括靠近通道區域之一部分的一局部摻雜區域，其於操作期間為電流流出的地方。
為了便於瞭解，圖式中的元件未必按比例繪製，且不同圖式中適當情況下將使用相同的元件編號。儘管下文說明n通道裝置，然而本發明亦關於藉由顛倒所述層與區域之導電率類型以形成的p通道裝置。
此外，本發明之裝置可執行蜂巢式設計(其中主體區域為複數個蜂巢式區域)或單一主體設計(其中主體區域係由通常為蛇形圖案之伸長圖案所形成的單一區域組成)。然而，為便於瞭解，在整個說明中皆將本發明之裝置說明為蜂巢式設計。應明白，本發明希望包括蜂巢式設計以及單一基本設計二者。
圖1說明根據本發明之一具體實施例之絕緣閘場效電晶體(IGFET)、MOSFET、電源電晶體、或開關裝置或單元10的一部分放大斷面圖。舉例而言，裝置10係屬於在半導體晶片中整合邏輯組件及/或其他組件作為功率積體電路之部分的許多此類裝置。或者，裝置10屬於整合一起以形成離散電晶體裝置的許多此類裝置。
裝置10包括一半導體材料11之區域，該區域包含例如具有範圍介於約0.001至約0.005 ohm－cm之電阻率的n型矽基板12，並可以砷進行摻雜。於所示具體實施例中，基板12提供一汲極接觸。一半導體層或延伸的汲極區域14係形成於基板12中或上。於一具體實施例中，半導體層14係使用傳統磊晶生長技術而形成。此外，延伸的汲極區域14係使用傳統摻雜與擴散技術而形成。於一對50伏特裝置適合之具體實施例中，層14係具有約1.0×101 5 原子/cm3 摻雜物濃度之n型，同時具有大約3至大約5微米等級之厚度。層14之厚度與摻雜物濃度係取決於所期望的裝置10之BVD S S 等級而增加或減少。應瞭解其他材料包括矽－鍺、矽－鍺－碳、摻雜矽之碳、碳化矽或其類似物可用作半導體材料11或其部分之主體。
一主體或摻雜區域31係形成於半導體層14中，且自半導體材料11延伸之主體的主要表面18。舉例而言，主體區域31包括p型導電率，以及具有適合形成一操作如裝置10之導電通道45之反轉層的摻雜物濃度。主體區域31自主要表面18延伸，可達例如為約0.5至約3.0微米之深度。一n型源極、電流承載、或輸入區域33係於主體區域31內或其中形成，且自主要表面18延伸，可達例如約0.1微米至約0.5微米的深度。一p型主體接觸或接觸區域36亦形成於主體區域31中，且於主要表面18提供一低接觸電阻至主體區域31。此外，接觸區域36會降低位於源極區域33下之主體區域31的薄片電阻，其會抑制寄生雙極效應。
一第一介電層41係於主要表面18的部分之上或鄰接主要表面18的部分而形成。例如，介電層41包括一熱氧化物層，其具有約0.05微米至約0.2微米之厚度。一第二介電層42係於介電層41之上形成。於一具體實施例中，第二介電層42包括氮化矽，且具有約0.05微米之厚度。
閘極介電層43係於主要表面18的其他部分之上或鄰接主要表面18的其他部分，鄰近於主體區域31而形成。閘極介電層43包括例如氧化矽，且具有約0.01微米至約0.1微米之厚度。於替代性具體實施例中，閘極介電層43包含：氮化矽、五氧化鉭、二氧化鈦、鈦酸鋇鍶、或其組合(包括氧化矽之組合)、或其類似物。
於一選擇性具體實施例中，一摻雜多晶半導體層、導電層、屏蔽層、或接地平面層46係形成於介電層41及42之上。例如，導電層46包括一摻雜多晶矽層，且具有約0.1微米之厚度。儘管未顯示，然而導電層46係可直接或間接聯結或耦合至一導電接觸或源極接觸層63。
一第三介電層48係於導電層46之上形成，而一第四介電層51係於第三介電層48之上形成。舉例而言，介電層48包括氮化矽(例如，厚度約0.05微米)，而介電層51包括一沉積的氧化矽(例如，厚度約0.7微米)。一導電層53係形成於介電層51之上，且包括，例如n型多晶矽(例如，厚度約0.3微米)。
導電間隔物閘極區域、垂直間隔物閘極區域、或間隔物定義閘極區域或導電電極57係形成於閘極介電層43之上，且係藉由介電質間隔物59與導電層46相隔離。導電間隔物閘極區域57與閘極介電層43一起形成一控制電極或閘極結構58。導電間隔物閘極區域57包括，例如n型多晶矽，且厚度係約0.2至約0.8微米。於一示範性具體實施例中，介電質間隔物59包括氮化矽，且厚度約0.1微米。間隔物閘極區域57係耦合至導電層53，以提供一導電閘極結構，其控制於裝置10中通道45之形成以及電流之傳導。於該具體實施例中說明，一導電連接部分77與間隔物閘極區域57耦合至導電層53。導電連接部分77包括，例如n型多晶矽。間隔物定義閘極區域是指，以於一表面上之沉積閘極材料形成的控制電極，控制於另一垂直表面上形成之通道。於裝置10之情況中，通道45係形成於視為水平表面的主要表面18。用以形成間隔物閘極區域57的控制電極薄膜係沿著與表面18垂直之垂直表面68而沉積。
相較於傳統裝置，導電間隔物閘極區域57提供一最小閘極至汲極重疊，從而顯著地降低閘極電荷。另外，於裝置10中，電路由係由抬升於主要表面18之上的導電層53提供該閘極，藉此進一步減少閘極電荷。此外，於其他方面，導電層46可作為插入於閘極及汲極區域間的接地平面或屏蔽層，以進一步減少閘極至汲極電容。該等特徵提供提升的切換速度以及減少的輸入電荷需求。
一第五介電層61係形成於裝置10的部分之上，且包含，例如具有厚度約0.05微米之氮化矽。一層間介電質(ILD)層62係形成於裝置10的部分之上，且包含，例如具有厚度約0.8微米的沉積氧化矽。一開口係形成於介電層中，以對源極接觸層63提供一接觸至裝置10。如同所示，主要表面18的一部分係經蝕刻，使得源極接觸層63接觸源極區域33以及主體區域31二者。於一具體實施例中，源極接觸層63包括一矽鋁合金或其類似物。一汲極接觸層或導電電極66係形成於半導體材料11之區域的相對表面上，且包括，例如可焊接的金屬結構，例如鈦－鎳－銀、鉻－鎳－金、或其類似物。
根據本發明，裝置10進一步包括摻雜區域、電流展開區域、摻雜的遮蔽區域、或摻雜物的局部區域47，其係形成於鄰近於、接近於或緊鄰於主體區域31以及鄰近於或接近於主要表面18之半導體層14的部分中。特別是，摻雜區域47係置於或位於半導體層14中，於裝置10係於操作的情況中時，電流ID S 係於該區域流出通道45(即該通道之汲極邊緣)，而進入延伸的汲極區域14。於一具體實施例中，於通道45之外緣450鄰近主要表面18以垂直及水平限制摻雜區域47。摻雜區域47從主體區域31，以約0.1至0.4微米之等級，延伸一距離473，並且於摻雜區域47外以及緊靠主要表面18之摻雜濃度與半導體層14之背景摻雜濃度相同或接近。
摻雜區域47包括與半導體層14相同的導電率類型，且具有一摻雜物濃度為半導體層14之摻雜濃度的大約五倍至大約五十倍。於一具體實施例中，摻雜區域47具有一摻雜濃度為半導體層14之摻雜濃度的大約二十至四十倍。以一50伏特裝置為例，摻雜區域47包括於一外緣471具有一摻雜濃度約1.0×101 5 原子/cm3 ，以及於通道區域45之邊緣450具有一摻雜濃度約2.0×101 6 原子/cm3 。本發明之發明者發現局部的摻雜區域47，使用例如提高摻雜之一毯或更加連續的層於接近主要表面18處，以提供整個裝置提升的性能。例如，對一給定的崩潰電壓BVD S S 達成一較高的ID S 以及較低的開啟電阻。相較於該等使用一毯區域，從而提供具有提升之阻隔電壓性能的裝置而言，藉由使用本發明之局部區域，達成一較高的BVD S S 。此外，裝置10具有較使用一毯或連續層之裝置低的閘極至汲極以及屏蔽至汲極電容，從而所提供的裝置10具有提升之切換性能。
圖2係一關係圖，其說明於一28伏特之偏壓VD S 情況下，裝置10之汲極電流ID S 性能為VG S 之函數。該關係圖進一步說明ID S 於摻雜區域47中為各種峰值摻雜濃度之函數，其中線1A對應無摻雜區域47、線2A對應一1.0×101 6 原子/cm3 之峰值摻雜濃度、線3A對應一2.0×101 6 原子/cm3 之峰值摻雜濃度、線4A對應一3.0×101 6 原子/cm3 之峰值摻雜濃度、線5A對應一4.0×101 6 原子/cm3 之峰值摻雜濃度、線6A對應一5.0×101 6 原子/cm3 之峰值摻雜濃度、線7A對應一6.0×101 6 原子/cm3 之峰值摻雜濃度、線8A對應一7.0×101 6 原子/cm3 之峰值摻雜濃度、線9A對應一8.0×101 6 原子/cm3 之峰值摻雜濃度、線10A對應一9.0×101 6 原子/cm3 之峰值摻雜濃度、以及線11A對應一1.0×101 7 原子/cm3 之峰值摻雜濃度。如圖2中所示，局部的摻雜區域47顯著地提升ID S 性能，並且提高峰值摻雜濃度。
圖3係一關係圖，其說明飽和電流ID S A T 為崩潰電壓BVD s s 之函數。線1B至11B對應如上述圖2所說明之1A至11A的相同峰值摻雜濃度。如同圖3中所說明，本發明之裝置10於ID S A T 性能方面達成一顯著提升的同時，於BVD S S 方面則僅展現一些微的下降。
現轉而參見圖4－7，係說明本發明之一用以形成裝置10的處理。圖4說明於一製造早期階段之裝置10的一部分放大斷面圖。第一介電層41係形成於主表面18之上，且包括，例如約0.05微米至約0.2微米厚之氧化矽。生長於約攝氏900度的熱氧化物係合適。接著，第二介電層42係形成於介電質41之上，且包括，例如約0.1微米之氮化矽。
導電層46隨後係形成於第二介電層42之上。於一具體實施例中，導電層46包括約0.1微米之多晶矽，且係沉積摻雜的或未摻雜的。如果初始沉積導電層46時並未摻雜，則其後便使用例如離子植入技術以摻雜導電層46。於一具體實施例中，導電層46係p型，且摻雜硼。硼離子植入劑量約5.0×101 5 至約1.0×101 6 原子/cm2 及植入能量約30 KeV係足以摻雜導電層46。
接著，第三介電層48係形成於導電層46之上，而第四介電層51係形成於第三介電層48之上。第三介電層48包括，例如氮化矽(例如，厚度約0.05微米)，而介電層51包括一沉積氧化物(例如，厚度約0.7微米)。然後，導電層53係形成於第四介電層51之上，且包括，例如n型多晶矽(例如，厚度約0.3微米)。一保護層54係形成於導電層53之上，且包括，例如約0.15微米的氮化矽。
一微影蝕刻以及蝕刻步驟係完成，以對層54、53、51、48、46以及42之部分進行蝕刻，進而提供一開口70。如此亦形成基座堆疊結構56，其係包括由層42、46、48、51、53以及54所組成之剩餘部分。於一具體實施例中，開口70具有一等級約5.0微米至8.0微米之寬度73。
於一用以形成摻雜區域47之具體實施例中，n型摻雜物係透過開口70，插入或植入半導體層14中。於該具體實施例中，摻雜區域47之邊緣係由基座結構56之側表面68所定義(即，摻雜區域47係自身對準至基座結構56)。舉例而言，摻雜區域47係藉由一約250 KeV之植入能量以及以一範圍自約25度至約60度之正交角度，植入劑量約5.0×101 1 原子/cm2 至約2.0×101 2 原子/cm2 之磷而形成。於一具體實施例中，該角度係約45度。傾斜之數量係基於開口70之寬度73以及基座堆疊結構56之高度進行調整。所選定之植入能量係使得於開口70中之晶圓表面為無摻雜的，並產生一約0.5微米之次表面層於開口70下方。因此，當摻雜區域31係形成，從而提升該通道中之流動性時，於開口70之表面的該裝置之通道區域係非反摻雜。此外，該角度植入於該通道之邊緣產生一於側表面68外約0.5微米之摻雜物區域。該角度植入撞擊側表面68，同時使層41、42、46、48滲透而形成摻雜區域47。該摻雜區域從該表面延伸一約0.5微米深度於該表面之下。當摻雜區域31係如下文所述而形成時，於開口70下方所植入之表面的離子植入之部分，係藉由一甚重的通道植入或摻雜處理進行反摻雜。然後，所植入的摻雜物係於此刻或於一稍後步驟(例如在摻雜區域31形成後)中，加以活化並擴散。於此刻活化該摻雜物會進一步於基座堆疊56之下使該摻雜物擴散，其可使距離473(圖1中所示)如所欲般增大。
於一用以形成摻雜區域47之替代性具體實施例中，係使用七度之傳統植入角度，且所植入的摻雜物隨後係加以活化並擴散以於基座結構56之下方橫向移動該摻雜物，以提供一類似的結構。此外，該摻雜物係於一稍後步驟加以活化。於另一具體實施例中，一傳統遮罩步驟係用以在採用非自身對準方式形成基座結構56之前，形成摻雜區域47。基座結構56隨後係形成於主要表面18之上，以提供摻雜區域47一所期望的位置。
圖5說明在用以形成介電質間隔物59之額外處理步驟後，裝置10的一部分放大斷面圖。於一具體實施例中，一氮化矽薄膜係沉積於基座堆疊結構56以及第一介電層41之上。舉例而言，一約0.1微米厚之氮化矽薄膜係使用化學汽相沈積技術進行沉積。接著，使用一傳統各向異性回蝕步驟以移除於基座堆疊結構56以及第一介電層4l之上的氮化矽層之部分，同時於側壁或垂直表面68上留下該氮化矽層之部分，以形成介電質間隔物59。於一替代性具體實施例中，摻雜區域47於該製造階段中，係使用上述之角度植入條件而形成。於一具體實施例中，於該階段所植入的摻雜物隨後係亦加以活化擴散，以於基座堆疊56之下提供橫向擴散。
於另一步驟中，一氧化矽濕式蝕刻隨後係加以使用，以移除於開口70內之介電層41的部分。舉例而言，係使用稀釋的氫氟酸(例如50：1)以蝕刻介電層41。於一示範性具體實施例中，為了從介電質間隔物59之下從介電層41下切或移除材料，以形成凹陷部分74，蝕刻時間係加以延長(例如8至15分鐘)。於使介電層41凹陷之該方式中，確保形成於主體區域31中之通道45(於圖1中顯示)可延伸至半導體層14中，以讓通道電流更具效率地流動。於一示範性具體實施例中，部分74於介電質間隔物59之下係凹陷一小於約0.1微米之距離。然後，於開口70內之主要表面18上生長熱氧化矽至約0.0125微米之厚度，以形成閘極介電層43。
圖6說明裝置10於額外處理之後的一部分放大斷面圖。於裝置10之上沉積由半導體材料571所構成的保形層，達約0.1微米至約0.15微米之厚度。硼摻雜物隨後係透過開口70以及由半導體材料571所構成的保形層而插入主要表面18中，以對主體區域31提供p型摻雜物。舉例而言，由半導體材料571所構成的保形層，包括未摻雜多晶矽，而硼係透過該未摻雜多晶矽而植入半導體層14中。區域31係以一最少二離子植入，其各具有約1.0×101 3 原子/cm2 之劑量，且該二植入分別具有對50伏特裝置合適的約45 KeV與100 KeV之能量，而摻雜。
圖7說明裝置10於進一步之處理後的一部分放大斷面圖。一由半導體材料所構成的第二保形層隨後係沉積於由半導體材料571所構成的保形層之上，然後二層一起進行蝕刻以提供間隔物閘極57。舉例而言，由半導體材料所構成的第二保形層包括約0.2微米之n型多晶矽，其可於該沉積處理期間進行摻雜，或隨後使用離子植入或其他摻雜技術進行摻雜。於形成間隔物閘極57後，在間隔物閘極57的表面上係添加一額外的0.015微米閘極介電質(例如，氧化矽)，並曝露閘極氧化物43之部分。
於一具體實施例中，用以形成間隔物閘極57之蝕刻步驟亦曝露保護層54(圖6)以及介電質間隔物59之上部。保護層54以及介電質間隔物59之上部隨後係加以蝕刻，使得保護層54係予以移除，同時介電質間隔物59之上部亦係於間隔物閘極57與導電層53之間予以移除。如此於導電層53與間隔物閘極57之間留下一間隙。
於一進一步的步驟中，例如多晶矽之導電材料係沉積，以提供連接導電部分77。連接導電部分77填充於移除保護層54以及介電質間隔物59之部分期間形成的間隙，同時將間隔物閘極57耦合或電性連接至導電層53。一n型摻雜步驟隨後係完成，以摻雜連接導電部分77，且對源極區域33提供摻雜物。於一示範性具體實施例中，一砷植入劑量為3.0×101 5 原子/cm2 且植入能量為80 KeV係用於該摻雜步驟。
圖8說明裝置10於進一步製造步驟後的一部分放大斷面圖。沉積第五介電層61，且其包含，例如約0.05微米之氮化矽。ILD層62隨後係沉積於第五介電層61之上。於一示範性具體實施例中，ILD層62包括沉積氧化矽，約0.8微米厚。使用選擇性ILD錐形物蝕刻使ILD層62之部分62a成錐形，其有助於隨後所形成層的階梯覆蓋率。
接著，一傳統微影蝕刻與蝕刻步驟係用以形成接觸開口81，其曝露主要表面18之一部分。接觸區域36隨後係使用一p型離子植入步驟，透過開口81而形成。舉例而言，使用硼離子植入劑量3.0×101 4 原子/cm2 及植入能量80 KeV。一保形間隔物層隨後係進行沉積，然後進行蝕刻以形成間隔物82。於一示範性具體實施例中，一0.3微米之氮化矽層係進行沉積，然後進行蝕刻以形成間隔物82。於此刻使用一快速退火步驟，以活化並擴散各種離子植入。例如，曝露裝置10於約攝氏1030度之溫度，約45秒。
一蝕刻步驟隨後係用以移除主要表面18之一部分，以形成凹陷部分84。如此使得源極接觸層63可接觸源極區域33與接觸區域36二者，其使該等區域一起變短。然後，移除間隔物82。於後續處理中，沉積及圖案化源極接觸層63。基板12隨後係視情況加以薄化，且汲極接觸層66係沉積以提供圖1中所說明之結構。進一步應明瞭，例如矽化物層之其他導電層亦可於沉積源極接觸層63之前形成。
考量上述所有情況，已明顯揭示一新穎的裝置與其之製造方法。於其他特徵方面，所包括係一半導體裝置於靠近該裝置通道區域之流出部分具有局部的摻雜區域，於其他方面，提升ID S A T 性能。此外，該性能係於無顯著降低BVD S S 或提升閘極至汲極或屏蔽至汲極電容下提升。
雖然本發明已參考其特定具體實施例加以解說及闡明，但是不希望本發明限於該等闡明性具體實施例。熟習此項技術者應明白，可進行修改與變更而不背離本發明之精神。因此，本發明係有意涵蓋符合隨附申請專利範圍之所有該等變更及修改。
10．．．裝置
11‧‧‧半導體材料
12‧‧‧基板
14‧‧‧半導體層/延伸的汲極區域
18‧‧‧主要表面/摻雜區域
31‧‧‧主體區域
33‧‧‧輸入區域/源極區域
36‧‧‧接觸區域
41‧‧‧第一介電層
42‧‧‧第二介電層
43‧‧‧閘極介電層
45‧‧‧導電通道
46‧‧‧導電層/接地平面層
47‧‧‧摻雜區域
48‧‧‧第三介電層
51‧‧‧第四介電層
53‧‧‧導電層
54‧‧‧保護層
56‧‧‧基座堆疊結構
57‧‧‧導電間隔物閘極區域
58‧‧‧控制電極或閘極結構
59‧‧‧介電質間隔物
61‧‧‧第五介電層
62‧‧‧層間介電質(ILD)層
62a‧‧‧ILD層之部分
63．．．源極接觸層
66．．．汲極接觸層或導電電極
68．．．垂直表面
70．．．開口
73．．．寬度
74．．．凹陷部分
77．．．導電連接部分
81．．．開口
82．．．間隔物
84．．．凹陷部分
450．．．外緣
471．．．外緣
473．．．距離
571．．．半導體材料
圖1闡明根據本發明之一具體實施例之半導體結構的一部分高度放大斷面圖；圖2係對本發明之各種同具體實施例說明以ID S 作為VG S 之函數的關係圖；圖3係對本發明之各種具體實施例說明ID S A T 以及BVD S S 性能的關係圖；圖4闡明於製造早期階段中之本發明之一具體實施例的一部分高度放大斷面圖；圖5闡明於製造較晚期階段中之本發明之一具體實施例的一部分高度放大斷面圖；圖6闡明於製造尤較晚期階段中之本發明之一具體實施例的一部分高度放大斷面圖；圖7闡明於製造更晚期階段中之本發明之一具體實施例的一部分高度放大斷面圖；以及圖8闡明於製造尤更晚期階段中之本發明之一具體實施例的一部分高度放大斷面圖。
10‧‧‧裝置
11‧‧‧半導體材料
12‧‧‧基板
14‧‧‧半導體層/延伸的汲極區域
18‧‧‧主要表面
31‧‧‧主體區域/摻雜區域
33‧‧‧輸入區域/源極區域
36‧‧‧接觸區域
41‧‧‧第一介電層
42‧‧‧第二介電層
43‧‧‧閘極介電層
45‧‧‧導電通道
46‧‧‧導電層/接地平面層
47‧‧‧摻雜區域
48‧‧‧第三介電層
51‧‧‧第四介電層
53‧‧‧導電層
57‧‧‧導電間隔物閘極區域
58‧‧‧控制電極或閘極結構
59‧‧‧介電質間隔物
61‧‧‧第五介電層
62．．．層間介電質(ILD)層
63．．．源極接觸層
66．．．汲極接觸層或導電電極
68．．．垂直表面
77．．．導電連接部分
450．．．導電通道之外緣
471．．．外緣
473．．．距離

Claims (20)

  1. 一種半導體裝置，其包括：一半導體材料，其具有一主要表面，其中該半導體材料包括一第一導電率類型；一控制電極，其經形成與該半導體材料為經隔開之關係；一主體區域，其係第二導電率類型，形成於該主要表面，鄰接該控制電極，其中當該半導體裝置於操作中時，該主體區域的一部分形成一通道區域；一源極區域，其係第一導電率類型，形成於該主體區域中；以及一局部的摻雜區域，其係第一導電率類型，形成於該半導體材料中，緊鄰於該通道區域之一汲極邊緣，其中該局部的摻雜區域鄰近該主要表面且被垂直及水平限制，以及其中該局部的摻雜區域具有一相對於該汲極邊緣之外緣，以及其中該局部的摻雜區域具有一摻雜濃度，其大於在該主體區域外的該半導體材料之一部分之一摻雜濃度至少五倍，以及其中該半導體材料之該部分係鄰近於該主要表面且鄰近於該局部的摻雜區域。
  2. 如請求項1之半導體裝置，其中該局部的摻雜區域以一從約0.1微米至約0.4微米之範圍自該主體區域延伸一橫向距離。
  3. 如請求項1之半導體裝置，其中該局部的摻雜區域具有較該半導體材料之一摻雜濃度大約五倍至約五十倍之摻雜 濃度。
  4. 如請求項1之半導體裝置，其中該半導體材料之一第二表面形成一導電電極。
  5. 如請求項1之半導體裝置，進一步包括一基座結構，其形成於該主要表面之一部分上方且具有一側表面，其中該控制電極包含一沿著該側表面所形成之導電材料，以及其中該局部的摻雜區域具有藉由該基座結構之側表面所定義之一邊緣。
  6. 如請求項1之半導體裝置，進一步包括一接地平面層，其緊鄰於該局部的摻雜區域所形成。
  7. 如請求項6之半導體裝置，其中該接地平面包括多晶矽。
  8. 如請求項5之半導體裝置，其中該基座結構包括：一第一介電層，其形成於該半導體材料之主要表面上；一第二介電層，其形成於該第一介電層之上；以及一導電層，其形成於該第二介電層之上，其中該導電層係耦合至該控制電極。
  9. 如請求項8之半導體裝置，其中該導電層包括多晶矽。
  10. 一種半導體裝置，其包括：一半導體基板，其具有一第一導電率類型之第一層，並且具有一主要表面；一主體區域，其係一第二導電率類型，置放於該第一層用以形成該半導體裝置之一通道；一源極區域，其係該第一導電率類型，形成於該主體區域中； 一閘極結構，其形成於該主要表面之上，鄰接該通道；以及一電流展開區域，其形成於該第一層之一第一部分中，且鄰接該通道之一汲極端，其中電流展開區域包括該第一導電率類型，以及其中該電流展開區域鄰近該主要表面且被垂直及水平局部化及限制，以及其中該電流展開區域具有大於該第一層之摻雜濃度至少五倍的一摻雜濃度，以及其中該第一層之一第二部分係鄰近於該主要表面，以及其中該電流展開區域係在該主體區域及該第一層之該第二部分之間。
  11. 如請求項10之半導體裝置，其中該電流展開區域以一從約0.1微米至約0.4微米之範圍自該主體區域橫向地延伸一距離。
  12. 如請求項10之半導體裝置，其進一步包括形成於該主要表面之上的一基座結構，且其中該閘極結構包括沿該基座結構之一側表面形成的一控制電極。
  13. 如請求項12之半導體裝置，其中該控制電極係延伸於該基座結構之上，以接收一外部信號(VG )。
  14. 如請求項12之半導體裝置，其中該基座結構包括一屏蔽層。
  15. 如請求項10之半導體裝置，其中該電流展開區域具有於自約5.0x1016 原子/cm3 至約1.0x1017 原子/cm3 範圍中的一峰值摻雜濃度。
  16. 一種用以形成一半導體裝置的方法，其包含以下步驟： 提供一基板，其具有一主要表面，其中該基板包括一第一導電率類型之一半導體層；形成一基座結構，於該主要表面之一部分上；形成一導電材料，其沿該基座結構之一側表面以定義該半導體裝置之一第一導電電極的一邊緣；形成一主體區域於該主要表面，其係一第二導電率類型，鄰接該第一導電電極，其中當該半導體裝置於操作中時，該主體區域之一部分形成一通道區域；形成一源極區域於該主體區域中，其係該第一導電率類型；以及形成一局部摻雜區域於該基板，其係該第一導電率，緊鄰於該通道區域之一汲極邊緣，其中該局部摻雜區域鄰近該主要表面且被垂直及水平限制，以及其中該局部摻雜區域具有一相對於該汲極邊緣之外緣，以及其中該局部摻雜區域具有一摻雜濃度，其大於在該主體區域外的該半導體材料之一部分之一摻雜濃度至少五倍，以及其中該半導體材料之該部分係鄰近於該主要表面且鄰近於該局部摻雜區域。
  17. 如請求項16之方法，其中形成該局部的摻雜區域之步驟，包括形成一局部的摻雜區域，其具有較該基板之該半導體層之一摻雜濃度大約五倍至約五十倍之摻雜濃度。
  18. 如請求項16之方法，其中形成該局部的摻雜區域之步驟，包括離子植入摻雜物於該基板中。
  19. 如請求項18之方法，其中離子植入摻雜物之步驟，包括離子植入，其具有介於約25度與約60度之一傾斜角。
  20. 如請求項16之方法，其中形成該局部的摻雜區域之步驟，包括形成該局部的摻雜區域，同時使用一邊緣，其係由該基座結構之側表面所定義。
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