JP2003197629A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003197629A JP2003197629A JP2001390340A JP2001390340A JP2003197629A JP 2003197629 A JP2003197629 A JP 2003197629A JP 2001390340 A JP2001390340 A JP 2001390340A JP 2001390340 A JP2001390340 A JP 2001390340A JP 2003197629 A JP2003197629 A JP 2003197629A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 工程数を増やすことなく、微細化の可能なド
リフト領域を有する半導体装置及びその製造方法を提供
することを課題とする。 【解決手段】 半導体基板にチャネル幅方向及びチャネ
ル長方向に沿う４方向から注入角度をもたせて不純物の
イオン注入をしてゲート電極のチャネル長方向の少なく
とも片側に低濃度領域を備える第２導電型のドリフト領
域を形成する工程と、低濃度領域を除くドリフト領域に
囲まれる第２導電型の高濃度領域を形成する工程を少な
くとも含む半導体装置の製造方法により上記課題を解決
する。
リフト領域を有する半導体装置及びその製造方法を提供
することを課題とする。 【解決手段】 半導体基板にチャネル幅方向及びチャネ
ル長方向に沿う４方向から注入角度をもたせて不純物の
イオン注入をしてゲート電極のチャネル長方向の少なく
とも片側に低濃度領域を備える第２導電型のドリフト領
域を形成する工程と、低濃度領域を除くドリフト領域に
囲まれる第２導電型の高濃度領域を形成する工程を少な
くとも含む半導体装置の製造方法により上記課題を解決
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。より詳しくは、本発明は、例えば
電源ＩＣとして使用できる高耐圧半導体装置及びその製
造方法に関する。
の製造方法に関する。より詳しくは、本発明は、例えば
電源ＩＣとして使用できる高耐圧半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】半導体装置の中で、高耐圧な半導体装置
は、電源用ＩＣや表示装置用ドライバー等に使用されて
いる。高耐圧半導体装置の概略断面図（従来例１）を、
図３に示す。図３は、ゲート電極３と、その端部直下を
含み重複している第２導電型で低濃度の第１ドリフト領
域６と、ゲート電極３と隔離し第１ドリフト領域６に囲
まれた第２導電型で高濃度のソース領域４及びドレイン
領域５を有する半導体装置である。ここで、１は第１導
電型の半導体基板、２はゲート絶縁膜、６Ａは第１ドリ
フト領域端、６Ｂはドレイン領域と第１ドリフト領域の
境界部、８は素子分離領域、１４は層間絶縁膜、１５は
ドレイン電極、１６はソース電極、１７は第１ドリフト
領域長である。この従来例１における高耐圧化の原理を
以下に説明する。
は、電源用ＩＣや表示装置用ドライバー等に使用されて
いる。高耐圧半導体装置の概略断面図（従来例１）を、
図３に示す。図３は、ゲート電極３と、その端部直下を
含み重複している第２導電型で低濃度の第１ドリフト領
域６と、ゲート電極３と隔離し第１ドリフト領域６に囲
まれた第２導電型で高濃度のソース領域４及びドレイン
領域５を有する半導体装置である。ここで、１は第１導
電型の半導体基板、２はゲート絶縁膜、６Ａは第１ドリ
フト領域端、６Ｂはドレイン領域と第１ドリフト領域の
境界部、８は素子分離領域、１４は層間絶縁膜、１５は
ドレイン電極、１６はソース電極、１７は第１ドリフト
領域長である。この従来例１における高耐圧化の原理を
以下に説明する。
【０００３】ドレイン領域５に高電圧が印加された際、
第１ドリフト領域６の空乏化により、ドリフト領域６で
電圧降下を生じさせ、ゲート電極３下の第１ドリフト領
域端６Ａの電界を緩和させることで、高耐圧化を図って
いる。つまり、第１ドリフト領域端６Ａでの耐圧を向上
させ、第１ドリフト領域６での電圧降下を促進させるた
めに第１ドリフト領域６の濃度を低くしている。また、
ゲート電極３を、その端部直下で第１ドリフト領域６を
重複させることで、ゲート電極３との電位差により当重
複領域で更に空乏化が促進され、ドリフト領域端６Ａの
電界を更に緩和することでも高耐圧化を実現している。
第１ドリフト領域６の空乏化により、ドリフト領域６で
電圧降下を生じさせ、ゲート電極３下の第１ドリフト領
域端６Ａの電界を緩和させることで、高耐圧化を図って
いる。つまり、第１ドリフト領域端６Ａでの耐圧を向上
させ、第１ドリフト領域６での電圧降下を促進させるた
めに第１ドリフト領域６の濃度を低くしている。また、
ゲート電極３を、その端部直下で第１ドリフト領域６を
重複させることで、ゲート電極３との電位差により当重
複領域で更に空乏化が促進され、ドリフト領域端６Ａの
電界を更に緩和することでも高耐圧化を実現している。
【０００４】従来例１の改良型として、図４（ｄ）に従
来例２の半導体装置の概略断面図を示す。これは、ゲー
ト電極３と、その端部直下を含み重複している第２導電
型で低濃度の第１ドリフト領域６と、ゲート電極３と隔
離し第１ドリフト領域６に隣接する第２ドリフト領域７
と、ゲート電極３と隔離し第２ドリフト領域７に囲まれ
た第２導電型で高濃度のソース領域４及びドレイン領域
５を有する半導体装置である。この従来例２における高
耐圧化の原理を以下に説明する。
来例２の半導体装置の概略断面図を示す。これは、ゲー
ト電極３と、その端部直下を含み重複している第２導電
型で低濃度の第１ドリフト領域６と、ゲート電極３と隔
離し第１ドリフト領域６に隣接する第２ドリフト領域７
と、ゲート電極３と隔離し第２ドリフト領域７に囲まれ
た第２導電型で高濃度のソース領域４及びドレイン領域
５を有する半導体装置である。この従来例２における高
耐圧化の原理を以下に説明する。
【０００５】図３の従来例１において、第１ドリフト領
域端６Ａでの耐圧を向上するには、第１ドリフト領域６
での電圧降下を促進させるために第１ドリフト領域６の
濃度を低くする必要がある。その一方、ドレイン領域と
第１ドリフト領域の境界部６Ｂでは、第１ドリフト領域
６の空乏化により、電圧降下が発生するため、境界部６
Ｂの電界強度が高くなり、耐圧低下を引き起こす。その
ため、従来例２では、図４（ｄ）にあるようにドレイン
領域５を囲むようにして、第２ドリフト領域７を設け、
第２ドリフト領域７の濃度を、第１ドリフト領域６より
も高くしておくことでドレイン領域と第２ドリフト領域
の境界部７Ｂの電界を緩和し、トランジスタ全体の高耐
圧化を実現している。図中、７Ａは第１ドリフト領域と
第２ドリフト領域の境界部を意味している。この従来例
２に相当するものに、特開昭６１−１８０４８３号公報
がある。
域端６Ａでの耐圧を向上するには、第１ドリフト領域６
での電圧降下を促進させるために第１ドリフト領域６の
濃度を低くする必要がある。その一方、ドレイン領域と
第１ドリフト領域の境界部６Ｂでは、第１ドリフト領域
６の空乏化により、電圧降下が発生するため、境界部６
Ｂの電界強度が高くなり、耐圧低下を引き起こす。その
ため、従来例２では、図４（ｄ）にあるようにドレイン
領域５を囲むようにして、第２ドリフト領域７を設け、
第２ドリフト領域７の濃度を、第１ドリフト領域６より
も高くしておくことでドレイン領域と第２ドリフト領域
の境界部７Ｂの電界を緩和し、トランジスタ全体の高耐
圧化を実現している。図中、７Ａは第１ドリフト領域と
第２ドリフト領域の境界部を意味している。この従来例
２に相当するものに、特開昭６１−１８０４８３号公報
がある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記高
耐圧化技術は、工程の増加を招き、また微細化には限界
があるという課題があった。つまり、従来例２のように
濃度が異なる２つのドリフト領域を製造するには、図４
（ａ）と（ｂ）に示すように個別に感光性レジストマス
ク１０を用いてドリフト領域形成のための不純物注入
（１１、１２）を行なう必要がある。これは工程の増加
となる。また、第２ドリフト領域形成時、既に導入済み
の第１ドリフト領域とのアライメント誤差により第１ド
リフト領域長１７が揺らぐことで発生する特性不安定性
を抑えるため第１ドリフト領域長１７をアライメント誤
差の５倍程度（製造でのアライメント誤差が０．２μｍ
の場合、全体のドリフト長１μｍ程度）まで設計値を大
きくする必要があり、微細化には限界があった。更に、
ゲート電極形成時、ゲート電極と第１ドリフト領域６と
のアライメント誤差により、ゲート電極とドリフト領域
とが隔離しないようにゲート電極とドリフト領域の重複
する幅は、アライメント誤差の２倍程度とする必要があ
った。図中、１３はソース領域とドレイン領域形成のた
めの不純物注入を意味する。
耐圧化技術は、工程の増加を招き、また微細化には限界
があるという課題があった。つまり、従来例２のように
濃度が異なる２つのドリフト領域を製造するには、図４
（ａ）と（ｂ）に示すように個別に感光性レジストマス
ク１０を用いてドリフト領域形成のための不純物注入
（１１、１２）を行なう必要がある。これは工程の増加
となる。また、第２ドリフト領域形成時、既に導入済み
の第１ドリフト領域とのアライメント誤差により第１ド
リフト領域長１７が揺らぐことで発生する特性不安定性
を抑えるため第１ドリフト領域長１７をアライメント誤
差の５倍程度（製造でのアライメント誤差が０．２μｍ
の場合、全体のドリフト長１μｍ程度）まで設計値を大
きくする必要があり、微細化には限界があった。更に、
ゲート電極形成時、ゲート電極と第１ドリフト領域６と
のアライメント誤差により、ゲート電極とドリフト領域
とが隔離しないようにゲート電極とドリフト領域の重複
する幅は、アライメント誤差の２倍程度とする必要があ
った。図中、１３はソース領域とドレイン領域形成のた
めの不純物注入を意味する。
【０００７】
【課題を解決するための手段】本発明の発明者は、上記
の課題に鑑み、工程数を増やすことなく製作でき、微細
化の可能なドリフト領域を有する半導体装置及びその製
造方法を見い出し本発明にいたった。かくして本発明に
よれば、素子分離領域を形成した第１導電型の半導体基
板上に、ゲート電極がゲート絶縁膜を介して形成され、
ゲート電極の側壁には任意に絶縁膜からなるサイドウォ
ールスペーサーを有し、ゲート電極のチャネル長方向の
少なくとも片側に低濃度領域を備える第２導電型のドリ
フト領域がチャネル幅方向及びチャネル長方向に沿う４
方向から注入角度をもたせて不純物のイオン注入で形成
され、低濃度領域を除くドリフト領域に囲まれる第２導
電型の高濃度領域を有し、半導体基板全面に層間絶縁膜
を備え、所定の箇所にコンタクトホールと金属配線を有
することを特徴とする半導体装置が提供される。
の課題に鑑み、工程数を増やすことなく製作でき、微細
化の可能なドリフト領域を有する半導体装置及びその製
造方法を見い出し本発明にいたった。かくして本発明に
よれば、素子分離領域を形成した第１導電型の半導体基
板上に、ゲート電極がゲート絶縁膜を介して形成され、
ゲート電極の側壁には任意に絶縁膜からなるサイドウォ
ールスペーサーを有し、ゲート電極のチャネル長方向の
少なくとも片側に低濃度領域を備える第２導電型のドリ
フト領域がチャネル幅方向及びチャネル長方向に沿う４
方向から注入角度をもたせて不純物のイオン注入で形成
され、低濃度領域を除くドリフト領域に囲まれる第２導
電型の高濃度領域を有し、半導体基板全面に層間絶縁膜
を備え、所定の箇所にコンタクトホールと金属配線を有
することを特徴とする半導体装置が提供される。
【０００８】更に本発明によれば、素子分離領域を形成
した第１導電型の半導体基板上に、ゲート絶縁膜を介し
てゲート電極を形成する工程と、任意にゲート電極の側
壁に絶縁膜からなるサイドウォールスペーサーを形成す
る工程と、半導体基板にチャネル幅方向及びチャネル長
方向に沿う４方向から注入角度をもたせて不純物のイオ
ン注入をしてゲート電極のチャネル長方向の少なくとも
片側に低濃度領域を備える第２導電型のドリフト領域を
形成する工程と、レジストパターンを形成し、レジスト
パターンを介して低濃度領域を除くドリフト領域に囲ま
れる第２導電型の高濃度領域を形成する工程と、レジス
トパターンを除去し、半導体基板全面に層間絶縁膜を形
成する工程と、所定の箇所にコンタクトホールを形成
し、金属配線を形成する工程を含むことを特徴とする半
導体装置の製造方法が提供される。
した第１導電型の半導体基板上に、ゲート絶縁膜を介し
てゲート電極を形成する工程と、任意にゲート電極の側
壁に絶縁膜からなるサイドウォールスペーサーを形成す
る工程と、半導体基板にチャネル幅方向及びチャネル長
方向に沿う４方向から注入角度をもたせて不純物のイオ
ン注入をしてゲート電極のチャネル長方向の少なくとも
片側に低濃度領域を備える第２導電型のドリフト領域を
形成する工程と、レジストパターンを形成し、レジスト
パターンを介して低濃度領域を除くドリフト領域に囲ま
れる第２導電型の高濃度領域を形成する工程と、レジス
トパターンを除去し、半導体基板全面に層間絶縁膜を形
成する工程と、所定の箇所にコンタクトホールを形成
し、金属配線を形成する工程を含むことを特徴とする半
導体装置の製造方法が提供される。
【０００９】また本発明によれば、素子分離領域を形成
した第１導電型の半導体基板上に、ゲート絶縁膜を介し
てゲート電極を形成する工程と、任意にゲート電極の側
壁に絶縁膜からなるサイドウォールスペーサーを形成す
る工程と、ゲート電極と形成されている場合はサイドウ
ォールスペーサーをマスクにして半導体基板をエッチン
グして溝を形成する工程と、半導体基板にチャネル幅方
向及びチャネル長方向に沿う４方向から注入角度をもた
せて不純物のイオン注入をしてゲート電極のチャネル長
方向の少なくとも片側に低濃度領域を備える第２導電型
のドリフト領域を形成する工程と、レジストパターンを
形成し、レジストパターンを介して低濃度領域を除くド
リフト領域に囲まれる第２導電型の高濃度領域を形成す
る工程と、レジストパターンを除去し、半導体基板全面
に層間絶縁膜を形成する工程と、所定の箇所にコンタク
トホールを形成し、金属配線を形成する工程を含むこと
を特徴とする半導体装置の製造方法が提供される。
した第１導電型の半導体基板上に、ゲート絶縁膜を介し
てゲート電極を形成する工程と、任意にゲート電極の側
壁に絶縁膜からなるサイドウォールスペーサーを形成す
る工程と、ゲート電極と形成されている場合はサイドウ
ォールスペーサーをマスクにして半導体基板をエッチン
グして溝を形成する工程と、半導体基板にチャネル幅方
向及びチャネル長方向に沿う４方向から注入角度をもた
せて不純物のイオン注入をしてゲート電極のチャネル長
方向の少なくとも片側に低濃度領域を備える第２導電型
のドリフト領域を形成する工程と、レジストパターンを
形成し、レジストパターンを介して低濃度領域を除くド
リフト領域に囲まれる第２導電型の高濃度領域を形成す
る工程と、レジストパターンを除去し、半導体基板全面
に層間絶縁膜を形成する工程と、所定の箇所にコンタク
トホールを形成し、金属配線を形成する工程を含むこと
を特徴とする半導体装置の製造方法が提供される。
【００１０】
【発明の実施の形態】本発明では、ゲート電極を形成し
た後のドリフト領域形成用の不純物導入工程において、
通常、ウェハー面との入射角０°で行われるドリフト領
域形成のための不純物注入を傾け（例えば、３０°以
上）、更に注入中に導入の向きを変化させることで、ゲ
ート電極の影によりゲート電極の端部直下に隣接する領
域で不純物導入が制限されるため、同領域が低濃度にな
り、更に斜め入射によるゲート電極の端部直下への不純
物のもぐり込みにより形成されたゲート電極の端部直下
に重複するドリフト領域を有することを特徴とする。
た後のドリフト領域形成用の不純物導入工程において、
通常、ウェハー面との入射角０°で行われるドリフト領
域形成のための不純物注入を傾け（例えば、３０°以
上）、更に注入中に導入の向きを変化させることで、ゲ
ート電極の影によりゲート電極の端部直下に隣接する領
域で不純物導入が制限されるため、同領域が低濃度にな
り、更に斜め入射によるゲート電極の端部直下への不純
物のもぐり込みにより形成されたゲート電極の端部直下
に重複するドリフト領域を有することを特徴とする。
【００１１】これにより、従来例２の第１ドリフト領域
形成のための工程が不要となり、ゲート電極とドリフト
領域との重複及び低濃度領域長は、不純物注入の入射角
度とゲート電極の厚みにより決まるため、それらの値は
安定しており、微細化を図ることが可能である。具体的
には、図４（ｄ）の従来例２の半導体装置に比べて、約
１０〜４０％微細化することができる。また、ゲート電
極側壁に絶縁膜からなるサイドウォールスペーサーを選
択的に形成することで、その後のドリフト領域形成用の
不純物導入工程において、斜め入射によるゲート電極の
端部直下にもぐり込む深さを制限できる。そのため、ゲ
ート電極とドリフト領域との重複幅を減少させ、半導体
装置をより微細化できる。
形成のための工程が不要となり、ゲート電極とドリフト
領域との重複及び低濃度領域長は、不純物注入の入射角
度とゲート電極の厚みにより決まるため、それらの値は
安定しており、微細化を図ることが可能である。具体的
には、図４（ｄ）の従来例２の半導体装置に比べて、約
１０〜４０％微細化することができる。また、ゲート電
極側壁に絶縁膜からなるサイドウォールスペーサーを選
択的に形成することで、その後のドリフト領域形成用の
不純物導入工程において、斜め入射によるゲート電極の
端部直下にもぐり込む深さを制限できる。そのため、ゲ
ート電極とドリフト領域との重複幅を減少させ、半導体
装置をより微細化できる。
【００１２】また、ドリフト領域の半導体基板表面を、
ゲート電極直下の半導体表面に対して溝状とすること
で、ゲート電極の端部直下に隣接する溝の側壁部が最も
低く、次いで溝底部の一部でドリフト領域を低濃度にす
ることができる。そのため、実効の低濃度領域長を延ば
すことができ、より半導体装置の高耐圧化を図ることが
可能である。具体的には、図１（ｃ）の半導体装置に比
べて、１．１〜１．３倍高耐圧化することができる。な
お、ソース領域に印加する電圧が低い場合、ソース領域
側においては、ドリフト領域を省き、ゲート電極の端直
下に隣接して、高濃度のソース領域を設けることによ
り、微細化を図ることが可能である。
ゲート電極直下の半導体表面に対して溝状とすること
で、ゲート電極の端部直下に隣接する溝の側壁部が最も
低く、次いで溝底部の一部でドリフト領域を低濃度にす
ることができる。そのため、実効の低濃度領域長を延ば
すことができ、より半導体装置の高耐圧化を図ることが
可能である。具体的には、図１（ｃ）の半導体装置に比
べて、１．１〜１．３倍高耐圧化することができる。な
お、ソース領域に印加する電圧が低い場合、ソース領域
側においては、ドリフト領域を省き、ゲート電極の端直
下に隣接して、高濃度のソース領域を設けることによ
り、微細化を図ることが可能である。
【００１３】本発明に使用できる半導体基板は、特に限
定されず、シリコン基板、シリコンゲルマニウム基板等
の公知の基板を使用することができる。半導体基板に
は、素子分離領域が形成されている。素子分離領域は、
ＬＯＣＯＳ分離領域や、トレンチ分離領域のいずれであ
ってもよい。素子分離領域で区画される領域の半導体基
板上の所定の箇所に、ゲート絶縁膜を介してゲート電極
が形成されている。ゲート絶縁膜としては、シリコン酸
化膜、シリコン窒化膜及びこれら膜の積層体等が挙げら
れる。ゲート電極としては、例えば、Ａｌ、Ｃｕ等の金
属膜、ポリシリコン膜、シリコンと高融点金属（例え
ば、チタン、タングステン等）とのシリサイド膜、ポリ
シリコン膜とシリサイド膜の積層体（ポリサイド膜）が
挙げられる。ゲート絶縁膜は、例えば、熱酸化法、スパ
ッタ法等を材料に応じて選択することで形成でき、ゲー
ト電極は、例えば、ＣＶＤ法、蒸着法等を材料に応じて
選択することで形成できる。
定されず、シリコン基板、シリコンゲルマニウム基板等
の公知の基板を使用することができる。半導体基板に
は、素子分離領域が形成されている。素子分離領域は、
ＬＯＣＯＳ分離領域や、トレンチ分離領域のいずれであ
ってもよい。素子分離領域で区画される領域の半導体基
板上の所定の箇所に、ゲート絶縁膜を介してゲート電極
が形成されている。ゲート絶縁膜としては、シリコン酸
化膜、シリコン窒化膜及びこれら膜の積層体等が挙げら
れる。ゲート電極としては、例えば、Ａｌ、Ｃｕ等の金
属膜、ポリシリコン膜、シリコンと高融点金属（例え
ば、チタン、タングステン等）とのシリサイド膜、ポリ
シリコン膜とシリサイド膜の積層体（ポリサイド膜）が
挙げられる。ゲート絶縁膜は、例えば、熱酸化法、スパ
ッタ法等を材料に応じて選択することで形成でき、ゲー
ト電極は、例えば、ＣＶＤ法、蒸着法等を材料に応じて
選択することで形成できる。
【００１４】ゲート電極の側壁には、絶縁膜（例えば、
シリコン酸化膜、シリコン窒化膜）からなるサイドウォ
ールスペーサーを形成してもよい。サイドウォールスペ
ーサーは、ＣＶＤ法、スパッタ法等を材料に応じて選択
することで形成できる。更に、ゲート電極及び形成され
ている場合にはサイドウォールスペーサーをマスクとし
て、半導体基板をドライ又はウェットエッチングするこ
とで溝を形成していてもよい。溝を形成することで、溝
の深さは、例えば、０．１〜０．５μｍとすることがで
きる。溝の形状は、特に限定されず、例えば、溝の壁面
が垂直な形状、溝の底面が上面より狭い形状、溝の底面
が上面より広い形状等が挙げられる。
シリコン酸化膜、シリコン窒化膜）からなるサイドウォ
ールスペーサーを形成してもよい。サイドウォールスペ
ーサーは、ＣＶＤ法、スパッタ法等を材料に応じて選択
することで形成できる。更に、ゲート電極及び形成され
ている場合にはサイドウォールスペーサーをマスクとし
て、半導体基板をドライ又はウェットエッチングするこ
とで溝を形成していてもよい。溝を形成することで、溝
の深さは、例えば、０．１〜０．５μｍとすることがで
きる。溝の形状は、特に限定されず、例えば、溝の壁面
が垂直な形状、溝の底面が上面より狭い形状、溝の底面
が上面より広い形状等が挙げられる。
【００１５】半導体基板には、チャネル幅方向及びチャ
ネル長方向に沿う４方向から注入角度をもたせて不純物
のイオン注入することで、ゲート電極側に低濃度領域を
備える第２導電型のドリフト領域が少なくともドレイン
領域形成側に形成されている。注入角度は、所望する半
導体装置の特性によって異なるが、例えば、３０°以上
で行うことができ、より具体的には３０°〜７０°の範
囲で選択することができる。更に、レジストパターンを
介して低濃度領域を除くドリフト領域に囲まれる第２導
電型の高濃度のドレイン領域を形成する。なお、ソース
領域もドリフト領域内に形成されていてもよい。また、
ゲート電極の側壁下部と重複するようにソース領域単独
で形成してもよい。また、半導体基板全面に層間絶縁膜
を備え、所定の箇所にコンタクトホールをと金属配線を
備えている。層間絶縁膜としては、特に限定されず、公
知の方法で形成されたシリコン酸化膜、ＳＯＧ膜等の公
知の膜をいずれも使用することができる。また、コンタ
クトホールが形成される所定の箇所は、ソース領域、ド
レイン領域、ゲート電極等の上が挙げられる。金属配線
としては、Ａｌ膜、Ｃｕ膜等が挙げられる。
ネル長方向に沿う４方向から注入角度をもたせて不純物
のイオン注入することで、ゲート電極側に低濃度領域を
備える第２導電型のドリフト領域が少なくともドレイン
領域形成側に形成されている。注入角度は、所望する半
導体装置の特性によって異なるが、例えば、３０°以上
で行うことができ、より具体的には３０°〜７０°の範
囲で選択することができる。更に、レジストパターンを
介して低濃度領域を除くドリフト領域に囲まれる第２導
電型の高濃度のドレイン領域を形成する。なお、ソース
領域もドリフト領域内に形成されていてもよい。また、
ゲート電極の側壁下部と重複するようにソース領域単独
で形成してもよい。また、半導体基板全面に層間絶縁膜
を備え、所定の箇所にコンタクトホールをと金属配線を
備えている。層間絶縁膜としては、特に限定されず、公
知の方法で形成されたシリコン酸化膜、ＳＯＧ膜等の公
知の膜をいずれも使用することができる。また、コンタ
クトホールが形成される所定の箇所は、ソース領域、ド
レイン領域、ゲート電極等の上が挙げられる。金属配線
としては、Ａｌ膜、Ｃｕ膜等が挙げられる。
【００１６】
【実施例】以下、本発明の半導体装置及びその製造方法
に係る実施例について、具体的な数値を示しながら、説
明する。 実施例１ 図１（ｃ）は実施例１の半導体装置の概略断面図であ
る。第１導電体型の半導体基板１は例えばＰ型であり、
ボロン濃度はおよそ１×１０15／ｃｍ3である。この基
板上に厚さ４００ｎｍ程度の素子分離領域８があり、次
いで例えば厚さ４０ｎｍのゲート絶縁膜２、更に例とし
て厚み２００ｎｍのポリサイドからなるゲート電極３が
形成されている。このゲート電極３のチャネル長は１μ
ｍ程度であり、ゲート電極の側壁に選択的に絶縁膜から
なるサイドウォールスペーサー２３が形成されており、
底部の膜厚は例えば１００ｎｍである。
に係る実施例について、具体的な数値を示しながら、説
明する。 実施例１ 図１（ｃ）は実施例１の半導体装置の概略断面図であ
る。第１導電体型の半導体基板１は例えばＰ型であり、
ボロン濃度はおよそ１×１０15／ｃｍ3である。この基
板上に厚さ４００ｎｍ程度の素子分離領域８があり、次
いで例えば厚さ４０ｎｍのゲート絶縁膜２、更に例とし
て厚み２００ｎｍのポリサイドからなるゲート電極３が
形成されている。このゲート電極３のチャネル長は１μ
ｍ程度であり、ゲート電極の側壁に選択的に絶縁膜から
なるサイドウォールスペーサー２３が形成されており、
底部の膜厚は例えば１００ｎｍである。
【００１７】また、ゲート電極３の端部直下を含み、自
己整合で０．１μｍ程重複するドリフト領域２１が形成
されている。このドリフト領域の低濃度領域長２２は、
０．２μｍ程度であり、濃度は０．９×１０17／ｃ
ｍ3、接合深さは０．４μｍ程度である。また、ドリフ
ト領域自体の濃度は１．２×１０17／ｃｍ3、接合深さ
は０．５μｍ程度である。ゲート電極３とドレイン領域
５との距離は１μｍである。
己整合で０．１μｍ程重複するドリフト領域２１が形成
されている。このドリフト領域の低濃度領域長２２は、
０．２μｍ程度であり、濃度は０．９×１０17／ｃ
ｍ3、接合深さは０．４μｍ程度である。また、ドリフ
ト領域自体の濃度は１．２×１０17／ｃｍ3、接合深さ
は０．５μｍ程度である。ゲート電極３とドレイン領域
５との距離は１μｍである。
【００１８】図１（ｃ）の半導体装置の製造方法を、図
１（ａ）〜（ｃ）の半導体装置の製造工程を示す概略断
面図により説明する。図１（ａ）について、半導体基板
１上に素子分離領域８が選択的に形成され、次いでゲー
ト絶縁膜２が形成され、更にゲート電極３が形成されて
いる。ゲート電極３の側壁に選択的に、絶縁膜からなる
サイドウォールスペーサー２３が形成されている。サイ
ドウォールスペーサー２３の底部の膜厚はゲート電極
と、後に形成されるドリフト領域２１との重複幅により
調整される。このような半導体基板表面に、例えばリン
をエネルギーおよそ１８０ｋｅＶ、入射角４５°でチャ
ネル幅方向及びチャネル長方向に沿う４方向に分けてイ
オン注入を全注入量が７×１０12／ｃｍ2程度の注入量
にて、ドリフト領域形成のための不純物注入を行う。ま
たドリフト領域２１の重複幅の調整には注入角度を３０
〜７０°の範囲内で適時選択が可能である。このときエ
ネルギー、注入量、入射角は、後の低濃度領域長２２を
決定し、所望する耐圧により調整する。
１（ａ）〜（ｃ）の半導体装置の製造工程を示す概略断
面図により説明する。図１（ａ）について、半導体基板
１上に素子分離領域８が選択的に形成され、次いでゲー
ト絶縁膜２が形成され、更にゲート電極３が形成されて
いる。ゲート電極３の側壁に選択的に、絶縁膜からなる
サイドウォールスペーサー２３が形成されている。サイ
ドウォールスペーサー２３の底部の膜厚はゲート電極
と、後に形成されるドリフト領域２１との重複幅により
調整される。このような半導体基板表面に、例えばリン
をエネルギーおよそ１８０ｋｅＶ、入射角４５°でチャ
ネル幅方向及びチャネル長方向に沿う４方向に分けてイ
オン注入を全注入量が７×１０12／ｃｍ2程度の注入量
にて、ドリフト領域形成のための不純物注入を行う。ま
たドリフト領域２１の重複幅の調整には注入角度を３０
〜７０°の範囲内で適時選択が可能である。このときエ
ネルギー、注入量、入射角は、後の低濃度領域長２２を
決定し、所望する耐圧により調整する。
【００１９】このとき、図１（ａ）に従えば、ドリフト
領域形成のための不純物斜め注入１８と反対方向のドリ
フト領域形成のための不純物斜め注入１９により、ゲー
ト電極３に隣接する領域でゲート電極の影２０ができ、
該領域に導入される不純物量は制限される。この実施例
の場合、４方向に同量の不純物を導入するため、ゲート
電極３に隣接する領域に導入される不純物量は１方向の
みゲート電極の影２０になるため、この部分の不純物量
は全注入量の３／４程度となりこのドリフト領域の幅は
ゲート電極３の端部より約２００ｎｍ程度に形成され
る。
領域形成のための不純物斜め注入１８と反対方向のドリ
フト領域形成のための不純物斜め注入１９により、ゲー
ト電極３に隣接する領域でゲート電極の影２０ができ、
該領域に導入される不純物量は制限される。この実施例
の場合、４方向に同量の不純物を導入するため、ゲート
電極３に隣接する領域に導入される不純物量は１方向の
みゲート電極の影２０になるため、この部分の不純物量
は全注入量の３／４程度となりこのドリフト領域の幅は
ゲート電極３の端部より約２００ｎｍ程度に形成され
る。
【００２０】その後、図１（ｂ）において、Ｎ2雰囲気
で８００℃、１０分程度のアニールを行い、ドリフト領
域を活性化させる。次いで、感光性レジストマスク１０
により、例えば砒素をエネルギー４０ｋｅＶにて３×１
０15／ｃｍ2の注入量で選択的にドレイン・ソース領域
形成のための不純物注入１３を行う。次いで、図１
（ｃ）において、層間絶縁膜１４を例えば９００ｎｍ形
成し、コンタクト穴を空け、電極を形成する。その後既
知の方法で高耐圧トランジスタが作成できる。
で８００℃、１０分程度のアニールを行い、ドリフト領
域を活性化させる。次いで、感光性レジストマスク１０
により、例えば砒素をエネルギー４０ｋｅＶにて３×１
０15／ｃｍ2の注入量で選択的にドレイン・ソース領域
形成のための不純物注入１３を行う。次いで、図１
（ｃ）において、層間絶縁膜１４を例えば９００ｎｍ形
成し、コンタクト穴を空け、電極を形成する。その後既
知の方法で高耐圧トランジスタが作成できる。
【００２１】実施例２
この実施例２は、サイドウォールスペーサーを形成しな
いこと以外は、上記実施例１と同じである。スペーサー
を形成しないのでより微細な半導体装置を得ることがで
きる。
いこと以外は、上記実施例１と同じである。スペーサー
を形成しないのでより微細な半導体装置を得ることがで
きる。
【００２２】実施例３
図２（ｃ）は実施例３の半導体装置の概略断面図であ
る。第１導電体型半導体基板１は例えばＰ型であり、ボ
ロン濃度はおよそ１×１０ 15／ｃｍ3である。この基板
上に厚さ４００ｎｍ程度の素子分離領域８があり、次い
で例えば厚さ４０ｎｍのゲート絶縁膜２、更に例として
厚み２００ｎｍのポリサイドからなるゲート電極３が形
成されている。このゲート電極３のチャネル長は１μｍ
程度であり、ゲート電極の側壁に選択的に絶縁膜からな
るサイドウォールスペーサー２３が形成されており、底
部の膜厚は例えば１００ｎｍである。
る。第１導電体型半導体基板１は例えばＰ型であり、ボ
ロン濃度はおよそ１×１０ 15／ｃｍ3である。この基板
上に厚さ４００ｎｍ程度の素子分離領域８があり、次い
で例えば厚さ４０ｎｍのゲート絶縁膜２、更に例として
厚み２００ｎｍのポリサイドからなるゲート電極３が形
成されている。このゲート電極３のチャネル長は１μｍ
程度であり、ゲート電極の側壁に選択的に絶縁膜からな
るサイドウォールスペーサー２３が形成されており、底
部の膜厚は例えば１００ｎｍである。
【００２３】また、ゲート電極３の端部直下を含み、自
己整合で０．１μｍ程重複するドリフト領域２１が形成
されている。このドリフト領域２１は、深さ０．２μｍ
の溝の側壁部及び底部に形成されており、このドリフト
領域の低濃度領域長２２は、側壁部と底部の一部を合わ
せて０．６μｍ程度であり、濃度は側壁部で、０．３×
１０17／ｃｍ3で、接合深さは０．２μｍ程度、底部で
０．９×１０17／ｃｍ3、接合深さは０．４μｍ程度で
ある。また、ドリフト領域自体の濃度は１．２×１０17
／ｃｍ3、接合深さは０．５μｍ程度である。
己整合で０．１μｍ程重複するドリフト領域２１が形成
されている。このドリフト領域２１は、深さ０．２μｍ
の溝の側壁部及び底部に形成されており、このドリフト
領域の低濃度領域長２２は、側壁部と底部の一部を合わ
せて０．６μｍ程度であり、濃度は側壁部で、０．３×
１０17／ｃｍ3で、接合深さは０．２μｍ程度、底部で
０．９×１０17／ｃｍ3、接合深さは０．４μｍ程度で
ある。また、ドリフト領域自体の濃度は１．２×１０17
／ｃｍ3、接合深さは０．５μｍ程度である。
【００２４】図２（ｃ）の半導体装置の製造方法を、図
２（ａ）〜（ｃ）の半導体装置の製造工程を示す概略断
面図により説明する。図２の（ａ）について、第１導電
型半導体基板１上に素子分離領域が選択的に形成され、
次いでゲート絶縁膜２が形成され、更にゲート電極３が
形成されている。このゲート電極の側壁に選択的に、絶
縁膜からなるサイドウォールスペーサー２３が形成され
ている。スペーサーの膜厚はゲート電極と後に形成され
るドリフト領域２１との重複幅により調整される。ま
た、サイドウォール絶縁膜形成後に、半導体基板表面の
後にドリフト領域を形成する領域を例えば深さ０．２μ
ｍの溝状に加工してある。
２（ａ）〜（ｃ）の半導体装置の製造工程を示す概略断
面図により説明する。図２の（ａ）について、第１導電
型半導体基板１上に素子分離領域が選択的に形成され、
次いでゲート絶縁膜２が形成され、更にゲート電極３が
形成されている。このゲート電極の側壁に選択的に、絶
縁膜からなるサイドウォールスペーサー２３が形成され
ている。スペーサーの膜厚はゲート電極と後に形成され
るドリフト領域２１との重複幅により調整される。ま
た、サイドウォール絶縁膜形成後に、半導体基板表面の
後にドリフト領域を形成する領域を例えば深さ０．２μ
ｍの溝状に加工してある。
【００２５】このような半導体基板表面に、例えばリン
をエネルギーおよそ１８０ｋｅＶ、入射角４５度でチャ
ネル幅方向及びチャネル長方向に沿う４方向に分けて、
全注入量が７×１０12／ｃｍ2程度の注入量にて、ドリ
フト領域形成のための不純物注入を行う。このときエネ
ルギー、注入量、入射角は、後の低濃度領域長２２を決
定し、所望する耐圧により調整する。このとき、図２の
（ａ）に従えば、ドリフト領域形成のための不純物斜め
注入１８と反対方向のドリフト領域形成のための不純物
斜め注入１９により、ゲート電極３に隣接する領域でゲ
ート電極の影２０ができ、該領域に導入される不純物量
は制限される。
をエネルギーおよそ１８０ｋｅＶ、入射角４５度でチャ
ネル幅方向及びチャネル長方向に沿う４方向に分けて、
全注入量が７×１０12／ｃｍ2程度の注入量にて、ドリ
フト領域形成のための不純物注入を行う。このときエネ
ルギー、注入量、入射角は、後の低濃度領域長２２を決
定し、所望する耐圧により調整する。このとき、図２の
（ａ）に従えば、ドリフト領域形成のための不純物斜め
注入１８と反対方向のドリフト領域形成のための不純物
斜め注入１９により、ゲート電極３に隣接する領域でゲ
ート電極の影２０ができ、該領域に導入される不純物量
は制限される。
【００２６】この実施例の場合、４つの方向に同量の不
純物を導入するため、ゲートに隣接する溝の側壁領域に
導入される不純物は、１つの方向のみイオン注入される
ため全注入量の１／４になり、溝の底部の低濃度領域に
導入される不純物量は１つの方向のみ影になるため、イ
オン注入される全注入量の３／４がイオン注入されるこ
とになる。ゲート電極の影２０は、４５°の斜め注入の
場合、ゲート電極とシリコンエッチングした溝の深さの
和である４００ｎｍでありドリフト層の長さは約６００
ｎｍが得られる。またドリフト領域２１の幅の調整には
注入角度を３０〜７０°範囲内で適時選択が可能であ
る。
純物を導入するため、ゲートに隣接する溝の側壁領域に
導入される不純物は、１つの方向のみイオン注入される
ため全注入量の１／４になり、溝の底部の低濃度領域に
導入される不純物量は１つの方向のみ影になるため、イ
オン注入される全注入量の３／４がイオン注入されるこ
とになる。ゲート電極の影２０は、４５°の斜め注入の
場合、ゲート電極とシリコンエッチングした溝の深さの
和である４００ｎｍでありドリフト層の長さは約６００
ｎｍが得られる。またドリフト領域２１の幅の調整には
注入角度を３０〜７０°範囲内で適時選択が可能であ
る。
【００２７】その後、図２（ｂ）において、Ｎ2雰囲気
で８００℃、１０分程度のアニールを行い、ドリフト領
域を活性化させる。次いで、感光性レジストマスク１０
により、例えば砒素をエネルギー４０ｋｅＶにて３×１
０15／ｃｍ2の注入量で選択的にドレイン・ソース領域
形成のための不純物注入１３を行う。次いで、図２
（ｃ）において、層間絶縁膜１４を例えば９００ｎｍ形
成し、コンタクト穴を空け、電極を形成して高耐圧トラ
ンジスタが形成される。
で８００℃、１０分程度のアニールを行い、ドリフト領
域を活性化させる。次いで、感光性レジストマスク１０
により、例えば砒素をエネルギー４０ｋｅＶにて３×１
０15／ｃｍ2の注入量で選択的にドレイン・ソース領域
形成のための不純物注入１３を行う。次いで、図２
（ｃ）において、層間絶縁膜１４を例えば９００ｎｍ形
成し、コンタクト穴を空け、電極を形成して高耐圧トラ
ンジスタが形成される。
【００２８】実施例４上記実施例１〜３はいずれも、ソ
ース領域にも高電圧を印加できる構造の半導体装置であ
ったが、ソース領域に印加する電圧が低い場合、ソース
領域側においては、ドリフト領域を省き、ゲート電極３
の端直下に隣接して、高濃度のソース領域４を設けるこ
とができる。
ース領域にも高電圧を印加できる構造の半導体装置であ
ったが、ソース領域に印加する電圧が低い場合、ソース
領域側においては、ドリフト領域を省き、ゲート電極３
の端直下に隣接して、高濃度のソース領域４を設けるこ
とができる。
【００２９】
【発明の効果】本発明の半導体装置によれば、第１ドリ
フト領域形成のための工程が不要となり、ゲート電極と
ドリフト領域との重複及び低濃度領域長は、不純物注入
の入射角度とゲート電極の厚みにより決まるため、特性
が安定しており、かつ微細化を図ることが可能となる。
フト領域形成のための工程が不要となり、ゲート電極と
ドリフト領域との重複及び低濃度領域長は、不純物注入
の入射角度とゲート電極の厚みにより決まるため、特性
が安定しており、かつ微細化を図ることが可能となる。
【図１】実施例１の半導体装置の製造工程を示す概略断
面図である。
面図である。
【図２】実施例３の半導体装置の製造工程を示す概略断
面図である。
面図である。
【図３】従来例１の半導体装置の概略断面図である。
【図４】従来例２の半導体装置の製造工程を示す概略断
面図である。
面図である。
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ソース領域
５ ドレイン領域
６ 第１ドリフト領域
６Ａ 第１ドリフト領域端
６Ｂ ドレイン領域と第１ドリフト領域の境界部
７ 第２ドリフト領域
７Ａ 第１ドリフト領域と第２ドリフト領域の境界部
７Ｂ ドレイン領域と第２ドリフト領域の境界部
８ 素子分離領域
１０ レジストマスク
１１、１２、１３ 不純物注入
１４ 層間絶縁膜
１５ ドレイン電極
１６ ソース電極
１７ 第１ドリフト領域長
１８、１９ 不純物斜め注入
２０ ゲート電極の影
２１ ドリフト領域
２２ 低濃度領域長
２３ サイドウォールスペーサー
フロントページの続き
Ｆターム(参考） 5F140 AA25 AA40 AB01 BA01 BA05
BD01 BD05 BD07 BD10 BE07
BE09 BF01 BF04 BF05 BF08
BF11 BF18 BG08 BG12 BG14
BG28 BG30 BG51 BG52 BH07
BH15 BH19 BH30 BH49 BJ01
BJ05 BJ23 BK01 BK02 BK06
BK09 BK14 BK21 CB01 CB04
CC02 CC03 CC16
Claims (7)
- 【請求項１】 素子分離領域を形成した第１導電型の半
導体基板上に、ゲート電極がゲート絶縁膜を介して形成
され、ゲート電極の側壁には任意に絶縁膜からなるサイ
ドウォールスペーサーを有し、ゲート電極のチャネル長
方向の少なくとも片側に低濃度領域を備える第２導電型
のドリフト領域がチャネル幅方向及びチャネル長方向に
沿う４方向から注入角度をもたせて不純物のイオン注入
で形成され、低濃度領域を除くドリフト領域に囲まれる
第２導電型の高濃度領域を有し、半導体基板全面に層間
絶縁膜を備え、所定の箇所にコンタクトホールと金属配
線を有することを特徴とする半導体装置。 - 【請求項２】 半導体基板が、ゲート電極及び形成され
ている場合はサイドウォールスペーサーをマスクにして
エッチングされて形成された溝を有し、ドリフト領域と
高濃度領域が溝に形成されている請求項１に記載の半導
体装置。 - 【請求項３】 低濃度領域を備える第２導電型のドリフ
ト領域が、ゲート電極のチャネル長方向の両側に形成さ
れ、第２導電型の高濃度領域が、低濃度領域を除くドリ
フト領域にソース領域とドレイン領域として形成される
請求項１に記載の半導体装置。 - 【請求項４】 素子分離領域を形成した第１導電型の半
導体基板上に、ゲート絶縁膜を介してゲート電極を形成
する工程と、任意にゲート電極の側壁に絶縁膜からなる
サイドウォールスペーサーを形成する工程と、半導体基
板にチャネル幅方向及びチャネル長方向に沿う４方向か
ら注入角度をもたせて不純物のイオン注入をしてゲート
電極のチャネル長方向の少なくとも片側に低濃度領域を
備える第２導電型のドリフト領域を形成する工程と、レ
ジストパターンを形成し、レジストパターンを介して低
濃度領域を除くドリフト領域に囲まれる第２導電型の高
濃度領域を形成する工程と、レジストパターンを除去
し、半導体基板全面に層間絶縁膜を形成する工程と、所
定の箇所にコンタクトホールを形成し、金属配線を形成
する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項５】 素子分離領域を形成した第１導電型の半
導体基板上に、ゲート絶縁膜を介してゲート電極を形成
する工程と、任意にゲート電極の側壁に絶縁膜からなる
サイドウォールスペーサーを形成する工程と、ゲート電
極と形成されている場合はサイドウォールスペーサーを
マスクにして半導体基板をエッチングして溝を形成する
工程と、半導体基板にチャネル幅方向及びチャネル長方
向に沿う４方向から注入角度をもたせて不純物のイオン
注入をしてゲート電極のチャネル長方向の少なくとも片
側に低濃度領域を備える第２導電型のドリフト領域を形
成する工程と、レジストパターンを形成し、レジストパ
ターンを介して低濃度領域を除くドリフト領域に囲まれ
る第２導電型の高濃度領域を形成する工程と、レジスト
パターンを除去し、半導体基板全面に層間絶縁膜を形成
する工程と、所定の箇所にコンタクトホールを形成し、
金属配線を形成する工程を含むことを特徴とする半導体
装置の製造方法。 - 【請求項６】 注入角度が、３０〜７０°である請求項
４又は５に記載の半導体装置の製造方法。 - 【請求項７】 低濃度領域を備える第２導電型のドリフ
ト領域が、ゲート電極のチャネル長方向の両側に形成さ
れ、第２導電型の高濃度領域が、低濃度領域を除くドリ
フト領域にソース領域とドレイン領域として形成される
請求項４又は５に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390340A JP2003197629A (ja) | 2001-12-21 | 2001-12-21 | 半導体装置及びその製造方法 |
| TW92116858A TWI234196B (en) | 2001-12-21 | 2003-06-20 | Semiconductor device and manufacturing method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390340A JP2003197629A (ja) | 2001-12-21 | 2001-12-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197629A true JP2003197629A (ja) | 2003-07-11 |
Family
ID=27598303
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001390340A Pending JP2003197629A (ja) | 2001-12-21 | 2001-12-21 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2003197629A (ja) |
| TW (1) | TWI234196B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5028272B2 (ja) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5487851B2 (ja) * | 2008-09-30 | 2014-05-14 | サンケン電気株式会社 | 半導体装置 |
-
2001
- 2001-12-21 JP JP2001390340A patent/JP2003197629A/ja active Pending
-
2003
- 2003-06-20 TW TW92116858A patent/TWI234196B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5028272B2 (ja) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI234196B (en) | 2005-06-11 |
| TW200501244A (en) | 2005-01-01 |
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