KR100675721B1 - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명은, 반도체 기판에 서로 다른 4방향으로부터 또한 소정의 주입 각도를 갖게 하여 불순물의 이온 주입을 행하여 게이트 전극의 채널 길이 방향의 적어도 편측에 저농도 영역을 구비하는 제2 도전형의 드리프트 영역을 형성하는 공정과, 저농도 영역을 제외한 드리프트 영역으로 둘러싸이는 제2 도전형의 고농도 영역을 형성하는 공정을 적어도 포함하는 반도체 장치의 제조 방법에 관한 것이다. 상기 방법에 의해, 공정수를 증가시키지 않고, 미세화가 가능한 드리프트 영역을 갖는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

이온 주입, 드리프트 영역, 주입 각도, 사이트월 스페이서, 소자 분리 영역, 중복 폭

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은, 예를 들면 전원 IC로서 사용할 수 있는 고내압 반도체 장치 및 그 제조 방법에 관한 것이다.

반도체 장치 중에서, 대표적인 고내압의 반도체 장치는, 전원용 IC나 표시 장치용 드라이버 등에 사용되고 있다. 고내압 반도체 장치의 개략 단면도(종래예1)를, 도 3에 도시한다. 도 3은 게이트 전극(3)과, 그 단부 바로 아래를 포함하여 중복되어 있는 제2 도전형이며 저농도인 제1 드리프트 영역(6)과, 게이트 전극(3)과 격리되고 제1 드리프트 영역(6)으로 둘러싸인 제2 도전형이며 고농도인 소스 영역(4) 및 드레인 영역(5)을 갖는 반도체 장치이다. 여기서, 참조 부호 1은 제1 도전형의 반도체 기판, 참조 부호 2는 게이트 절연막, 참조 부호 6A는 제1 드리프트 영역단, 참조 부호 6B는 드레인 영역과 제1 드리프트 영역의 경계부, 참조 부호 8은 소자 분리 영역, 참조 부호 14는 층간 절연막, 참조 부호 15는 드레인 전극, 참조 부호 16은 소스 전극, 참조 부호 17은 제1 드리프트 영역 길이이다. 이 종래예1에서의 고내압화의 원리를 이하에 설명한다.

종래예1에서는, 드레인 영역(5)에 고전압이 인가되었을 때, 제1 드리프트 영역(6)의 공핍화에 의해, 드리프트 영역(6)에서 전압 강하를 발생시켜, 게이트 전극(3) 아래의 제1 드리프트 영역단(6A)의 전계를 완화시킴으로써, 고내압화를 도모하고 있다. 즉, 제1 드리프트 영역단(6A)에서의 내압을 향상시켜, 제1 드리프트 영역(6)에서의 전압 강하를 촉진시키기 위해 제1 드리프트 영역(6)의 농도를 낮게 하고 있다.

또한, 게이트 전극(3)을, 그 단부 바로 아래에서 제1 드리프트 영역(6)과 중복시킴으로써, 게이트 전극(3)과의 전위차에 의해 그 중복 영역에서 더욱 공핍화가 촉진되어, 드리프트 영역단(6A)의 전계를 더욱 완화시킴으로써도 고내압화를 실현하고 있다.

종래예1의 개량형으로서, 도 4의 (d)에 종래예2의 반도체 장치의 개략 단면도를 도시한다. 이것은, 게이트 전극(3)과, 그 단부 바로 아래를 포함하여 중복되어 있는 제2 도전형이며 저농도인 제1 드리프트 영역(6)과, 게이트 전극(3)과 격리되며 제1 드리프트 영역(6)에 인접하는 제2 드리프트 영역(7)과, 게이트 전극(3)과 격리되고 제2 드리프트 영역(7)으로 둘러싸인 제2 도전형이며 고농도인 소스 영역(4) 및 드레인 영역(5)을 갖는 반도체 장치이다. 이 종래예2에서의 고내압화의 원리를 이하에 설명한다.

도 3의 종래예1에서, 제1 드리프트 영역단(6A)에서의 내압을 향상시키기 위해서는, 제1 드리프트 영역(6)에서의 전압 강하를 촉진시키기 위해 제1 드리프트 영역(6)의 농도를 낮게 할 필요가 있다. 그 한편, 드레인 영역과 제1 드리프트 영 역의 경계부(6B)에서는, 제1 드리프트 영역(6)의 공핍화에 의해, 전압 강하가 발생하기 때문에, 경계부(6B)의 전계 강도가 높아져, 내압 저하를 야기한다.

그 때문에, 종래예2에서는, 도 4의 (d)에 있는 바와 같이 드레인 영역(5)을 둘러싸도록 하여, 제2 드리프트 영역(7)을 형성하고, 제2 드리프트 영역(7)의 농도를, 제1 드리프트 영역(6)보다 높게 해 둠으로써 드레인 영역과 제2 드리프트 영역의 경계부(7B)의 전계를 완화하여, 트랜지스터 전체의 고내압화를 실현하고 있다. 도면에서, 참조 부호 7A는 제1 드리프트 영역과 제2 드리프트 영역의 경계부를 의미하고 있다.

이 종래예2에 상당하는 것에, 일본 특개소61-180483호 공보가 있다.

그러나, 상기 고내압화 기술은, 공정의 증가를 초래하며, 또한 미세화에는 한계가 있다고 하는 과제가 있었다.

즉, 종래예2와 같이 농도가 서로 다른 2개의 드리프트 영역을 제조하기 위해서는, 도 4의 (a)와 (b)에 도시한 바와 같이 개별로 감광성 레지스트 마스크(10)를 이용하여 드리프트 영역 형성을 위한 불순물 주입(11, 12)을 행할 필요가 있다. 이것은 공정의 증가로 된다.

또한, 제2 드리프트 영역 형성 시, 이미 도입 완료된 제1 드리프트 영역과의 얼라인먼트 오차에 의해 제1 드리프트 영역 길이(17)가 변동됨으로써 트랜지스터 특성이 불안정하게 되는 경우가 있다. 이것을 억제하기 위해 제1 드리프트 영역 길이(17)를 얼라인먼트 오차의 5배 정도(제조에서의 얼라인먼트 오차가 0.2㎛인 경우, 전체의 드리프트 길이 1㎛ 정도)까지 설계값을 크게 할 필요가 있으며, 그 때 문에 미세화에는 한계가 있었다.

또한, 게이트 전극 형성 시, 게이트 전극과 제1 드리프트 영역(6)의 얼라인먼트 오차에 의해, 게이트 전극과 드리프트 영역이 격리되지 않도록 게이트 전극과 드리프트 영역의 중복되는 폭은, 얼라인먼트 오차의 2배 정도로 할 필요가 있었다. 도면에서, 참조 부호 13은 소스 영역과 드레인 영역 형성을 위한 불순물 주입을 의미한다.

<발명의 개시>

본 발명의 발명자는, 상기의 과제를 감안하여, 공정수를 증가시키지 않고 제작할 수 있어, 미세화가 가능한 드리프트 영역을 갖는 반도체 장치 및 그 제조 방법을 발견하여 본 발명에 이르렀다.

이리하여 본 발명에 따르면, 소자 분리 영역을 형성한 제1 도전형의 반도체 기판, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극, 게이트 전극의 측벽에 임의로 형성된 절연막으로 이루어지는 사이드월 스페이서, 게이트 전극의 채널 길이 방향의 단부의 적어도 편측의 반도체 기판에 형성된 저농도 영역을 구비하는 제2 도전형의 드리프트 영역, 저농도 영역을 제외한 드리프트 영역으로 둘러싸인 제2 도전형의 고농도 영역, 반도체 기판 전체면에 형성된 층간 절연막, 소정의 개소에 형성된 컨택트홀과 금속 배선을 구비하고,

저농도 영역을 구비하는 제2 도전형의 드리프트 영역이, 서로 다른 4방향으로부터 또한 소정의 주입 각도를 갖게 한 불순물의 이온 주입에 의해 형성된 영역인 반도체 장치가 제공된다.

또한 본 발명에 따르면, 소자 분리 영역을 형성한 제1 도전형의 반도체 기판 상에, 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 임의로 게이트 전극의 측벽에 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정과, 서로 다른 4방향으로부터 또한 소정의 주입 각도를 갖게 한 불순물의 이온 주입에 의해 게이트 전극의 채널 길이 방향의 단부의 적어도 편측의 반도체 기판에 저농도 영역을 구비하는 제2 도전형의 드리프트 영역을 형성하는 공정과, 레지스트 패턴을 형성하고, 레지스트 패턴을 통해 저농도 영역을 제외한 드리프트 영역으로 둘러싸이는 제2 도전형의 고농도 영역을 형성하는 공정과, 레지스트 패턴을 제거하고, 반도체 기판 전체면에 층간 절연막을 형성하는 공정과, 소정의 개소에 컨택트홀을 형성하고, 금속 배선을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.

또한 본 발명에 따르면, 소자 분리 영역을 형성한 제1 도전형의 반도체 기판 상에, 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 임의로 게이트 전극의 측벽에 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정과, 게이트 전극 및 형성되어 있는 경우에는 사이드월 스페이서를 마스크로 하여 반도체 기판을 에칭하여 홈을 형성하는 공정과, 서로 다른 4방향으로부터 또한 소정의 주입 각도를 갖게 한 불순물의 이온 주입에 의해 게이트 전극의 채널 길이 방향의 단부의 적어도 편측의 반도체 기판에 저농도 영역을 구비하는 제2 도전형의 드리프트 영역을 형성하는 공정과, 레지스트 패턴을 형성하고, 레지스트 패턴을 통해 저농도 영역을 제외한 드리프트 영역으로 둘러싸이는 제2 도전형의 고농도 영역을 형성하 는 공정과, 레지스트 패턴을 제거하고, 반도체 기판 전체면에 층간 절연막을 형성하는 공정과, 소정의 개소에 컨택트홀을 형성하고, 금속 배선을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.

도 1의 (a)∼(c)는 실시예1의 반도체 장치의 제조 공정을 도시하는 개략 단면도.

도 2의 (a)∼(c)는 실시예3의 반도체 장치의 제조 공정을 도시하는 개략 단면도.

도 3은 종래예1의 반도체 장치의 개략 단면도.

도 4의 (a)∼(d)는 종래예2의 반도체 장치의 제조 공정을 도시하는 개략 단면도.

<발명을 실시하기 위한 최량의 형태>

본 발명에서는, 게이트 전극을 형성한 후의 드리프트 영역 형성용의 불순물 도입 공정에서, 통상적으로, 웨이퍼면과의 입사각 0°로 행해지는 드리프트 영역 형성을 위한 불순물 주입을 기울여서 하고(예를 들면, 30° 이상), 또한 주입 중에 도입의 방향을 변화시킴으로써, (1) 게이트 전극의 그림자에 의해 게이트 전극의 단부 바로 아래에 인접하는 영역에서 불순물 도입이 제한되기 때문에, 동 영역이 저농도화되는 것, (2) 또한 경사 입사에 의한 게이트 전극의 단부 바로 아래에의 불순물의 스며듦에 의해 형성된 게이트 전극의 단부 바로 아래에 중복되는 드리프트 영역을 갖는 것을 특징으로 한다.

이에 의해, 종래예2의 제1 드리프트 영역 형성을 위한 공정이 불필요하게 된다. 또한, 게이트 전극과 드리프트 영역의 중복 폭 및 저농도 영역 길이는, 불순물 주입의 입사 각도와 게이트 전극의 두께에 의해 결정되므로, 이들 값은 안정되어 있기 때문에, 반도체 장치의 미세화를 도모하는 것이 가능하다. 구체적으로는, 도 4의 (d)의 종래예2의 반도체 장치에 비해, 약 10∼40% 미세화할 수 있다.

또한, 게이트 전극 측벽에 절연막으로 이루어지는 사이드월 스페이서를 선택적으로 형성함으로써, 그 후의 드리프트 영역 형성용의 불순물 도입 공정에서, 경사 입사에 의한 게이트 전극의 단부 바로 아래에 스며드는 깊이를 제한할 수 있다. 그 때문에, 게이트 전극과 드리프트 영역의 중복 폭을 감소시켜, 반도체 장치를 보다 미세화할 수 있다.

또한, 드리프트 영역의 반도체 기판 표면을, 게이트 전극 바로 아래의 반도체 표면에 대하여 홈 형상으로 함으로써, 게이트 전극의 단부 바로 아래에 인접하는 홈의 측벽부가 가장 낮고, 다음으로 홈 바닥부의 일부에서 드리프트 영역을 저농도로 할 수 있다. 그 때문에, 실효의 저농도 영역 길이를 연장시킬 수 있어, 보다 반도체 장치의 고내압화를 도모하는 것이 가능하다. 구체적으로는, 도 1의 (c)의 반도체 장치에 비해, 1.1∼1.3배 고내압화할 수 있다.

또한, 소스 영역에 인가하는 전압이 낮은 경우, 소스 영역측에서는, 드리프트 영역을 생략하고, 게이트 전극의 단 바로 아래에 인접하여, 고농도의 소스 영역을 형성함으로써, 미세화를 도모하는 것이 가능하다.

본 발명에 사용할 수 있는 반도체 기판은, 특별히 한정되지 않고, 실리콘 기 판, 실리콘 게르마늄 기판 등의 공지의 기판을 사용할 수 있다.

반도체 기판에는, 소자 분리 영역이 형성되어 있다. 소자 분리 영역은, LOCOS 분리 영역이나, 트렌치 분리 영역 중 어느 것이어도 된다.

소자 분리 영역에 의해 구획되는 영역의 반도체 기판 상의 소정의 개소에, 게이트 절연막을 개재하여 게이트 전극이 형성되어 있다. 게이트 절연막으로서는, 실리콘 산화막, 실리콘 질화막 및 이들 막의 적층체 등을 들 수 있다. 게이트 전극으로서는, 예를 들면, Al, Cu 등의 금속막, 폴리실리콘막, 실리콘과 고융점 금속(예를 들면, 티탄, 텅스텐 등)과의 실리사이드막, 폴리실리콘막과 실리사이드막의 적층체(폴리사이드막)를 들 수 있다. 게이트 절연막은, 예를 들면, 열 산화법, 스퍼터법 등을 재료에 따라 선택함으로써 형성할 수 있고, 게이트 전극은, 예를 들면, CVD법, 증착법 등을 재료에 따라 선택함으로써 형성할 수 있다.

게이트 전극의 측벽에는, 절연막(예를 들면, 실리콘 산화막, 실리콘 질화막)으로 이루어지는 사이드월 스페이서를 형성해도 된다. 사이드월 스페이서는, CVD법, 스퍼터법 등을 재료에 따라 선택함으로써 형성할 수 있다.

또한, 게이트 전극 및 형성되어 있는 경우에는 사이드월 스페이서를 마스크로 하여, 반도체 기판을 드라이 또는 웨트 에칭함으로써 홈을 형성하고 있어도 된다. 홈의 깊이는, 예를 들면, 0.1∼0.5㎛로 할 수 있다. 홈의 형상은, 특별히 한정되지 않고, 예를 들면, 홈의 벽면이 수직인 형상, 홈의 저면이 상면보다 좁은 형상, 홈의 저면이 상면보다 넓은 형상 등을 들 수 있다.

반도체 기판에는, 서로 다른 4방향으로부터 또한 소정의 주입 각도를 갖게 하여 불순물의 이온 주입을 행함으로써, 게이트 전극의 채널 길이 방향의 단부에 저농도 영역을 구비하는 제2 도전형의 드리프트 영역이 적어도 반도체 기판의 드레인 영역 형성측에 형성되어 있다. 주입 각도는, 원하는 반도체 장치의 특성에 따라 다르지만, 예를 들면, 30° 이상으로 행할 수 있고, 보다 구체적으로는 30°∼70°의 범위에서 선택할 수 있다.

여기서, 서로 다른 4방향은, 상기 드리프트 영역을 형성할 수만 있으면, 서로 어떠한 관계를 갖고 있어도 된다. 특히, 4방향은, 그 중의 1방향이, 채널 폭 방향에 평행한 방향이며, 다른 3방향이, 상기 1방향에 대하여 90°, 180° 및 270°의 입사각을 갖는 방향인 것이 바람직하다.

또한, 레지스트 패턴을 통해 저농도 영역을 제외한 드리프트 영역으로 둘러싸이는 제2 도전형의 고농도의 드레인 영역을 형성한다. 또한, 소스 영역도 드리프트 영역 내에 형성되어 있어도 된다. 또한, 게이트 전극의 측벽 하부와 중복되도록 소스 영역 단독으로 형성해도 된다.

또한, 반도체 기판 전체면에 층간 절연막을 구비하고, 소정의 개소에 컨택트홀과 금속 배선을 구비하고 있다. 층간 절연막으로서는, 특별히 한정되지 않고, 공지의 방법으로 형성된 실리콘 산화막, SOG막 등의 공지의 막을 모두 사용할 수 있다. 또한, 컨택트홀이 형성되는 소정의 개소는, 소스 영역, 드레인 영역, 게이트 전극 등의 위를 들 수 있다. 금속 배선으로서는, Al막, Cu막 등을 들 수 있다.

[실시예]

이하, 본 발명의 반도체 장치 및 그 제조 방법에 따른 실시예에 대하여, 구 체적인 수치를 나타내면서, 설명한다.

<실시예1>

도 1의 (c)는 실시예1의 반도체 장치의 개략 단면도이다.

제1 도전체형의 반도체 기판(1)은 예를 들면 P형이며, 붕소 농도는 대략 1×10¹⁵/㎤이다. 이 기판 상에 두께 400㎚ 정도의 소자 분리 영역(8)이 있다. 또한, 예를 들면 두께 40㎚의 게이트 절연막(2), 또한 예로서 두께 200㎚의 폴리사이드로 이루어지는 게이트 전극(3)이 형성되어 있다. 이 게이트 전극(3)의 채널 길이는 1㎛ 정도이며, 게이트 전극의 측벽에 선택적으로 절연막으로 이루어지는 사이드월 스페이서(23)가 형성되어 있고, 바닥부의 막 두께는 예를 들면 100㎚이다.

또한, 게이트 전극(3)의 단부 바로 아래를 포함하고, 자기 정합에 의해 0.1㎛ 정도 중복되는 드리프트 영역(21)이 형성되어 있다. 이 드리프트 영역의 저농도 영역 길이(22)는, 0.2㎛ 정도이며, 농도는 0.9×10¹⁷/㎤, 접합 깊이는 0.4㎛ 정도이다. 또한, 드리프트 영역 자체의 농도는 1.2×10¹⁷/㎤, 접합 깊이는 0.5㎛ 정도이다.

게이트 전극(3)과 드레인 영역(5)의 거리는 1㎛이다.

도 1의 (c)의 반도체 장치의 제조 방법을, 도 1의 (a)∼(c)의 반도체 장치의 제조 공정을 도시하는 개략 단면도에 의해 설명한다.

도 1의 (a)에 대하여, 반도체 기판(1) 상에 소자 분리 영역(8)이 선택적으로 형성되며, 다음으로 게이트 절연막(2)이 형성되고, 또한 게이트 전극(3)이 형성되 어 있다.

게이트 전극(3)의 측벽에 선택적으로, 절연막으로 이루어지는 사이드월 스페이서(23)가 형성되어 있다. 사이드월 스페이서(23)의 바닥부의 막 두께는 게이트 전극과, 후에 형성되는 드리프트 영역(21)의 중복 폭에 의해 조정된다.

이러한 반도체 기판 표면에, 예를 들면 인을 에너지 대략 180keV, 주입 각도 45°로 서로 다른 4방향으로 나누어 이온 주입을 전체 주입량이 7×10¹²/㎠ 정도인 주입량으로, 드리프트 영역 형성을 위한 불순물 주입을 행한다. 실시예1에서는, 4방향 중, 2방향이 채널 폭 방향에 평행하며, 또한 서로 180° 다른 방향을 갖고, 다른 2방향이 채널 길이 방향에 평행하며, 또한 서로 180° 다른 방향을 갖는다. 또한 드리프트 영역(21)의 중복 폭의 조정에는 주입 각도를 30∼70°의 범위 내에서 적시 선택이 가능하다. 이 때 에너지, 주입량, 주입 각도는, 후의 저농도 영역 길이(22)를 결정하여, 원하는 내압에 따라 조정한다.

이 때, 도 1의 (a)에 따르면, 드리프트 영역 형성을 위한 불순물 경사 주입(18)과 반대 방향의 드리프트 영역 형성을 위한 불순물 경사 주입(19)에 의해, 게이트 전극(3)에 인접하는 영역에서 게이트 전극의 그림자(20)가 생겨, 그 영역에 도입되는 불순물량은 제한된다.

이 실시예의 경우, 4방향으로 동량의 불순물을 도입하기 때문에, 게이트 전극(3)에 인접하는 영역에 도입되는 불순물량은 1방향만 게이트 전극의 그림자(20)로 되기 때문에, 이 부분의 불순물량은 전체 주입량의 3/4 정도로 되며 이 드리프 트 영역의 폭은 게이트 전극(3)의 단부로부터 약 200㎚ 정도로 형성된다.

그 후, 도 1의 (b)에서, N₂ 분위기에서 800℃, 10분 정도의 어닐링을 행하여, 드리프트 영역을 활성화시킨다.

다음으로, 감광성 레지스트 마스크(10)에 의해, 예를 들면 비소를 에너지 40keV로 3×10¹⁵/㎠의 주입량으로 선택적으로 드레인·소스 영역 형성을 위한 불순물 주입(13)을 행한다.

다음으로, 도 1의 (c)에서, 층간 절연막(14)을 예를 들면 900㎚ 형성하고, 컨택트 구멍을 뚫어, 전극을 형성한다.

그 후 기지의 방법으로 고내압 트랜지스터를 작성할 수 있다.

<실시예2>

이 실시예2는, 사이드월 스페이서를 형성하지 않는 것 이외에는, 상기 실시예1과 동일하다. 스페이서를 형성하지 않기 때문에 보다 미세한 반도체 장치를 얻을 수 있다.

<실시예3>

도 2의 (c)는 실시예3의 반도체 장치의 개략 단면도이다.

제1 도전체형 반도체 기판(1)은 예를 들면 P형이며, 붕소 농도는 대략 1×10¹⁵/㎤이다. 이 기판 상에 두께 400㎚ 정도의 소자 분리 영역(8)이 있고, 다음으로 예를 들면 두께 40㎚의 게이트 절연막(2), 또한 예로서 두께 200㎚의 폴리사이드로 이루어지는 게이트 전극(3)이 형성되어 있다. 이 게이트 전극(3)의 채널 길 이는 1㎛ 정도이며, 게이트 전극의 측벽에 선택적으로 절연막으로 이루어지는 사이드월 스페이서(23)가 형성되어 있고, 바닥부의 막 두께는 예를 들면 100㎚이다.

또한, 게이트 전극(3)의 단부 바로 아래를 포함하여, 자기 정합에 의해 0.1㎛ 정도 중복되는 드리프트 영역(21)이 형성되어 있다. 이 드리프트 영역(21)은, 깊이 0.2㎛의 홈의 측벽부 및 바닥부에 형성되어 있다. 이 드리프트 영역의 저농도 영역 길이(22)는, 측벽부와 바닥부의 일부를 합쳐 0.6㎛ 정도이며, 농도는 측벽부에서, 0.3×10¹⁷/㎤이고, 접합 깊이는 0.2㎛ 정도, 바닥부에서 0.9×10¹⁷/㎤, 접합 깊이는 0.4㎛ 정도이다. 또한, 드리프트 영역 자체의 농도는 1.2×10¹⁷/㎤, 접합 깊이는 0.5㎛ 정도이다.

도 2의 (c)의 반도체 장치의 제조 방법을, 도 2의 (a)∼(c)의 반도체 장치의 제조 공정을 도시하는 개략 단면도에 의해 설명한다.

도 2의 (a)에 대하여, 제1 도전형 반도체 기판(1) 상에 소자 분리 영역이 선택적으로 형성되며, 다음으로 게이트 절연막(2)이 형성되고, 또한 게이트 전극(3)이 형성되어 있다.

이 게이트 전극의 측벽에 선택적으로, 절연막으로 이루어지는 사이드월 스페이서(23)가 형성되어 있다. 스페이서의 막 두께는 게이트 전극과 후에 형성되는 드리프트 영역(21)의 중복 폭에 따라 조정된다. 또한, 사이드월 스페이서 형성 후에, 반도체 기판 표면의, 후에 드리프트 영역을 형성할 영역을 예를 들면 깊이 0.2㎛의 홈 형상으로 가공한다.

이러한 반도체 기판 표면에, 예를 들면 인을 에너지 대략 180keV, 주입 각도45°로 서로 다른 4방향으로 나누어 이온 주입을 전체 주입량이 7×10¹²/㎠ 정도인 주입량으로, 드리프트 영역 형성을 위한 불순물 주입을 행한다. 실시예1에서는, 4방향 중, 2방향이 채널 폭 방향에 평행하며, 또한 서로 180° 다른 방향을 갖고, 다른 2방향이 채널 길이 방향에 평행하며, 또한 서로 180° 다른 방향을 갖는다. 이 때 에너지, 주입량, 입사각은, 후의 저농도 영역 길이(22)를 결정하여, 원하는 내압에 따라 조정한다.

이 때, 도 2의 (a)에 따르면, 드리프트 영역 형성을 위한 불순물 경사 주입(18)과 반대 방향의 드리프트 영역 형성을 위한 불순물 경사 주입(19)에 의해, 게이트 전극(3)에 인접하는 영역에서 게이트 전극의 그림자(20)가 생겨, 그 영역에 도입되는 불순물량은 제한된다.

이 실시예의 경우, 4개의 방향으로 동량의 불순물을 도입하기 때문에, 게이트에 인접하는 홈의 측벽 영역에 도입되는 불순물은, 1개의 방향만 이온 주입되기 때문에 전체 주입량의 1/4로 되며, 홈의 바닥부의 저농도 영역에 도입되는 불순물량은 1개의 방향만 그림자로 되기 때문에, 이온 주입되는 전체 주입량의 3/4이 이온 주입되게 된다.

게이트 전극의 그림자(20)는, 45°의 경사 주입의 경우, 게이트 전극과 실리콘 에칭한 홈의 깊이의 합인 400㎚이며 드리프트층의 길이는 약 600㎚가 얻어진다. 또한 드리프트 영역(21)의 폭의 조정에는 주입 각도를 30∼70° 범위 내에서 적시 선택이 가능하다.

그 후, 도 2의 (b)에서, N₂ 분위기에서 800℃, 10분 정도의 어닐링을 행하여, 드리프트 영역을 활성화시킨다.

다음으로, 감광성 레지스트 마스크(10)에 의해, 예를 들면 비소를 에너지 40keV로 3×10¹⁵/㎠의 주입량으로 선택적으로 드레인·소스 영역 형성을 위한 불순물 주입(13)을 행한다.

다음으로, 도 2의 (c)에서, 층간 절연막(14)을 예를 들면 900㎚ 형성하고, 컨택트 구멍을 뚫어, 전극을 형성하여 고내압 트랜지스터가 형성된다.

<실시예4>

상기 실시예1∼3은 모두, 소스 영역에도 고전압을 인가할 수 있는 구조의 반도체 장치이었지만, 소스 영역에 인가하는 전압이 낮은 경우, 소스 영역측에서는, 드리프트 영역을 생략하고, 게이트 전극(3)의 단 바로 아래에 인접하여, 고농도의 소스 영역(4)을 형성할 수 있다.

본 발명의 반도체 장치에 따르면, 제1 드리프트 영역 형성을 위한 공정이 불필요하게 되며, 게이트 전극과 드리프트 영역의 중복 및 저농도 영역 길이는, 불순물 주입의 입사 각도와 게이트 전극의 두께에 의해 결정되기 때문에, 특성이 안정되어 있으며, 또한 미세화를 도모하는 것이 가능하게 된다.

Claims (10)

1. 소자 분리 영역을 형성한 제1 도전형의 반도체 기판, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극, 게이트 전극의 측벽에 임의로 형성된 절연막으로 이루어지는 사이드월 스페이서, 게이트 전극의 채널 길이 방향의 단부의 적어도 편측의 반도체 기판에 형성된 저농도 영역을 구비하는 제2 도전형의 드리프트 영역, 저농도 영역을 제외한 드리프트 영역으로 둘러싸인 제2 도전형의 고농도 영역, 반도체 기판 전체면에 형성된 층간 절연막, 소정의 개소에 형성된 컨택트홀과 금속 배선을 구비하고,

   저농도 영역을 구비하는 제2 도전형의 드리프트 영역이, 서로 다른 4방향으로부터 또한 소정의 주입 각도를 갖게 한 불순물의 이온 주입에 의해 형성된 영역인 반도체 장치.
2. 제1항에 있어서,

   반도체 기판이, 게이트 전극 및 형성되어 있는 경우에는 사이드월 스페이서를 마스크로 하여 에칭되어 형성된 홈을 갖고, 드리프트 영역과 고농도 영역이 홈에 형성되어 있는 반도체 장치.
3. 제1항에 있어서,

   저농도 영역을 구비하는 제2 도전형의 드리프트 영역이, 게이트 전극의 채널 길이 방향의 양측에 형성되며, 제2 도전형의 고농도 영역이, 저농도 영역을 제외한 드리프트 영역에 소스 영역과 드레인 영역으로서 형성되는 반도체 장치.
4. 제1항에 있어서,

   주입 각도가 30∼70°인 반도체 장치.
5. 제1항에 있어서,

   서로 다른 4방향은, 그 중의 1방향이, 채널 폭 방향에 평행한 방향이며, 다른 3방향이, 상기 1방향에 대하여 90°, 180° 및 270°의 입사각을 갖는 방향인 반도체 장치.
6. 소자 분리 영역을 형성한 제1 도전형의 반도체 기판 상에, 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 임의로 게이트 전극의 측벽에 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정과, 서로 다른 4방향으로부터 또한 소정의 주입 각도를 갖게 한 불순물의 이온 주입에 의해 게이트 전극의 채널 길이 방향의 단부의 적어도 편측의 반도체 기판에 저농도 영역을 구비하는 제2 도전형의 드리프트 영역을 형성하는 공정과, 레지스트 패턴을 형성하고, 레지스트 패턴을 통해 저농도 영역을 제외한 드리프트 영역으로 둘러싸이는 제2 도전형의 고농도 영역을 형성하는 공정과, 레지스트 패턴을 제거하고, 반도체 기판 전체면에 층간 절연막을 형성하는 공정과, 소정의 개소에 컨택트홀을 형성하고, 금속 배선을 형성 하는 공정을 포함하는 반도체 장치의 제조 방법.
7. 소자 분리 영역을 형성한 제1 도전형의 반도체 기판 상에, 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 임의로 게이트 전극의 측벽에 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정과, 게이트 전극 및 형성되어 있는 경우에는 사이드월 스페이서를 마스크로 하여 반도체 기판을 에칭하여 홈을 형성하는 공정과, 서로 다른 4방향으로부터 또한 소정의 주입 각도를 갖게 한 불순물의 이온 주입에 의해 게이트 전극의 채널 길이 방향의 단부의 적어도 편측의 반도체 기판에 저농도 영역을 구비하는 제2 도전형의 드리프트 영역을 형성하는 공정과, 레지스트 패턴을 형성하고, 레지스트 패턴을 통해 저농도 영역을 제외한 드리프트 영역으로 둘러싸이는 제2 도전형의 고농도 영역을 형성하는 공정과, 레지스트 패턴을 제거하고, 반도체 기판 전체면에 층간 절연막을 형성하는 공정과, 소정의 개소에 컨택트홀을 형성하고, 금속 배선을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
8. 제6항 또는 제7항에 있어서,

   주입 각도가 30∼70°인 반도체 장치의 제조 방법.
9. 제6항 또는 제7항에 있어서,

   저농도 영역을 구비하는 제2 도전형의 드리프트 영역이, 게이트 전극의 채널 길이 방향의 단부의 양측의 반도체 기판에 형성되며, 제2 도전형의 고농도 영역이, 저농도 영역을 제외한 드리프트 영역에 소스 영역과 드레인 영역으로서 형성되는 반도체 장치의 제조 방법.
10. 제6항 또는 제7항에 있어서,

    서로 다른 4방향은, 그 중의 1방향이, 채널 폭 방향에 평행한 방향이며, 다른 3방향이, 상기 1방향에 대하여 90°, 180° 및 270°의 입사각을 갖는 방향인 반도체 장치의 제조 방법.

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