JPH1079490A - 半導体記憶装置のコンデンサ構造体 - Google Patents

半導体記憶装置のコンデンサ構造体

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JPH1079490A
JPH1079490A JP9091180A JP9118097A JPH1079490A JP H1079490 A JPH1079490 A JP H1079490A JP 9091180 A JP9091180 A JP 9091180A JP 9118097 A JP9118097 A JP 9118097A JP H1079490 A JPH1079490 A JP H1079490A
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layer
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semiconductor memory
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JP9091180A
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Fang-Ching Chao
チャオ ファン−チン
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United Microelectronics Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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Abstract

(57)【要約】 【課題】 基板表面積を広くせずに、電荷蓄積面積を広
くできるツリー型コンデンサ構造を備えた半導体記憶装
置を提供する。 【解決手段】 半導体記憶装置が、基板と、該基板上の
転送トランジスタと、コンデンサとを具備している。こ
のコンデンサの蓄積電極は、上方および下方トランク状
導電層と、少なくとも第１ブランチ状導電層を具備して
いる。ブランチ状導電層の断面はＬ字形であり、トラン
ク状導電層は、トランジスタのソース／ドレイン領域に
接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、詳しくは、転送トランジスタと電荷蓄積コンデン
サを備えたダイナミックランダムアクセス記憶装置（Ｄ
ＲＡＭ）用セルのコンデンサ構造に関するものである。
【０００２】
【従来の技術】図１は、ＤＲＡＭ装置の従来の記憶セル
の回路図である。図に示すように、ＤＲＡＭセルは、転
送トランジスタＴと電荷蓄積コンデンサＣとにより構成
されている。転送トランジスタＴのソースは、対応する
ビット線ＢＬに接続され、転送トランジスタＴのドレイ
ンは、電荷蓄積コンデンサＣの蓄積電極６に接続されて
いる。また、転送トランジスタＴのゲートは、対応する
ワード線ＷＬに接続され、コンデンサＣの対向電極８
は、定電力電源に接続されている。さらに、蓄積電極６
と対向電極８の間に誘電膜７が接続されている。
【０００３】記憶容量が１Ｍｂ（メガビット）未満であ
る従来型ＤＲＡＭの場合、プラナー型コンデンサと呼ば
れる実質的に２次元のコンデンサが主に使用されてい
る。プラナー型コンデンサを用いた記憶セルを備えたＤ
ＲＡＭの場合、半導体基板の主表面上に配置された電極
に電荷が蓄積されることから、この主表面は、面積が広
くなくてはならない。したがって、このタイプの記憶セ
ルは、集積度の高いＤＲＡＭに適していない。メモリが
４Ｍｂ以上のＤＲＡＭのような高集積ＤＲＡＭに対し
て、これまでにスタック型またはトレンチ型コンデンサ
と呼ばれる３次元コンデンサが導入されてきた。
【０００４】このスタック型またはトレンチ型コンデン
サによって、同程度の面積でより大きいメモリが得られ
るようになったが、記憶容量が６４Ｍｂの超大規模集積
回路（ＶＬＳＩ）などのさらに集積度の高い半導体素子
を実現するためには、従来のスタック型またはトレンチ
型のような簡単な３次元構造によるコンデンサでは不充
分であることが明らかになった。
【０００５】コンデンサ容量の改善策として、いわゆる
フィン型スタック化コンデンサの使用を挙げることがで
き、このコンデンサは、エマ他の「１６Ｍおよび６４Ｍ
ＤＲＡＭ向け３次元スタック化コンデンサセル（３−
Ｄｉｍｅｎｓｉｏｎａｌ Ｓｔａｃｋｅｄ Ｃａｐａｃ
ｉｔｏｒ Ｃｅｌｌ ｆｏｒ １６Ｍ ａｎｄ ６４Ｍ
ＤＲＡＭｓ）」（国際電子デバイス会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）、５９２〜５９５頁、１９８８年１
２月号）に開示されている。フィン型スタック化コンデ
ンサは、複数のスタック化層にフィン型に延びている電
極および誘電体膜を具備している。フィン型スタック化
コンデンサを備えたＤＲＡＭも、米国特許第５，０７
１，７８３号（タグチ他）、第５，１２６，８１０号
（ゴトウ）、第５，１９６，３６５号（ゴトウ）および
第５，２０６，７８７号（フジオカ）に開示されてい
る。
【０００６】コンデンサ容量の別の改善策として、いわ
ゆるシリンダー型スタック化コンデンサの使用が挙げら
れ、このコンデンサは、ワカミヤ他の「６４Ｍｂ ＤＲ
ＡＭ向け新型スタック化コンデンサセル（Ｎｏｖｅｌ
Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ ｆｏ
ｒ ６４−ＭｂＤＲＡＭ）」（ＶＬＳＩ技術文書テクノ
ロジーダイジェストに関する１９８９年シンポジウム
（１９８９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔ
ｅｃｈｉｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ
ｎｃａｌ Ｐａｐｅｒｓ）、６９〜７０頁）に開示され
ている。このシリンダー型スタック化コンデンサは、シ
リンダー型に延びている電極および誘電体膜を具備して
いることから、電極の表面積が広くなっている。シリン
ダー型スタック化コンデンサを備えたＤＲＡＭもまた、
米国特許第５，０７７，６８８号（クマノヤ他）に開示
されている。
【０００７】
【発明が解決しようとする課題】集積度の上昇傾向によ
り、平面上のＤＲＡＭセルのサイズ（平面上を占める面
積）をさらに縮小しなければならない。一般に、セルサ
イズの縮小は、従来型コンデンサの電荷蓄積容量（キャ
パシタンス）の減少につながるうえ、キャパシタンスが
減少するにつれて、α線の発生によりソフトエラーが生
じる可能性が高くなる。このため、この技術分野では、
同じキャパシタンスが得られると同時に平面上を占める
表面積がさらに少ない蓄積電極構造の新規な設計がなお
必要とされている。
【０００８】そこで、本発明は、基板表面積を広くせず
に、電荷蓄積面積を広くできるツリー型コンデンサ構造
を備えた半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の上記および他の
目的により、新規改良された半導体記憶装置が提供され
ている。
【００１０】本発明による半導体記憶装置は、基板と、
該基板上に形成された転送トランジスタと、該転送トラ
ンジスタのソース／ドレイン領域に電気的に接続された
電荷蓄積コンデンサとを具備している。また、電荷蓄積
コンデンサは、トランク状導電性部材と、少なくとも１
のブランチ状導電層とを具備している。このトランク状
導電性部材は、該ソース／ドレイン領域に接続された下
方トランク層と、該下方トランク層とに接続され、かつ
該基板から延びている上方トランク層を有している。上
記少なくとも１のブランチ状導電層は、断面がＬ字形で
あり、上方トランク層の内面に接続されている。このト
ランク状導電層とブランチ状導電層とにより、蓄積コン
デンサの蓄積電極が形成される。この蓄積コンデンサ
は、さらに、蓄積電極の露出面上に誘電体層と、コンデ
ンサの対向電極として該誘電体層上に上部導電層を具備
している。
【００１１】本発明の別の形態によれば、下方トランク
層は、Ｔ字形でもよく、中空状のベース部分を有してい
てもよい。
【００１２】本発明のさらに別の形態によれば、少なく
とも１のブランチ状導電層は、第１の水平部分と第２の
垂直部分とを有している。この第１の部分は、その１端
が上方トランク層の内面に接続され、基板の上面に対し
てほぼ平行に延びている。第２の部分は、第１の部分の
もう１端に接続され、基板の方向に延在している。本発
明のさらに別の形態によれば、第１の部分は、その周囲
を囲んでいるエッジ部全体に沿って上方トランク層の内
面に接続されている。本発明のさらに別の形態によれ
ば、第１の部分は、その周囲を囲んでいるエッジ部の一
部に沿ってのみ、上方トランク層の内面に接続されてい
る。本発明のさらに別の形態によれば、ブランチ状導電
層は、直線的な棒状の断面を備えた導電層をさらに具備
している。
【００１３】
【発明の実施の形態】本発明の他の目的と特徴と利益
は、好適であると同時に非限定的な実施の形態に関する
次の詳細な説明によって明らかになるであろう。後述す
る添付図面を参照しながら以下に説明する。
【００１４】（実施形態１）図２について説明すると、
シリコン基板１０の表面が、まず初めに、例えば、ロコ
ス（ＬＯＣＯＳ：シリコン選択酸化法）法を用いて熱酸
化される。したがって、シリコン基板１０の活性領域が
露出するように、厚さ約３０００オングストロームのフ
ィールド酸化膜１２が形成される。このシリコン基板１
０は、再度、熱酸化処理され、例えば、厚さ１５０オン
グストロームのゲート酸化膜１４が形成される。さら
に、化学的気相成長法（ＣＶＤ）や減圧ＣＶＤ（ＬＰＣ
ＶＤ）により、例えば、厚さ約２０００オングストロー
ムのポリシリコン層が、シリコン基板１０の表面全体に
蒸着される。さらに、リンイオンをポリシリコン層に植
え込むことにより、その導電率を高めることができる。
また、好ましくは、ポリシリコン層上に耐熱金属層が蒸
着された後、アニール工程を実行してポリサイド層（不
図示）を形成することにより、ポリシリコン層の導電率
をさらに高めるとよい。この耐熱金属は、例えば、厚さ
約２０００オングストロームのタングステンでもよい。
次に、図２に示すように、従来のホトリソグラフィなら
びにエッチング技法を用いてポリサイドとポリシリコン
層とにパターン処理を施すことにより、ゲート（ワード
線として機能）ＷＬ１〜ＷＬ４を形成する。さらに、ワ
ード線ＷＬ１〜ＷＬ４をマスク層として用い、約１×１
０15原子／ｃｍ2 の投与量と約７０ＫｅＶのエネルギー
水準で、シリコン基板１０にヒ素イオンを植え込むこと
により、ドレイン領域１６ａおよび１６ｂとソース領域
１８ａおよび１８ｂとが形成される。
【００１５】次に、図３について説明すると、ＣＶＤ法
により、約７０００オングストローム厚さのホウ素リン
ケイ酸ガラス（ＢＰＳＧ）が蒸着される。さらに、ＣＶ
Ｄ法によって、例えば、厚さ約１０００オングストロー
ムの窒化シリコン層であるエッチング保護層２２が蒸着
される。その後、従来のホトレジストおよびエッチング
技法により、エッチング保護層２２、絶縁層２０、およ
びゲート酸化膜１４に順次エッチングが施され、エッチ
ング保護層２２の上面からドレイン領域１６ａおよび１
６ｂの表面にかけて蓄積電極コンタクトホール２４ａお
よび２４ｂが形成される。次に、ＣＶＤ法により、エッ
チング保護層２２の表面を覆うようにポリシリコン層２
６が形成され、蓄積電極コンタクトホール２４ａおよび
２４ｂが完全に満たされる。さらに、ポリシリコン層２
６の導電率を高めるためには、例えば、ヒ素イオンをポ
リシリコン層２６に植え込む方法がある。その後、ポリ
シリコン層２６の表面に、厚い二酸化シリコン層２８
が、例えば、約７０００オングストロームの厚さに蒸着
される。
【００１６】次に図４について説明すると、従来のホト
リソグラフィおよびエッチング技法により、窒化シリコ
ン層と防食用ポリシリコン層とが順次蒸着された後、パ
ターン処理が施され、ドレイン領域１６ａおよび１６ｂ
のほぼ上方に窒化シリコン層３０ａおよび３０ｂと防食
用ポリシリコン層３２ａおよび３２ｂとが形成される。
窒化シリコン層３０ａおよび３０ｂの各々は、例えば、
約１０００オングストロームの厚さを有しており、防食
用ポリシリコン層３２ａおよび３２ｂの各々は、例え
ば、約１０００オングストロームの厚さを有している。
窒化シリコン層３０ａと防食用ポリシリコン層３２ａと
の組み合わせにより、ドレイン領域１６ａ上に堆積層３
３ａが形成される。他方、窒化シリコン層３０ｂと防食
用ポリシリコン層３２ｂとにより、ドレイン領域１６ｂ
上に堆積層３３ｂが形成される。この堆積層３３ａおよ
び３３ｂは、ほぼ一体型であるが、水平断面は、例え
ば、円形あるいは矩形などの任意の適当な形状にするこ
とができる。
【００１７】次に図５について説明すると、堆積層３３
ａおよび３３ｂの側壁に、二酸化シリコンスペーサ３４
ａおよび３４ｂがそれぞれ形成される。本発明の好適な
実施の形態によれば、スペーサ３４ａおよび３４ｂの各
々は、厚さ約１０００オングストロームの二酸化シリコ
ン層を蒸着した後にエッチングバック処理を施して形成
される。次に、ＣＶＤ法により、例えば、厚さ約２００
０オングストロームの窒化シリコン層３６を蒸着させた
後、少なくとも、堆積層３３ａおよび３３ｂの上面が露
出するまで、化学機械研磨（ＣＭＰ）技法によって部分
的に除去する。
【００１８】次に、図６について説明すると、堆積層３
３ａおよび３３ｂと窒化シリコン層３６とをマスク層と
して用い、二酸化シリコンスペーサ３４ａおよび３４ｂ
とその下の二酸化シリコン層２８の一部がエッチングに
より除去されることにより、開口部３８ａおよび３８ｂ
が形成されるが、その底面は、ポリシリコン層２６の上
面よりも上方にあり、したがってポリシリコン層２６と
は接していない。次に、窒化シリコン層３６は、エッチ
ングによって除去される。
【００１９】図７について説明すると、開口部３８ａお
よび３８ｂが完全に満たされるまで、堆積層３３ａおよ
び３３ｂと二酸化シリコン層２８の表面に、例えば、厚
さ約１０００オングストロームのポリシリコン層４０が
蒸着される。ポリシリコン層４０の導電率を高くするに
は、例えば、ヒ素イオンをポリシリコン層４０に植え込
む方法がある。次に、防食用ポリシリコン層３２ａおよ
び３２ｂが除去されて、少なくとも窒化シリコン層３０
ａおよび３０ｂの上面が露出するまで、化学機械研磨
（ＣＭＰ）技法により、ポリシリコン層４０が研磨され
る。
【００２０】図８について説明すると、ポリシリコン層
４０と絶縁層２８とをマスク層として用い、ウェットエ
ッチング技法により、窒化シリコン層３０ａ、３０ｂを
除去する。次に、ＣＶＤ技法により、例えば、厚さ約２
０００オングストロームの二酸化シリコン絶縁層４２が
蒸着される。従来のホトリソグラフィおよびエッチング
技法により、絶縁層４２、ポリシリコン層４０、二酸化
シリコン層２８、およびポリシリコン層２６に対して順
次エッチングが施され、その結果、開口部４４が形成さ
れ、その反対側に、各記憶セルの蓄積電極が形成され
る。上記のエッチング工程により、ポリシリコン層４０
および２６は、それぞれ、断面がＬ字形でブランチ状の
ポリシリコン層４０ａおよび４０ｂと、Ｔ字形トランク
状ポリシリコン層２６ａおよび２６ｂとに分割される。
ポリシリコン層２６ａおよび２６ｂは、各外縁２７ａお
よび２７ｂを有しており、底部がドレイン領域１６ａお
よび１６ｂに接続されている。ポリシリコン層４０ａ
は、水平伸張部分４０ａ１と垂直伸張部分４０ａ２とか
ら成る。同様に、ポリシリコン層４０ｂは、水平伸張部
分４０ｂ１と垂直伸張部分４０ｂ２とから成る。
【００２１】図９について説明すると、基板１０上に、
例えば、厚さが約１００００オングストロームのポリシ
リコン層を蒸着することにより、中空のトランク状ポリ
シリコン層４６ａおよび４６ｂが、開口部４４に形成さ
れ、さらにエッチングバック処理が施される。ポリシリ
コン層４６ａおよび４６ｂは、それぞれ内面４７ａおよ
び４７ｂを有しており、各内面は、ポリシリコン層２６
ａ、４０ａ、および２６ｂ、４０ｂと直接接している。
ポリシリコン層４６ａおよび４６ｂにヒ素イオンを植え
込むことにより、その導電率を高めることができる。次
に、エッチング保護層２２をエッチング終点として、ウ
ェットエッチング技法により二酸化シリコン層４２およ
び２８が除去される。上記ウェットエッチング工程によ
り、ＤＲＡＭ蓄積コンデンサの蓄積電極が完全に形成さ
れ、ポリシリコン層２６ａ、４０ａ、および４６ａによ
って第１蓄積電極４９ａが形成され、ポリシリコン層２
６ｂ、４０ｂ、および４６ｂによって第２蓄積電極４９
ｂが形成される。図９に示すように、２つの蓄積電極
は、それぞれ、下方トランク状ポリシリコン層（２６ａ
または２６ｂ）と、上方トランク状ポリシリコン層（４
６ａまたは４６ｂ）と、ブランチ状ポリシリコン層（４
０ａまたは４０ｂ）とを具備している。
【００２２】ブランチ状ポリシリコン層４０ａおよび４
０ｂは、断面がＬ字形であり、それぞれ基板１０の上面
１１に向かって延びている垂直伸張部分４０ａ２および
４０ｂ２を具備している。下方トランク状ポリシリコン
層２６ａおよび２６ｂは、断面がＴ字形であり、ＤＲＡ
Ｍ転送トランジスタのドレイン領域１６ａおよび１６ｂ
に直接接している。上方トランク除ポリシリコン層４６
ａおよび４６ｂの下方端部は、それぞれ下方トランク状
ポリシリコン層２６ａおよび２６ｂの外縁２７ａおよび
２７ｂに直接接しており、そこからほぼ上向きに延びて
いる。ブランチ状ポリシリコン層４０ａの水平伸張部分
４０ａ１の外縁４１ａ１は、トランク状上方ポリシリコ
ン層４６ａの内面に直接接している。水平伸張部分４０
ａ１は、内端４１ａ２に対して水平方向内側に延びてい
る。同様に、ブランチ層４０ｂの水平伸張部分４０ｂ１
は、外縁４１ｂ１が、トランク層４６ｂの内面に直接接
し、かつ内端４１ｂ２に対して水平方向内側に延びてお
り、その内端からは、垂直伸張部分４０ｂ２が下方に延
びている。これらの層がツリー状であることから、本発
明の各好適な実施の形態による各蓄積電極を「ツリー型
蓄積電極」と呼び、各蓄積コンデンサを「ツリー型蓄積
コンデンサ」と呼ぶことにする。
【００２３】図１０について説明すると、誘電体層４８
ａおよび４８ｂが、それぞれ蓄積電極４９ａおよび４９
ｂの露出面に形成される。誘電体層４８ａおよび４８ｂ
は、例えば、二酸化シリコン層、窒化シリコン層、ある
いは両者を組み合わせたものでもよい。次に、誘電体層
４８ａおよび４８ｂの各々の表面に、ポリシリコンから
成る対向電極５０が形成される。対向電極５０は、次の
工程により形成することができる。つまり、ＣＶＤ技法
により厚さが約１０００オングストロームのポリシリコ
ン層を形成する工程と、ポリシリコン層にＮ型の不純物
を加えてその導電率を高める工程と、従来のホトリソグ
ラフィおよびエッチング技法によりポリシリコン層にパ
ターン処理を施す工程である。
【００２４】図１０に図示されていないが、ＤＲＡＭＩ
Ｃを形成するには、さらに別の処理が必要であること
は、当業者にとって周知である。別の処理とは、ビット
線の製造と、パッドの接着と、相互接続処理と、パッシ
ベーション層の処理と、パッケージ処理である。ただ
し、以上の各処理は本発明とは関係がなく、したがっ
て、これ以上の説明はここでは省略する。
【００２５】本実施の形態では、スペーサ３４ａ、３４
ｂ、および層２８および４２は、二酸化シリコンから成
り、層２２、３０、および３６は、窒化シリコンから成
っている。しかしながら、窒化シリコンは、層２８およ
び４２とスペーサ３４ａおよび３４ｂとの形成に用いる
ことも可能であり、その場合は、層２２、３０、および
３６が二酸化シリコンによって形成される。さらに、絶
縁材を使用して、層２８および４２とスペーサ３４ａお
よび３４ｂとを形成することもできるが、ただし、その
場合は、層２２、３０、および３６の形成に用いられる
絶縁材が、他の絶縁材に対して高いエッチング選択性を
有していなければならない。
【００２６】（実施形態２）第１の実施の形態による蓄
積電極は、断面がＬ字形のわずか１層のブランチ状蓄積
電極層しか有していない。しかし、本発明は、この特定
の実施の形態には限定されておらず、ブランチ状蓄積電
極層の数は、２、３、あるいはそれ以上でもよい。以下
に述べる第２の実施の形態では、蓄積コンデンサが２層
のＬ字形層を有している。
【００２７】第２の実施の形態によるＤＲＡＭ蓄積電極
は、図７に示す構造に基づき、図１１〜図１５に示すさ
らに別の工程により作製される。図４と同一の図１１〜
図１５の構成要素には、同じ参照符号が付けられてい
る。
【００２８】図７と図１１とについて説明する。ポリシ
リコン層４０と二酸化シリコン層２８とをマスク層とし
て用い、ウェットエッチングにより、窒化シリコン層３
０ａおよび３０ｂが除去される。次に、ＣＶＤ法によ
り、例えば約２０００オングストローム厚さの二酸化シ
リコン層５２が蒸着される。さらに、ＣＶＤ法によっ
て、二酸化シリコン層５２上に窒化シリコン層と防食用
ポリシリコン層とが順次蒸着された後、従来のホトリソ
グラフィおよびエッチング技法によって、窒化シリコン
層５４ａ、５４ｂおよび防食用ポリシリコン層５６ａ、
５６ｂとしてパターン処理が施され、図１１に示すよう
に、ドレイン領域１６ａおよび１６ｂの上方に配置され
る。窒化シリコン層５４ａおよび５４ｂと防食用ポリシ
リコン層５６ａおよび５６ｂの各々は、例えば、１００
０オングストロームの厚さを有している。窒化シリコン
層５４ａと防食用ポリシリコン層５６ａとを合わせて、
一体型の堆積層５７ａが形成される。同様に、窒化シリ
コン層５４ｂと防食用ポリシリコン層５６ｂとを合わせ
て、一体型の堆積層５７ｂが形成される。堆積層５７ａ
および５７ｂの各々の水平断面は、例えば、円形や矩形
等の任意の適切な形状にしてもよい。堆積層５７ａおよ
び５７ｂは、それぞれドレイン領域１６ａおよび１６ｂ
の上方に位置している。さらに、堆積層５７ａおよび５
７ｂの各々は、図４に示す上記堆積層３３ａおよび３３
ｂの各幅よりも狭くなっている。
【００２９】図１２について説明すると、厚さが約１０
００オングストロームの二酸化シリコン層を蒸着した後
にエッチングバック処理を施すことにより、堆積層５７
ａおよび５７ｂの側壁に酸化シリコンスペーサ５８ａお
よび５８ｂが形成される。その後、ＣＶＤ技法により、
例えば、厚さ２０００オングストロームの窒化シリコン
層６０が蒸着された後、堆積層５７ａおよび５７ｂの少
なくとも上面が露出するまで、ＣＭＰ技法によって研磨
処理が施される。
【００３０】次に図１３ついて説明すると、堆積層５７
ａ、５７ｂおよび二酸化シリコン層６０をマスク層とし
て用い、エッチングによって、スペーサ５８ａおよび５
８ｂと、スペーサ５８ａおよび５８ｂの真下にある二酸
化シリコン層５２および２８とが除去される。さらに、
防食用ポリシリコン層５６ａおよび５６ｂをマスク層と
して用いてエッチングにより窒化シリコン層６０が除去
され、その結果、開口部６２ａおよび６２ｂが形成され
る。ただし、開口部６２ａおよび６２ｂは、二酸化シリ
コン層５２および２８内に延びているが、ポリシリコン
層２６まで達しておらず、また、ポリシリコン層４０ａ
および４０ｂに接触していないことを特徴とする。
【００３１】さらに、図１４について説明すると、例え
ば、厚さ約１０００オングストロームのポリシリコン層
６４が、堆積層５７ａ、５７ｂおよび絶縁層５２の表面
に蒸着され、開口部６２ａおよび６２ｂを満たしてい
る。このポリシリコン層６４にヒ素イオンを植え込むこ
とにより、その導電率を高めることができる。その後、
ＣＭＰ技法により、窒化シリコン層５４ａおよび５４ｂ
の上面が露出するまでポリシリコン層６４と防食用ポリ
シリコン層５６ａおよび５６ｂが研磨されることによ
り、防食用ポリシリコン層５６ａおよび５６ｂが除去さ
れる。次に、ポリシリコン層６４および酸化膜５２をマ
スク層として、ウェットエッチング技法により、窒化シ
リコン層５４ａおよび５４ｂが除去される。
【００３２】次に図１５について説明すると、ＣＶＤ技
法により、例えば、厚さが２０００オングストロームの
二酸化シリコン層６６が蒸着される。従来のホトリソグ
ラフィおよびエッチング技法により、二酸化シリコン層
６６、ポリシリコン層６４、二酸化シリコン層５２、ポ
リシリコン層４０、二酸化シリコン層２８、およびポリ
シリコン層２６に順次エッチングが施され、開口部６８
が形成される。開口部６８は、ポリシリコン層６４、４
０、および２６を、それぞれ断面がＬ字形のブランチ状
であるポリシリコン層６４ａ、６４ｂ、４０ａ、および
４０ｂと、Ｔ字形トランク状ポリシリコン層２６ａおよ
び２６ｂとに分割する。ポリシリコン層２６ａおよび２
６ｂは、各外縁２７ａおよび２７ｂを有し、ポリシリコ
ン層６４ａおよび６４ｂは、各水平伸張部分６４ａ１お
よび６４ｂ１と、各垂直伸張部分６４ａ２および６４ｂ
２とを有している。同様に、ポリシリコン層４０ａおよ
び４０ｂは、各水平伸張部分４０ａ１および４０ｂ１
と、各垂直部分４０ａ２および４０ｂ２とを有してい
る。
【００３３】図１６について説明すると、例えば、厚さ
が約１００００オングストロームのポリシリコン層を蒸
着した後にエッチングバック処理を行うことにより、ト
ランク状ポリシリコン層７０ａおよび７０ｂが、開口部
６８に形成される。また、このポリシリコン層７０ａお
よび７０ｂにヒ素イオンを植え込むことにより、その導
電率を高めることができる。ポリシリコン層７０ａの内
面７１ａは、ポリシリコン層２６ａ、４０ａ、および６
４ａの各外縁２７ａ、４１ａ１、および６５ａ１と接触
している。同様に、ポリシリコン層７０ｂの内面７１ｂ
は、ポリシリコン層２６ｂ、４０ｂ、および６４ｂの外
縁２７ｂ、４１ｂ１、および６５ｂ１と接触している。
次に、エッチング保護層２２をエッチング終点として、
ウェットエッチングにより、露出された二酸化シリコン
層６６、５２、および２８を除去してＤＲＡＭ用の蓄積
コンデンサの蓄積電極を完成させる。
【００３４】図示されている各蓄積電極は、２つの下方
トランク状ポリシリコン層２６ａおよび２６ｂのうちの
１層と、２つの上方トランク状ポリシリコン層７０ａお
よび７０ｂのうちの１層と、２つのブランチ状ポリシリ
コン層６４ａおよび６４ｂと４０ａおよび４０ｂのうち
の各１層づつを具備している。下方トランク状ポリシリ
コン層２６ａおよび２６ｂは、ＤＲＡＭの各ドレイン領
域１６ａおよび１６ｂに直接接しており、断面がほぼＴ
字形である。上方トランク状ポリシリコン層７０ａおよ
び７０ｂの下方端部は、それぞれ下方トランク状ポリシ
リコン層２６ａおよび２６ｂの外縁２７ａおよび２７ｂ
と直接接しており、ほぼ垂直方向に上に向かって延びて
いる。ブランチ状ポリシリコン層６４ａおよび６４ｂ
は、その水平および垂直部分において、ブランチ状ポリ
シリコン層４０ａおよび４０ｂに対し、ほぼ平行となっ
ている。ブランチ状ポリシリコン層６４ａおよび６４ｂ
と４０ａおよび４０ｂの外縁は、上方トランク状ポリシ
リコン層７０ａおよび７０ｂの内面に直接接しており、
ほぼ水平方向に内側に向かって内端まで延び、そこから
さらに、基板１０の上面１１に向かって下方に延びてい
る。
【００３５】ＤＲＡＭＩＣの形成には、さらに処理が必
要であるが、本発明とは無関係なので、その処理につい
てここでは説明を行わない。
【００３６】本実施の形態では、スペーサ５８ａおよび
５８ｂと各層２８、５２、および６０は、二酸化シリコ
ンにより形成されており、層２２および５４は、窒化シ
リコンにより形成されている。しかし、代わりに、窒化
シリコンによりスペーサ５８ａおよび５８ｂと、各層２
８、５２、および６０を形成してもよい。ただし、その
場合、層２２および５４は、二酸化シリコンにより形成
される。さらに、任意の絶縁材を用いて、スペーサ５８
ａおよび５８ｂと、層２８、５２、および６０とを形成
してもよい。ただし、その場合、層２２および５４の形
成に使用する絶縁材が、他の絶縁材に対して高いエッチ
ング選択性を有していなければならない。
【００３７】第２の実施の形態の変形例として、堆積層
を繰返し形成するものがある。すなわち、上記の図１１
〜図１４に示した各工程を行った後、同じ工程を再度
（少なくとも１回）繰返し、各蓄積電極に１またはそれ
以上のブランチ状導電層をさらに形成する。
【００３８】（実施形態３）第１および第２の実施の形
態により作製された蓄積コンデンサは、いずれも全内周
に沿って中空状トランク層に接するブランチ状蓄積電極
層を具備し、半径方向断面がすべてＬ字形であった。し
かしながら、本発明は、このような形状に限定されるも
のではなく、周囲の一部のみが中空状トランク層に接す
るブランチ状蓄積電極層を備えた蓄積コンデンサも範囲
内に含んでいる。
【００３９】さらに、上記の第１および第２の実施の形
態により製造された下方トランク状ポリシリコン層は、
一体型であり、断面がＴ字形であった。しかしながら、
本発明は、この形状に限定されるものではなく、中空の
下方トランク状ポリシリコン層を備えた蓄積電極をさら
に具備していてもよい。このように、基板の表面積をさ
らに拡大しなくても、蓄積電極の表面積を広くすること
ができる。このような下方トランク状ポリシリコン層
は、例えば、以下に述べるように断面がＵ字形でもよ
い。
【００４０】第３の実施の形態の蓄積コンデンサは、図
２のウェハ構造に基づいている。図２と同一な図１７〜
図２１の構成要素には、同じ参照符号が付けられてい
る。
【００４１】図２と図１７とについて説明すると、約７
０００オングストロームの厚さを有するＢＰＳＧなどの
絶縁層７２が、プラナライゼーションのためＣＶＤ技法
により蒸着される。次に、例えば、厚さ約１０００オン
グストロームの窒化シリコンを有するエッチング保護層
７４が、ＣＶＤ技法により蒸着される。さらに、エッチ
ング保護層７４、絶縁層７２、およびゲート酸化膜１４
に順次エッチングが施されることにより電極コンタクト
ホール７６ａおよび７６ｂが形成され、各ドレイン領域
１６ａおよび１６ｂが露出する。次に、ポリシリコン層
７８の蒸着により、エッチング保護層７４がポリシリコ
ン層７８によって覆われ、蓄積電極コンタクトホール７
６ａおよび７６ｂの周囲も覆われるが、コンタクトホー
ル７６ａおよび７６ｂは完全に充填されないようにす
る。したがって、ポリシリコン層７８は、断面がＵ字形
の中空状構造体７８ｃである基材部とプラナー支持部７
８ｄを有している。このポリシリコン層７８にヒ素イオ
ンなどのイオンを植え込んで、その導電率を高めること
ができる。さらに、ポリシリコン層７８上に、約７００
０オングストロームの厚さを有する、例えば、二酸化シ
リコンによる厚い絶縁層８０を蒸着する。
【００４２】次に、従来のホトリソグラフィおよびエッ
チング技法により、窒化シリコンとポリシリコンが蒸着
された後、パターン処理が施され、図１７に示すよう
に、窒化シリコン層８２ａおよび８２ｂと防食用ポリシ
リコン層８４ａおよび８４ｂとが形成される。窒化シリ
コン層８２ａおよび８２ｂと防食用ポリシリコン層８４
ａおよび８４ｂの各々は、例えば、約１０００オングス
トロームの厚さを有している。窒化シリコン層８２ａと
防食用ポリシリコン層８４ａとを合わせて堆積層８５ａ
が形成される。また、窒化シリコン層８２ｂと防食用ポ
リシリコン層８４ｂとを合わせて堆積層８５ｂが形成さ
れる。堆積層８５ａおよび８５ｂは一体型であり、その
水平断面は、例えば、円形または矩形等の任意の形状で
よい。堆積層８５ａおよび８５ｂは、ドレイン領域１６
ａおよび１６ｂの各垂直軸から逸れていることが好まし
く、堆積層８５ａおよび８５ｂが、いずれも、ドレイン
領域１６ａおよび１６ｂの各垂直軸の同じ側（図１７の
右側または左側）に位置している。厚さ約１０００オン
グストロームの二酸化シリコン層を蒸着してからエッチ
ングバック処理を施すことにより、堆積層８５ａおよび
８５ｂの側壁に、酸化シリコンスペーサ８６ａおよび８
６ｂがそれぞれ形成される。次に、ＣＶＤ技法により、
厚さ約２０００オングストロームの窒化シリコン層８８
が蒸着される。
【００４３】次に、ＣＭＰ技法により、堆積層８５ａお
よび８５ｂの上部が露出するまで、窒化シリコン層８８
が研磨される。
【００４４】図１８について説明すると、堆積層８５ａ
および８５ｂと窒化シリコン層８８とをマスク層とし
て、エッチングにより、二酸化シリコンスペーサ８６ａ
および８６ｂとスペーサ８６ａおよび８６ｂとの真下に
ある絶縁層８０の一部が取り除かれることにより、二酸
化シリコン層８０に開口部９０ａおよび９０ｂが形成さ
れる。次に、防食用ポリシリコン層８４ａおよび８４ｂ
をマスク層として、エッチングにより絶縁層８８が除去
される。開口部９０ａおよび９０ｂの各々の深さは、個
々の要件に応じて、ポリシリコン層７８に達しない水準
に調整することができる。
【００４５】図１９について説明すると、堆積層８５ａ
および８５ｂと絶縁層８０とに、厚さ約１０００オング
ストロームのポリシリコン層９２が蒸着され、ほぼ完全
に開口部９０ａおよび９０ｂが満たされる。ポリシリコ
ン層９２にヒ素イオンなどのイオンを加えることによ
り、その導電率を高めることができる。次に、窒化シリ
コン層８２ａおよび８２ｂの上部が露出するまで、ＣＭ
Ｐ技法により、ポリシリコン層９２が研磨される。これ
により、ポリシリコン層８４ａおよび８４ｂが除去され
る。
【００４６】図２０について説明すると、ポリシリコン
層９２と二酸化シリコン層８０とをマスク層として用
い、ウェットエッチングにより、窒化シリコン層８２ａ
および８２ｂが除去される。厚さが約２０００オングス
トロームの二酸化シリコン層９４が、ＣＶＤ技法により
蒸着される。従来のホトリソグラフィおよびエッチング
技法により、二酸化シリコン層９４と、ポリシリコン層
９２と、二酸化シリコン層８０と、ポリシリコン層７８
とに順次エッチングが施され、エッチング保護層７４の
一部が露出するような開口部９６が形成される。したが
って、ポリシリコン層９２および７８は、それぞれ、ブ
ランチ層９２ａおよび９２ｂと下方トランク層７８ａお
よび７８ｂとに分割される。図に示すように、層９２ａ
および９２ｂは、断面がＬ字形となるような水平部分と
垂直部分とを有している。ポリシリコン層７８ａおよび
７８ｂは、それぞれ外縁７９ａおよび７９ｂを有してお
り、各下方端部は、それぞれドレイン領域１６ａおよび
１６ｂに接続されている。
【００４７】図２１について説明すると、厚さ約１００
００オングストロームのポリシリコン層を蒸着した後に
エッチングバック処理を施すことにより、開口部９６の
周囲に、中空の上方トランク状ポリシリコン層９８ａお
よび９８ｂが形成される。ポリシリコン層９８ａは、断
面において、対向する内面９９ａ１と９９ａ２とを有
し、ポリシリコン層９８ｂは、断面において、対向する
内面９９ｂ１と９９ｂ２とを有している。また、ポリシ
リコン層９８ａおよび９８ｂに、ヒ素イオンなどのイオ
ンを加えることにより、その導電率を高めることができ
る。エッチング保護層７４をエッチング終点として、ウ
ェットエッチングにより、二酸化シリコン絶縁層９４お
よび８０が除去される。以上により、ＤＲＡＭ用の各蓄
積コンデンサの蓄積電極が完成する。
【００４８】各蓄積電極は、下方トランク状ポリシリコ
ン層７８ａおよび７８ｂのうち１層と、上方トランク状
ポリシリコン層９８ａおよび９８ｂのうちの１層と、ブ
ランチ状ポリシリコン層９２ａおよび９２ｂのうちの１
層とを具備しており、ブランチ状ポリシリコン層９２ａ
および９２ｂの断面はＬ字形である。下方トランク状ポ
リシリコン層７８ａおよび７８ｂは、それぞれドレイン
領域１６ａおよび１６ｂにそれぞれ接続されており、断
面がＵ字形の部分７８ｃを有している。上方トランク状
ポリシリコン層９８ａおよび９８ｂの下方端部は、それ
ぞれ下方トランク状ポリシリコン層７８ａおよび７８ｂ
の外縁７９ａおよび７９ｂに接続され、ほぼ垂直方向上
向きに延びている。各ブランチ状ポリシリコン層９２ａ
および９２ｂの外縁９３ａ１および９３ｂ１が、それぞ
れ上方トランク状ポリシリコン層９８ａおよび９８ｂの
内面９９ａ１および９９ｂ１に接続されている。ブラン
チ層９２ａおよび９２ｂの水平伸張部分９２ａ１および
９２ｂ１は、それぞれ、上方トランク層９８ａおよび９
８ｂの内面９９ａ１および９９ｂ１からそれぞれ対向す
る内面９９ａ２および９９ｂ２に向かって延び、ブラン
チの下方端部９３ａ２および９３ｂ２に達している。ブ
ランチ状ポリシリコン層９２ａおよび９２ｂの垂直伸張
部分９２ａ２および９２ｂ２は、それぞれ内端９３ａ２
および９３ｂ２に接続されており、基板方向に延びてい
る。誘電体層と対向電極との形成に必要なこの後の処理
は、上記の方法と似ていることから、その詳細な説明は
ここでは行わない。
【００４９】本実施の形態では、スペーサ８６ａおよび
８６ｂと層８０および９４とは、二酸化シリコンにより
形成され、層８２および８８は、窒化シリコンにより形
成される。しかしながら、窒化シリコンによりスペーサ
８６ａおよび８６ｂと層８０および９４とを形成するこ
とも可能であり、その場合、層８２および８８は、二酸
化シリコンにより形成される。さらに、任意の絶縁材を
用いて、スペーサ８６ａおよび８６ｂと層８０および９
４とを形成することもできるが、その場合、層８２およ
び８８の形成に用いられる絶縁材は、他の絶縁材に対し
て高いエッチング選択性を有していなければならない。
【００５０】（実施形態４）上記の実施の形態により製
造された電極のブランチ層の断面は、すべてＬ字形であ
った。しかしながら、本発明は、この特定の形状に限定
されていない。ブランチ状蓄積電極層の断面形状は、変
形可能である。以下に述べる実施の形態では、断面がほ
ぼ直線状のブランチ状ポリシリコン層を有している。さ
らに、上記の実施の形態によれば、下方トランク状ポリ
シリコン層の底面は、エッチング保護層に直接接してい
るが、本発明は、この形状に限定されていない。以下に
述べる実施の形態では、蓄積電極がエッチング保護層か
ら離れているため、その表面積が広くなっている。
【００５１】本第４の実施の形態は、図２の構造体と、
図２２〜図２７に示されるさらに別の工程に基づいて作
製される。図２と同一の図２２〜図２７の構成要素に
は、同じ参照符号が付けられている。
【００５２】図２と図２２とについて説明する。ＣＶＤ
技法により、プラナライゼーション用の絶縁層１００
と、エッチング保護層１０２と、絶縁層１０４とが、順
次蒸着される。絶縁層１００は、例えば、厚さ約７００
０オングストロームのＢＰＳＧにより形成してもよい。
エッチング保護層１０２は、窒化シリコン層でもよく、
厚さは、例えば、約１０００オングストロームである。
絶縁層１０４は、二酸化シリコン層でもよく、厚さは、
例えば、約１０００オングストロームである。次に、従
来のホトリソグラフィおよびエッチング技法により、絶
縁層１０４と、エッチング保護層１０２と、絶縁層１０
０と、ゲート酸化膜１４とに順次エッチングが施され、
ドレイン領域１６ａおよび１６ｂを露出させる蓄積電極
コンタクトホール１０６ａおよび１０６ｂが形成され
る。さらに、絶縁層１０４の上面とコンタクトホール１
０６ａおよび１０６ｂの側壁と底面を覆うように、ただ
し、コンタクトホール１０６ａおよび１０６ｂを完全に
は満たさないように、ポリシリコン層１０８が蒸着され
る。したがって、ポリシリコン層１０８は、中空構造で
あり、断面がＵ字形である。ポリシリコン層１０８にヒ
素イオンなどのイオンを加えることにより、導電率を高
めることができる。
【００５３】次に、図２３について説明すると、ポリシ
リコン層１０８に、例えば、厚さ約７０００オングスト
ロームの厚い二酸化シリコン層１１０が蒸着される。次
に、ＣＶＤ技法により、絶縁層１１０上に窒化シリコン
層が蒸着された後、防食用ポリシリコン層が蒸着され、
さらに、従来のホトリソグラフィおよびエッチング技法
によりパターン処理が施されて、図２３に示すような窒
化シリコン層１１２ａおよび１１２ｂと防食用ポリシリ
コン層１１４ａおよび１１４ｂとが形成される。窒化シ
リコン層１１２ａおよび１１２ｂの各々は、例えば、約
１０００オングストロームの厚さを有している。防食用
ポリシリコン層１１４ａおよび１１４ｂの各々の厚さ
は、例えば、約１０００オングストロームである。防食
用ポリシリコン層１１４ａおよび１１４ｂの各々の厚さ
は、例えば、約１０００オングストロームでもよい。ま
た、窒化シリコン層１１２ａと防食用ポリシリコン層１
１４ａとを合わせて堆積層１１５ａが形成され、窒化シ
リコン層１１２ｂと防食用ポリシリコン層１１４ｂとを
合わせて堆積層１１５ｂが形成される。堆積層１１５ａ
および１１５ｂは、形成されることにより一体となり、
その水平断面は、例えば、円形や矩形等の任意の適切な
形状にすることができる。
【００５４】堆積層１１５ａおよび１１５ｂは、ドレイ
ン領域１６ａおよび１６ｂと一直線上に並ばずに二酸化
シリコン層１１０上に配置される。すなわち、堆積層１
１５ａおよび１１５ｂは、ドレイン領域１６ａおよび１
６ｂから外れた位置にある。
【００５５】さらに、堆積層１１５ａおよび１１５ｂ
が、各ドレイン領域１６ａおよび１６ｂの同じ側の上方
において外れた位置にあることが好ましい。本実施の形
態では、堆積層１６ａおよび１６ｂが、共に各ドレイン
領域１６ａおよび１６ｂの（図２２内の）右側に外れる
ように配置されている。さらに、例えば、厚さ約１００
０オングストロームの二酸化シリコン層を蒸着した後に
エッチングバック処理を施すことにより、堆積層１１５
ａおよび１１５ｂの側壁に、二酸化シリコンスペーサ１
１６ａおよび１１６ｂがそれぞれ形成される。次に、例
えば、厚さ約２０００オングストロームの窒化シリコン
層１１８が蒸着される。さらに、堆積層１１５ａおよび
１１５ｂが露出するまで、ＣＭＰ技法により窒化シリコ
ン層１１８が研磨される。
【００５６】図２４について説明すると、堆積層１１５
ａおよび１１５ｂと窒化シリコン層１１８とをマスク層
として、エッチングにより、二酸化シリコンスペーサ１
１６ａおよび１１６ｂとその下の二酸化シリコン層１１
８とが除去され、ポリシリコン層１０８の表面に達しな
い開口部１２０ａおよび１２０ｂが形成される。次に、
防食用ポリシリコン層１１４ａおよび１１４ｂをマスク
層として、エッチングにより窒化シリコン層１１８が除
去される。
【００５７】図２５について説明すると、堆積層１１５
ａおよび１１５ｂと二酸化シリコン層１１０上に、例え
ば、厚さ１０００オングストロームのポリシリコン層１
２２が蒸着され、開口部１２０ａおよび１２０ｂが満た
される。ポリシリコン層１２２にヒ素イオンなどのイオ
ンを加えることにより、その導電率を高めることができ
る。次に、窒化シリコン層１１２ａおよび１１２ｂが露
出するまで、ＣＭＰ技法により、ポリシリコン層１２２
が研磨される。したがって、防食用ポリシリコン層１１
４ａおよび１１４ｂが除去される。
【００５８】図２６について説明すると、ポリシリコン
層１２２と酸化シリコン層１１０とをマスク層として用
い、ウェットエッチングにより、窒化シリコン層１１２
ａおよび１１２ｂが除去される。次に、ＣＶＤ技法によ
り、例えば、厚さ約２０００オングストロームの二酸化
シリコン層１２４が蒸着される。さらに、ＣＶＤ技法に
より、二酸化シリコン層１２４上に、例えば、厚さ約１
０００オングストロームのポリシリコン層１２６が蒸着
される。次に、ポリシリコン層１２６と、二酸化シリコ
ン層１２４と、ポリシリコン層１２２と、二酸化シリコ
ン層１１０と、ポリシリコン層１０８とに順次エッチン
グが施されることにより、開口部１２７が形成される
が、その反対側には、これから蓄積コンデンサの蓄積電
極が形成される。したがって、ポリシリコン層１２２お
よび１０８は、断面が概してＬ字形のブランチ層１２２
ａおよび１２２ｂと、中空のＵ字形部分を有する断面が
概してＴ字形の下方トランク層１０８ａおよび１０８ｂ
とにそれぞれ分割される。ポリシリコン層１０８ａおよ
び１０８ｂは、それぞれ外縁１０９ａおよび１０９ｂを
有しており、各底部は、ソース／ドレイン領域１６ａお
よび１６ｂにそれぞれ接続されている。ポリシリコン層
１２２ａおよび１２２ｂは、各水平伸張部分１２２ａ１
および１２２ｂ１と各垂直伸張部分１２２ａ２および１
２２ｂ２とを有している。ポリシリコン層１２６は、水
平な層１２６ａおよび１２６ｂに分割される。
【００５９】図２７について説明すると、好ましくは、
例えば厚さ約１００００オングストロームのポリシリコ
ン層を蒸着した後にエッチングバック処理を施すことに
より、中空のトランク状ポリシリコン層１２８ａおよび
１２８ｂが、開口部１２７の周囲に形成される。ポリシ
リコン層１２８ａは、断面において、対向する内面１２
９ａ１および１２９ａ２を有し、同様に、層１２８ｂ
は、断面において、対向する内面１２９ｂ１および１２
９ｂ２を有している。ポリシリコン層１２８ａおよび１
２８ｂに、ヒ素イオンなどのイオンを加えることによ
り、その導電率を高めることができる。次に、従来のホ
トリソグラフィおよびエッチング技法を用いて、ポリシ
リコン層１２６ａおよび１２６ｂに対しさらにエッチン
グを施すことにより、その中に開口部１２６ａ１および
１２６ｂ１をそれぞれ形成する。エッチング保護層１０
２をエッチング終点として、ウェットエッチングによ
り、露出している二酸化シリコン層１２４、１１０、お
よび１０４が除去される。
【００６０】以上により、ＤＲＡＭ用蓄積コンデンサの
蓄積電極が完成する。各蓄積電極は、下方トランク状ポ
リシリコン層１０８ａおよび１０８ｂのうち１層と、上
方トランク状ポリシリコン層１２８ａおよび１２８ｂの
うちの１層と、ほぼ水平なブランチ状ポリシリコン層１
２６ａおよび１２６ｂのうちの１層と、Ｌ字形ブランチ
層１２２ａおよび１２２ｂのうちの１層とを具備してお
り、下方トランク状ポリシリコン層１０８ａおよび１０
８ｂは、ドレイン領域１６ａおよび１６ｂにそれぞれ接
続されており、断面がＵ字形の中空基材部１０８ｃを有
している。上方トランク状ポリシリコン層１２８ａおよ
び１２８ｂの下方端部は、それぞれ各内面１２９ａ１お
よび１２９ａ２と１２９ｂ１および１２９ｂ２が、下方
トランク状ポリシリコン層１０８ａおよび１０８ｂの支
持部１０８ｄの外縁１０９ａおよび１０９ｂに接続さ
れ、ほぼ垂直方向上向きに延びている。
【００６１】ブランチ状ポリシリコン層１２６ａおよび
１２６ｂは、上方トランク状ポリシリコン層１２８ａお
よび１２８ｂの内面１２９ａ１および１２９ａ２と１２
９ｂ１および１２９ｂ２とにそれぞれ接続され、ほぼ水
平方向内側に延びている。ブランチ状ポリシリコン層１
２２ａは、断面がＬ字形であり、さらに、外縁１２３ａ
１が上方トランク状ポリシリコン層１２８ａの内面１２
９ａに接続されている水平伸張部分１２２ａ１を有して
おり、かつ対向する内面１２９ａ２に向かって断面上ほ
ぼ水平に延びている。同様に、Ｌ字形ブランチ層１２２
ｂの水平伸張部分１２２ｂ１は、外縁１２３ｂ１が内面
１２９ｂ１に接続され、かつ対向する内面１２９ｂ２に
向かって断面上ほぼ水平に延びている。層１２２ａおよ
び１２２ｂの垂直伸張部分１２２ａ２および１２２ｂ２
は、各水平伸張部分１２２ａ１および１２２ｂ１の各端
部１２３ａ２および１２３ｂ２に接続されており、基板
の上面１１の方向に延びている。ＤＲＡＭの蓄積コンデ
ンサの完成に必要なこの後の工程は、上記の工程と似て
いることから、これ以上ここでは説明しない。
【００６２】本実施の形態では、スペーサ１１６ａおよ
び１１６ｂと層１１０および１２４とは、二酸化シリコ
ンにより形成され、層１１２および１１８は、窒化シリ
コンにより形成される。しかしながら、窒化シリコンに
よりスペーサ１１６ａおよび１１６ｂと層１１０および
１２４とを形成することも可能であり、その場合、層１
１２および１１８は、二酸化シリコンにより形成され
る。さらに、任意の絶縁材を用いて、スペーサ１１６ａ
および１１６ｂと層１１０および１２４とを形成するこ
ともできるが、その場合、層１１２および１１８の形成
に用いられる絶縁材は、他の絶縁材に対して高いエッチ
ング選択性を有していなければならない。
【００６３】以上述べてきた各実施の形態の特徴を組み
合わせて各種蓄積電極を作製しても、本発明の範囲内に
あることは、当業者にとって明らかであり、発明者の意
図するところである。
【００６４】さらに、開示された実施の形態のドレイン
領域は、拡散構造体として説明がなされているが、トレ
ンチ構造体などの他の構造体もドレイン領域に使用でき
ることは周知である。したがって、本発明は、説明がな
されたドレイン領域の使用に限定されていない。
【００６５】図中の各構成要素の形状、サイズ、および
伸張部分の角度は、代表例にすぎず、本発明による各構
成要素の実際の各種形状、サイズ、および伸張部分の角
度は、この代表例に限定されていない。
【００６６】本発明は、例示と好適な実施の形態に基づ
き説明がなされてきたが、本発明がこのような形態に限
定されないことは明らかである。むしろ、本発明は、多
種多様な修正および同様の変形および手順もその範囲内
に含むことを意図するものであり、したがって、添付ク
レームは、上記の各種修正ならびに同様の変形および手
順がすべて網羅されるように、最も広い解釈がなされな
ければならない。
【図面の簡単な説明】
【図１】ＤＲＡＭ装置の従来型記憶セルを示す回路図で
ある。
【図２】本発明の第１の実施の形態によるツリー型コン
デンサを備えた半導体記憶セルの製造方法を示す断面図
である（その１）。
【図３】本発明の第１の実施の形態によるツリー型コン
デンサを備えた半導体記憶セルの製造方法を示す断面図
である（その２）。
【図４】本発明の第１の実施の形態によるツリー型コン
デンサを備えた半導体記憶セルの製造方法を示す断面図
である（その３）。
【図５】本発明の第１の実施の形態によるツリー型コン
デンサを備えた半導体記憶セルの製造方法を示す断面図
である（その４）。
【図６】本発明の第１の実施の形態によるツリー型コン
デンサを備えた半導体記憶セルの製造方法を示す断面図
である（その５）。
【図７】本発明の第１の実施の形態によるツリー型コン
デンサを備えた半導体記憶セルの製造方法を示す断面図
である（その６）。
【図８】本発明の第１の実施の形態によるツリー型コン
デンサを備えた半導体記憶セルの製造方法を示す断面図
である（その７）。
【図９】本発明の第１の実施の形態によるツリー型コン
デンサを備えた半導体記憶セルの製造方法を示す断面図
である（その８）。
【図１０】本発明の第１の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その９）。
【図１１】本発明の第２の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その１）。
【図１２】本発明の第２の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その２）。
【図１３】本発明の第２の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その３）。
【図１４】本発明の第２の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その４）。
【図１５】本発明の第２の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その５）。
【図１６】本発明の第２の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その６）。
【図１７】本発明の第３の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その１）。
【図１８】本発明の第３の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その２）。
【図１９】本発明の第３の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その３）。
【図２０】本発明の第３の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その４）。
【図２１】本発明の第３の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その５）。
【図２２】本発明の第４の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その１）。
【図２３】本発明の第４の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その２）。
【図２４】本発明の第４の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その３）。
【図２５】本発明の第４の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その４）。
【図２６】本発明の第４の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その５）。
【図２７】本発明の第４の実施の形態によるツリー型コ
ンデンサを備えた半導体記憶セルの製造方法を示す断面
図である（その６）。
【符号の説明】
１０ シリコン基板 １２ フィールド酸化膜 １４ ゲート酸化膜 ２０ 絶縁層 ２２ エッチング保護層 ２６ ポリシリコン層 ２８ 二酸化シリコン層 ４０ ポリシリコン層 ４６ ポリシリコン層 ４８ 誘電体層 ５０ 対向電極 ６４ ポリシリコン層 ７０ ポリシリコン層 ７８ ポリシリコン層 ９２ ポリシリコン層 ９８ ポリシリコン層 １０６ コンタクトホール １０８ ポリシリコン層 １２２ ポリシリコン層 １２６ ポリシリコン層 １２８ ポリシリコン層

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ａ．基板と、 ｂ．前記基板に形成されたソース／ドレイン領域を有す
    る転送トランジスタと、 ｃ．前記ソース／ドレイン領域に電気的に接続された蓄
    積コンデンサと、から成り、前記蓄積コンデンサが、 （１）蓄積電極と、 （２）前記蓄積電極の露出面上の誘電体層と、 （３）前記誘電体層上の対向電極を形成する上方導電層
    と、から成り、前記蓄積電極が、（ｉ）前記ソース／ド
    レイン領域に接続された基材部と、周辺エッジ部を有す
    る支持部を備えた下方トランク状導電層と、前記基板か
    ら離れる方向に前記周辺エッジ部から延び、かつ前記周
    辺エッジ部に接する前記支持部を囲む内面を備えた上方
    トランク状導電層とを具備するトランク状導電性部材
    と、（ｉｉ）断面がＬ字形の少なくとも１の部分を備
    え、前記上方トランク状導電層の内面に接続され、そこ
    から前記基板の上面に対して平行に延びるブランチ状導
    電層と、から成ることを特徴とする半導体記憶装置。
  2. 【請求項２】 前記下方トランク状導電層の断面がＴ字
    形であることを特徴とする請求項１に記載の半導体記憶
    装置。
  3. 【請求項３】 前記基材部が中空であることを特徴とす
    る請求項２に記載の半導体記憶装置。
  4. 【請求項４】 前記ブランチ状導電層が第１ブランチ状
    導電層であり、かつ前記第１および第２ブランチ状導電
    層が、前記基板の前記上面に対してほぼ平行に延びてい
    ることを特徴とする請求項１に記載の半導体記憶装置。
  5. 【請求項５】 前記ブランチ状導電層が第１ブランチ状
    導電層であり、前記蓄積コンデンサが、前記上方トラン
    ク状導電層の内面に接続されている第２ブランチ状導電
    層をさらに具備し、前記基板の上面に対してほぼ平行に
    延び、 前記誘電体層が、前記トランク状導電層と前記第１およ
    び第２ブランチ状導電層の露出面上にあることを特徴と
    する請求項１に記載の半導体記憶装置。
  6. 【請求項６】 前記下方トランク状導電層の断面がＴ字
    形であることを特徴とする請求項５に記載の半導体記憶
    装置。
  7. 【請求項７】 前記基材部が中空であることを特徴とす
    る請求項５に記載の半導体記憶装置。
  8. 【請求項８】 前記ブランチ状導電層が第１伸張部分と
    第２伸張部分とを有し、前記第１伸張部分が第１エッジ
    部と第２エッジ部とを有し、前記第１エッジ部が前記上
    方トランク状導電層の前記内面に接続され、前記第１伸
    張部分が前記基板の上面に対してほぼ平行に延び、前記
    第２伸張部分が前記第１伸張部分の前記第２エッジ部に
    接続され、かつ前記基板に向かって延びていることを特
    徴とする請求項１に記載の半導体記憶装置。
  9. 【請求項９】 前記下方トランク状導電層の断面がＴ字
    形であることを特徴とする請求項８に記載の半導体記憶
    装置。
  10. 【請求項１０】 前記基材部が中空であることを特徴と
    する請求項８に記載の半導体記憶装置。
  11. 【請求項１１】 前記第１エッジ部が、前記第１伸張部
    分を囲み、前記第１エッジ部の全長に沿って内面と接し
    ていることを特徴とする請求項８に記載の半導体記憶装
    置。
  12. 【請求項１２】 前記第１エッジ部が、前記第１エッジ
    の長さの一部のみ前記上方トランク状導電層の前記内面
    と接していることを特徴とする請求項８に記載の半導体
    記憶装置。
  13. 【請求項１３】 前記ブランチ状導電層が第１ブランチ
    状導電層であり、さらに、第２導電層を具備し、断面が
    Ｌ字形であり、前記上方トランク状導電層の前記内面に
    接続され、前記第１ブランチ状導電層の前記第１伸張部
    分に対してほぼ平行に延びていることを特徴とする請求
    項８に記載の半導体記憶装置。
  14. 【請求項１４】 前記ブランチ状導電層が第１ブランチ
    状導電層であり、 前記蓄積コンデンサが、前記上方トランク状導電層の前
    記内面に接続されかつ前記基板の前記上面に対してほぼ
    平行に延びている第２ブランチ状導電層を具備し、 前記誘電体層が、前記上方および下方トランク状導電層
    と前記第１および第２ブランチ状導電層の露出面に形成
    されていることを特徴とする請求項８に記載の半導体記
    憶装置。
  15. 【請求項１５】 前記下方トランク状部分の断面がＴ字
    形であることを特徴とする請求項１４に記載の半導体記
    憶装置。
  16. 【請求項１６】 前記下方トランク状導電層が中空部分
    を備えていることを特徴とする請求項１４に記載の半導
    体記憶装置。
  17. 【請求項１７】 前記第１エッジ部が前記第１伸張部分
    を囲み、前記第１エッジ部の全長に沿って前記内面に接
    していることを特徴とする請求項１４に記載の半導体記
    憶装置。
  18. 【請求項１８】 前記第１エッジ部が、前記第１エッジ
    部の長さの一部のみ前記上方トランク状導電層の前記内
    面と接していることを特徴とする請求項１４に記載の半
    導体記憶装置。
  19. 【請求項１９】 前記ブランチ状導電層が第１ブランチ
    状導電層であり、前記第１ブランチ状導電層の前記第１
    伸張部分に対してほぼ平行に延びている第２ブランチ状
    導電層をさらに具備し、 前記蓄積コンデンサが、前記上方トランク状導電層の前
    記内面に接続され、かつ前記基板の前記上面に対してほ
    ぼ平行に延びている第３ブランチ状導電層をさらに具備
    し、 前記誘電体層が、前記上方および下方トランク状導電層
    と前記第１、第２、および第３ブランチ状導電層の露出
    面に形成されていることを特徴とする請求項８に記載の
    半導体記憶装置。
  20. 【請求項２０】 基材部と、周辺エッジ部を有する前記
    基材部上の支持部とを備えた下方トランク状導電層と、
    前記基板から離れる方向に前記周辺エッジ部から延び、
    かつ前記周辺エッジ部に接する前記支持部を囲む内面を
    備えた上方トランク状導電層とを具備するトランク状導
    電性部材と、 断面がＬ字形の少なくとも１の部分を備え、前記上方ト
    ランク状導電層の内面に接続され、そこから前記基板の
    上面に対して平行に延びているブランチ状導電層と、か
    ら成ることを特徴とする基板上に形成された半導体記憶
    装置に用いられる電極構造体。
JP9091180A 1996-08-16 1997-04-09 半導体記憶装置のコンデンサ構造体 Pending JPH1079490A (ja)

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