JPH1093052A - 半導体記憶装置のキャパシタ構成の形成方法 - Google Patents

半導体記憶装置のキャパシタ構成の形成方法

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JPH1093052A
JPH1093052A JP9140496A JP14049697A JPH1093052A JP H1093052 A JPH1093052 A JP H1093052A JP 9140496 A JP9140496 A JP 9140496A JP 14049697 A JP14049697 A JP 14049697A JP H1093052 A JPH1093052 A JP H1093052A
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    • Y10S148/014—Capacitor

Abstract

(57)【要約】 【解決手段】 トランスファー・トランジスタおよび蓄
積コンデンサーを有する半導体メモリーデヴァイスを作
る方法。まず最初、トランスファー・トランジスタをカ
バーするため、基板上に第１の絶縁層を形成する。つぎ
に、前記第１の絶縁層を突き抜け、前記トランスファー
・トランジスタのソース／ドレイン領域の一方に電気的
に接続する第１の電導層を形成する。第１の電導層の上
にはピラー形状の層が形成される。少なくとも第１と第
２の膜が前記第１の電導層とピラー形状の層に上に順次
形成される。ついで、第２の膜、第１の膜および第１の
電導層がパターニングされて前記第１の絶縁層を露出さ
せる開口を形成する。ついで第２の電導層が前記開口の
側壁面に形成される。ついで前記ピラー形状の層と第１
の膜とが除去される。最後に、第１と第２の電導層と第
２の膜との上に誘電体層が形成され、第３の電導層が前
記誘電体層の上に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、広くは半導体メ
モリーデヴァイスに関し、詳しくは、トランスファー・
トランジスタまたを有するダイナミック・ランダム・ア
クセス・メモリー（ＤＲＡＭ）セルの電荷蓄積コンデン
サー構造に関するものである。
【０００２】
【従来の技術】図１は、ＤＲＡＭデヴァイスのコンベン
ショナルなメモリーセルの回路図である。図に示すよう
に、ＤＲＡＭセルは、実質的には、トランスファートラ
ンジスタＴと電荷蓄積コンデンサーＣとから構成されて
いる。トランスファートランジスタＴのソースは、対応
するビットラインＢＬに接続し、そのドレインは、電荷
蓄積コンデンサーＣの蓄積電極６に接続している。トラ
ンスファートランジスタＴのゲートは、対応するワード
ラインＷＬに接続している。コンデンサーＣの対向する
電極８は、定電源に接続している。誘電体膜７がコンデ
ンサーＣの蓄積電極６と、対向する電極８との間に設け
られている。
【０００３】ＤＲＡＭ製造プロセスにおいては、プレイ
ナータイプ・コンデンサーと呼ばれる二次元のコンデン
サーが１Ｍ（メガ＝ミリオン）以下の記憶容量をもつコ
ンベンショナルのＤＲＡＭに主として用いられる。プレ
イナータイプのコンデンサーを使用する記憶素子を有す
るＤＲＡＭの場合、電荷が半導体基板のメインサーフェ
ースに配置の電極に蓄積されるため、該メインサーフェ
ースには比較的広い領域が必要になる。記憶容量が４Ｍ
ビッツ以上のＤＲＡＭのような高集積化ＤＲＡＭのため
に、スタックされたタイプのコンデンサーまたはトレン
チタイプ・コンデンサーと称される三次元コンデンサー
構造が導入されている。
【０００４】スタックされたタイプのコンデンサーまた
はトレンチタイプ・コンデンサーにより、同じようなヴ
ォリュウムにおける大きなメモリーを得ることが可能に
なった。しかしながら、容量が６４Ｍｂ（メガビッツ）
を有する大規模集積（ＶＬＳＩ）回路のような、より集
積レベルが高い半導体デヴァイスを実現するためには、
コンベンショナルなスタックされたタイプまたはトレン
チタイプのような単純な三次元構造のコンデンサーでは
不十分なものである。
【０００５】ＤＲＡＭ記憶素子蓄積コンデンサーのキャ
パシタンスを改善する一つの解決策は、所謂フィンタイ
プのスタックされたコンデンサー、その一例は、１９８
８年１２月に発表のインターナショナル・エレクトロン
・デヴァイス・ミーティングにおける”１６Ｍ及び６４
Ｍ ＤＲＡＭに対する三次元のスタックされたコンデン
サーセル”５９２〜５９５頁掲載のエマ他の論文で提案
されている。このフィンタイプのスタックされたコンデ
ンサーは、電極と誘電体膜とを含み、これらは、多数の
積み重ねられた層になってフィン形状で水平方向へ広が
っている。電極のサーフェース領域を増やすようになっ
ている。フィンタイプのスタックされたコンデンサーを
もつＤＲＡＭは、米国特許第５，０７１，７８３号（タ
グチ他）；５，１２６，８１０号（ゴトウ）；および第
５，２０６，７８７号（フジオカ）にも記載されてい
る。
【０００６】コンデンサーの容量を改善する他の解決策
は、所謂シリンドリカルタイプのスタックされたコンデ
ンサーを使用することであり、該コンデンサーの一例
は、1989年のシンポジウムにおけるVLSIテクノロジー・
ダイジェスト・オブ・テクニカル・ペーパーズ６９〜７
０頁のワカミヤ他の論文”６４Ｍｂ ＤＲＡＭに対する
新規なスタックされたコンデンサー・セル”に提案され
ている。該シリンドリカルタイプのスタックされたコン
デンサーは、電極と誘電体膜とを含み、これらは、シリ
ンドリカル形状で広がり、該電極のサーフェース領域を
増やすようになっている。このシリンドリカルタイプの
スタックされたコンデンサーは、また米国特許第５，０
７７，６８８号（クマノヤ他）に記載されている。
【０００７】増加された集積密度へのトレンドにおいて
は、平面におけるＤＲＡＭセルのサイズ（平面に占める
サーフェース領域）は、一層減少されなければならな
い。一般的にいって、記憶素子のサイズを小形化するこ
とは、電荷蓄積キャパシティ（容量）の減少に通じる。
さらに、容量が減少するにつれ、α線の投射から生ずる
ソフトエラーが増加しやすくなる。したがって、この分
野においては、デヴァイスのより狭いサーフェース領域
を占めながら容量を維持できる新規な蓄積コンデンサー
構造と該構造を作る適切な方法が必要である。
【０００８】
【発明が解決しようとする課題】したがって、この発明
は、半導体メモリーデヴァイスのための、荷電蓄積のた
めの領域を増加するトリータイプのコンデンサー構造を
作る方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】この発明の前記目的と他
の目的によれば、新規で改良された半導体メモリーデヴ
ァイスの製造方法が提供される。
【００１０】この発明による半導体メモリーデヴァイス
は、基板、ソース／ドレイン領域をもつ該基板上のトラ
ンスファートランジスタおよび前記ソース／ドレイン領
域の一方と電気的に接続された蓄積コンデンサーとを含
む。蓄積コンデンサーを製造する方法は、前記基板の上
のトランスファー・トランジスタをカバーする第１の絶
縁層を形成し；前記第１の絶縁層を突き抜けて、前記ソ
ース／ドレイン領域の一方と電気的に接続する第１の電
導層を形成し；前記第１の電導層の上にピラー状の層を
形成し；前記ピラー状の層と第１の電導層のサーフェー
スに第２の電導層を形成し；前記第２の電導層をパター
ニングしてピラー形状の層にある第２の電導層を除去
し；第２の電導層と第１の電導層とをパターニングし
て、前記第１の絶縁層の一部を露出する開口を形成し；
そして前記開口の周縁で前記第１の電導層のエッジに接
続する中空シリンダー状の形状の第３の電導層を形成す
る。第３の電導層と第１の電導層とがトランク状の電導
層を形成する。第２の電導層の一端が前記第３の電導層
のインナーサーフェースに接続し、ブランチ状の電導層
を形成する。第１、第２および第３の電導層が蓄積コン
デンサーの蓄積電極を形成する。蓄積コンデンサーを製
造する方法は、前記ピラー状の層を除去し；第１、第２
および第３の電導層の露出したサーフェースに誘電体層
を形成し；そして前記誘電体層の上に第４の電導層を形
成して、前記蓄積コンデンサーの対向電極を形成するこ
とをさらに含む。
【００１１】この発明の好ましい実施例の一つによれ
ば、前記トランク状の電導層は、前記トランスファー・
トランジスタのソース／ドレイン領域に電気的に接続し
ている下位のトランク状部分と、前記下位のトランク状
部分のエッジから実質的にアップライトに伸直する上位
のトランク状部分とを含む。この発明の方法は、さら
に、前記第１の絶縁層が形成された直後に前記第１の絶
縁層の上にエッチング保護層を形成する工程を含むこと
ができる。好ましい実施例においては、第２の電導層を
パターニングする工程は、前記ピラー状の層の上の第２
の電導層の部分をエッチングすることを含む。別の好ま
しい実施例においては、第２の電導層をパターニングす
る工程は、化学機械研磨技術を用いて前記ピラー状の層
の上の第２の電導層の部分を研磨することを含む。
【００１２】この発明の別の好ましい実施例によれば、
前記第１の電導層の上に厚い絶縁層を形成し、前記ソー
ス／ドレイン領域にわたる前記厚い絶縁層の上にフォト
レジストを形成し、前記カバーされていない厚い絶縁層
の部分をエッチングし、フォトレジスト腐食を行って、
エッチングされていない厚い絶縁層の部分を露出し、前
記露出された厚い絶縁層を前記第１の電導層が露出する
までエッチングして階段状の形状のピラー状層を形成
し、フォトレジスト層を除去する。
【００１３】この発明の別の好ましい実施例によれば、
前記基板上に第１の絶縁層を形成した直後、前記第１の
絶縁層の上にエッチング保護層を形成し、該エッチング
保護層の上に第４の絶縁層を形成する。前記第１の電導
層は、前記第４の絶縁層とエッチング保護層とを突き抜
けるように形成される。前記第４の絶縁層は、前記ピラ
ー状の層と共に除去される。
【００１４】この発明の別のアスペクトによれば、蓄積
コンデンサーを製造する方法は、前記基板の上のトラン
スファー・トランジスタをカバーする第１の絶縁層を形
成し；少なくとも前記第１の絶縁層を突き抜けて、前記
ソース／ドレイン領域の一方と電気的に接続する第１の
電導層を形成し；前記第１の電導層の上にピラー状の層
を形成することを含む。前記ピラー状の層と第１の電導
層のサーフェースに少なくとも一つの第１の膜と一つの
第２の膜とを交互に形成する。前記第２の膜は、電導性
マテリアルから作られ、第１の膜は、絶縁性マテリアル
から作られている。前記第２の膜をパターニングしてピ
ラー形状の層を覆う第２の膜の部分を除去する。第２の
膜を第１の膜および第１の電導層と共にパターニングし
て、前記第１の絶縁層を露出する開口を形成する。前記
開口の周縁で前記第１の電導層のエッジに接続する中空
シリンダーとして、第２の電導層を形成する。第２の電
導層と第１の電導層とがトランク状の電導層を形成す
る。第２の電導層の一端が前記第２の電導層のインナー
サーフェースに接続し、ブランチ状の電導層を形成す
る。第１の電導層、第２の膜および第２の電導層が蓄積
コンデンサーの蓄積電極を形成する。前記方法は、さら
に前記ピラー状の層と第１の膜とを除去し、第１の電導
層、第２の膜および第２の電導層の露出したサーフェー
スに誘電体層を形成し、そして前記誘電体層の上に第３
の電導層を形成して、前記蓄積コンデンサーの対向電極
を形成することをさらに含む。
【００１５】この発明の別のアスペクトによれば、蓄積
コンデンサーを製造する方法は、前記基板の上のトラン
スファー・トランジスタをカバーする第１の絶縁層を形
成し；少なくとも前記第１の絶縁層を突き抜けて、前記
ソース／ドレイン領域の一方と電気的に接続する第１の
電導層を形成し；前記第１の電導層の上に少なくとも一
つのピラー状の層を形成し；前記ピラー状の層の側壁面
に第２の電導層を形成し；前記第１の電導層をパターニ
ングして、前記第１の絶縁層を露出する開口を形成し；
そして、前記開口の周縁で前記第１の電導層のエッジに
接続する中空シリンダーの形状である第３の電導層を形
成する。第２の電導層の一端が前記第１の電導層のアッ
パーサーフェースに接続し、ブランチ状の電導層を形成
する。第１、第２および第３の電導層が蓄積コンデンサ
ーの蓄積電極を形成する。前記方法は、さらに前記ピラ
ー状の層を除去し；第１、第２および第３の電導層の露
出したサーフェースに誘電体層を形成し、そして前記誘
電体層の上に第４の電導層を形成して、前記蓄積コンデ
ンサーの対向電極を形成することをさらに含む。
【００１６】この発明の別のアスペクトによれば、蓄積
コンデンサーをもつ半導体メモリーデヴァイスを製造す
る方法は、前記基板の上のトランスファー・トランジス
タをカバーする第１の絶縁層を形成し；少なくとも前記
第１の絶縁層を突き抜けて、前記ソース／ドレイン領域
の一方と電気的に接続する第１の電導層を形成し；前記
第１の電導層の上に少なくとも一つのピラー状の層を形
成し；前記ピラー状の層の側壁面に第２の電導層を形成
する。前記第２の電導層の一端は、前記第１の電導層の
アッパーサーフェースに接続される。前記方法は、第２
の電導層および前記ピラー状の層のサーフェースおよび
第１の電導層に交互に少なくとも第１の膜と第２の膜と
を交互に形成することを含む。該第２の膜は、電導性マ
テリアルから作られ、第１の膜は、絶縁性マテリアルか
ら作られている。前記方法は、前記第２の膜をパターニ
ングして、前記ピラー状の層にわたる前記第２の電導層
の部分を除去し、第２の膜、第１の膜および第１の電導
層をパターニングして、前記第１の絶縁層を露出する開
口を形成し；そして、前記開口の周縁で前記第１の電導
層のエッジに接続する中空シリンダーの形状である第３
の電導層を形成することをさらに含む。前記第３の電導
層と第１の電導層は、ブランチ状電導層を形成する。第
２の電導層の一端が前記第３の電導層のインナーサーフ
ェースに接続する。第２の膜と第２の電導層は、ブラン
チ状電導層を形成する。第１、第２および第３の電導層
および第２の膜が蓄積コンデンサーの蓄積電極を形成す
る。前記方法は、さらに前記ピラー状の層と第１の膜と
を除去し；第１、第２および第３の電導層の露出したサ
ーフェースに誘電体層を形成し、そして前記誘電体層の
上に第４の電導層を形成して、前記蓄積コンデンサーの
対向電極を形成することをさらに含む。
【００１７】この発明の別のアスペクトによれば、蓄積
コンデンサーをもつ半導体メモリーデヴァイスを製造す
る方法は、基板の上のトランスファー・トランジスタを
カバーする第１の絶縁層を形成し、トランク状の電導層
を形成することを含む。前記トランク状の電導層は、前
記トランスファー・トランジスタのソース／ドレイン領
域の一方と電気的に接続する下位のトランク状電導層
と、該下位のトランク状電導層のエッジから実質的にア
ップライトに延びている上位のトランク状部分とを含
む。前記方法は、少なくともブランチ状の電導層を形成
することを含み、該電導層は、少なくとも第１の延びた
セグメントと第２の延びたセグメントとを含む。第１の
延びたセグメントの一端は、前記トランク状電導層のイ
ンナーサーフェースに接続し、第２の延びたセグメント
は、第１の延びたセグメントの他端から延びている。前
記トランク状の電導層と前記ブランチ状の電導層が蓄積
コンデンサーの蓄積電極を形成する。前記方法は、さら
に前記トランク状の電導層と前記ブランチ状の電導層の
露出したサーフェースに誘電体層を形成し、そして前記
誘電体層の上に上位の電導層を形成して、前記蓄積コン
デンサーの対向電極を形成することをさらに含む。
【００１８】この発明の別の方法によれば、蓄積コンデ
ンサーをもつ半導体メモリーデヴァイスを製造する方法
は、基板の上のトランスファー・トランジスタをカバー
する絶縁層を形成し、前記トランスファー・トランジス
タのソース／ドレイン領域の一方と電気的に接続する下
位のトランク状電導層と、該下位のトランク状電導層の
エッジから実質的にアップライトに延びている上位のト
ランク状部分とを含むトランク状の電導層を形成するこ
とを含む。前記方法は、少なくともブランチ状の電導層
を形成することを含み、該電導層は、少なくと実質的に
中空のシリンダー形状をしている。前記ブランチ状の電
導層の一端は、前記トランク状の電導層のアッパーサー
フェースに接続し、実質的にアッパーライトに延びてい
る。前記トランク状電導層とブランチ状電導層は、蓄積
コンデンサーの蓄積電極を形成する。前記方法は、さら
に前記トランク状の電導層と前記ブランチ状の電導層の
露出したサーフェースに誘電体層を形成し、そして前記
誘電体層の上に上位の電導層を形成して、前記蓄積コン
デンサーの対向電極を形成することをさらに含む。
【００１９】この発明の別のアスペクトによれば、蓄積
コンデンサーをもつ半導体メモリーデヴァイスを製造す
る方法は、基板の上のトランスファー・トランジスタを
カバーする絶縁層を形成し、前記トランスファー・トラ
ンジスタのソース／ドレイン領域の一方と電気的に接続
する下位のトランク状電導層と、該下位のトランク状電
導層のエッジから実質的にアップライトに延びている上
位のトランク状部分とを含むトランク状の電導層を形成
することを含む。前記方法は、さらにブランチ状の電導
層を形成することを含み、該電導層は、少なくと実質的
に中空のシリンダー形状をしている。前記ブランチ状の
電導層の一端は、前記トランク状の電導層のアッパーサ
ーフェースに接続し、実質的にアッパーライトに延びて
いる。前記方法は、さらに少なくとも第２のブランチ状
電導層を形成することを含む。第２のブランチ状電導層
の一端は、前記トランク状の電導層のインナーサーフェ
ースに接続されている。前記第２のブランチ状電導層
は、前記端部から外方へ延びている外方へ延びる部分を
有している。前記トランク状電導層とブランチ状電導層
が前記蓄積コンデンサーの対向電極を形成する。前記方
法は、さらに、前記トランク状の電導層と前記ブランチ
状の電導層の露出したサーフェースに誘電体層を形成
し、そして前記誘電体層の上に上位の電導層を形成し
て、前記蓄積コンデンサーの対向電極を形成することを
さらに含む。
【００２０】
【発明の実施の形態】
第１の好ましい実施例 図２から図９を参照しながら、トリータイプの荷電蓄積
コンデンサーを有する半導体メモリーデヴァイスに関す
る、この発明の第１実施例を詳細に記述する。
【００２１】図２を参照すると、シリコン基板１０のサ
ーフェースは、例えばＬＯＣＯＳ（シリコンの局部酸
化）技術によりまず熱酸化処理される。したがって、厚
みが約３０００Å（オングストローム）である電場酸化
層１２がシリコン基板１０の表面に形成される。つぎ
に、熱酸化処理を再び行い、前記シリコン基板１０の表
面に厚みが約１５０Åのゲート酸化層１４を形成する。
ついで、例えば厚みが約約２０００Åであるポリシリコ
ン層を化学蒸着（ＣＶＤ）技術または低圧化学蒸着（Ｌ
ＰＣＶＤ）により全面にデポジットする。該ポリシリコ
ン層の電導性を改善するためには、例えば、燐イオンを
前記ポリシリコン層にインプラントする。好ましくは、
耐火性の金属層をデポジットし、ついで焼きなまし処理
を行って、ポリサイド(polycide)を形成する。その結
果、前記電導性は、一層よくなる。前記耐火性金属は、
例えばタングステン（Ｗ）でよく、約２０００Åの厚み
にデポジットする。その後、ポリサイド層をパターン化
するため、コンベンショナルのフォトリソグラフィおよ
びエッチング技術を行う。したがって、図２に示すよう
にゲート電極（又はワードライン）ＷＬ１〜ＷＬ４が形
成される。ついで、ヒ素イオンを基板１０へインプラン
トし、ドレイン領域１６ａ，１６ｂ及びソース領域１８
ａ，１８ｂを形成する。このインプラント工程の間、ワ
ードラインＷＬ１〜ＷＬ４をマスク層として使用し、前
記イオンをエネルギーレベル約７０KeV において、吸収
線量約１０15原子／ｃｍ3 でインプラントする。
【００２２】つぎに図３を参照すると、後続の工程とし
て、ＣＶＤ方法を用いて、例えばボロフォスフォ珪酸塩
ガラス（ＢＰＳＧ）の平面化された絶縁層２０を例えば
約７０００Åの厚さにデポジットする。その後、コンベ
ンショナルなフォトリソグラフィック・プロセスとエッ
チング・プロセスを用いて、エッチング保護層２２、平
面化絶縁層２０およびゲート酸化層１４を連続してエッ
チングする。したがって蓄積電極のためのコンタクトホ
ール２４ａ，２４ｂがエッチング保護層２２のトップサ
ーフェースに形成され、該ホールは、ドレイン領域１６
ａ，１６ｂのサーフェースへ延びている。つぎに、ポリ
シリコン層がデポジットされる。ポリシリコン層２６へ
は、その電導性を増すためにヒ素イオンをインプラント
することが好ましい。図３に示すように、ポリシリコン
層２６は、コンタクトホール２４ａ，２４ｂを完全に埋
め、さらにエッチング保護層２２のサーフェースに重な
る。
【００２３】図４を参照すると、例えば二酸化珪素の厚
い絶縁層が前記ポリシリコン層２６全面に約７０００Å
の厚さで続いてデポジットされる。コンベンショナルな
フォトリソグラフィック・プロセスとエッチング・プロ
セスを使用して、前記絶縁層をパターン化し、図４に示
されるような絶縁ピラー２８ａ，２８ｂを形成する。絶
縁ピラー２８ａ，２８ｂは、ポリシリコン層の面におい
てドレイン領域１６ａ，１６ｂの上に位置することが好
ましい。かくてギャップ２９が絶縁ピラー２８ａ，２８
ｂの間に形成される。
【００２４】つぎに図５を参照すると、ＣＶＤにより、
絶縁層３０、ポリシリコン層３２および絶縁層３４を引
き続いて形成する。絶縁層３０，３４は、例えば、二酸
化珪素である。絶縁層３０とポリシリコン層３２それぞ
れの厚みは、例えば約1000Åである。絶縁層３４の厚み
は、絶縁ピラー２８ａ，２８ｂの間のギャップ２９に少
なくとも完全に充填されることができる程度のものが好
ましい。第１の好ましい実施例によれば、絶縁層３４の
厚みは、約７０００Åである。ポリシリコン層３２の電
導性を増すために、ヒ素イオンをポリシリコン層３２へ
インプラントしてよい。
【００２５】図６を参照すると、図５に示すような構造
のサーフェースが化学機械研磨（ＣＭＰ）技術により、
絶縁ピラー２８ａ，２８ｂのトップが露出するまで磨か
れる。
【００２６】図７を参照すると、コンベンショナルのフ
ォトリソグラフィ及びエッチング技術を使用して、絶縁
層３４、ポリシリコン層３２、絶縁層３０及びポリシリ
コン層２６をエッチングして、開口３６を形成し；各メ
モリーセルのための蓄積コンデンサーの蓄積電極を前記
電導層のプレイスメントにより区画する。また前記のエ
ッチングプロセスにより、ポリシリコン層３２，２６を
セグメント３２ａ，３２ｂ；２６ａ，２６ｂそれぞれに
区分する。ついで、ポリシリコン・スペーサー３８ａ，
３８ｂを開口３６の側壁面に形成する。第１の好ましい
実施例によれば、ポリシリコン・スペーサー３８ａ，３
８ｂは、厚さ約１０００Åのポリシリコン層を形成し、
このポリシリコン層をエッチングバックして前記スペー
サー３８ａ，３８ｂを形成することで形成される。
【００２７】図８を参照すると、エッチング保護層２２
をエッチングエンドポイントとして使用してウエットエ
ッチングし、絶縁層３４，３０及び絶縁ピラー２８ａ，
２８ｂである露出した二酸化珪素層を除去する。このウ
エットエッチングステップの後、ＤＲＡＭ蓄積コンデン
サーの蓄積電極が完成される。図８に示すように蓄積電
極は、下位のトランク状のポリシリコン層２６ａ，２６
ｂ；上位のトランク状のポリシリコン層３８ａ，３８ｂ
および断面Ｌ形状のブランチ状のポリシリコン層３２
ａ，３２ｂを含む。下位のトランク状のポリシリコン層
ａ，２６ｂは、トランスファー・トランジスタのドレイ
ン領域１６ａ，１６ｂにそれぞれ直接に接触している。
下位のポリシリコン層２６ａ，２６ｂの断面は、Ｔ形状
である。上位のトランク状のポリシリコン層３８ａ，３
８ｂは、下位のトランク状のポリシリコン層２６ａ，２
６ｂのエッジにそれぞれ接続していて、実質的に垂直
に、即ち、エッチング保護層２２のサーフェースに対し
直角になっている。上位のトランク状のポリシリコン層
３８ａ，３８ｂは、中空のシリンダーを形成し、その断
面は、円形または方形である。ブランチ状ポリシリコン
層３２ａ，３２ｂは、上位のポリシリコン層３８ａ，３
８ｂのインナーフェースそれぞれに接続し、該層は、ま
ず内方、即ちドレイン領域へ向かいある距離分水平に延
び、ついで、真っすぐ上へ延びる。用語”トリータイプ
の蓄積電極”は、その構造が普通のものではないので、
ここでは、この発明による完成された蓄積電極を指す。
したがって”トリータイプの蓄積電極”を含むコンデン
サーを”トリータイプの蓄積コンデンサー”という。
【００２８】図９を参照すると、誘電体膜４０ａ，４０
ｂが蓄積電極（２６ａ，３２ａ，３８ａ）および（２６
ｂ，３２ｂ，３８ｂ）の表面にそれぞれ形成される。各
誘電体膜４０ａ，４０ｂは、例えば二酸化珪素、窒化珪
素、ＮＯ（窒化珪素／二酸化珪素）またはＯＮＯ（二酸
化珪素／窒化珪素／二酸化珪素）などで形成されてい
る。つぎに、ポリシリコンで作られた対向電極４２を誘
電体膜４０ａ，４０ｂのサーフェースに形成する。該対
向電極は、ＣＶＤにより例えば約１０００Åの厚みのポ
リシリコン層を形成し、例えばＮタイプのドーパントで
該ポリシリコン層をドーピングし、その電導性を高め、
コンベンショナルのフォトリソグラフィとエッチング技
術を用いて前記ポリシリコン層をパターン化して作る。
かくて、ＤＲＡＭの蓄積コンデンサーは、完成する。
【００２９】図９に示されていないが、ワードライン、
ボンディングパッド、インターコネクション、パッシヴ
ェーションおよびパッケージをコンベンショナルなプロ
セスにより作り、ＤＲＡＭ ＩＣを完成することは、当
業者にとって明らかなことである。これらのコンベンシ
ョナルなプロセスは、発明の特徴に関係しないから、こ
れらのプロセスを詳細に記載する必要はない。
【００３０】第１の実施例においては、下位のポリシリ
コン層２６は、図７に示すように、各メモリーセルに対
し下位のトランク状ポリシリコン層２６ａ，２６ｂに分
かれている。しかしながら、この発明の別の好ましい実
施例によれば、図３に示すように、ポリシリコン層２６
がデポジットされた直後に各メモリーセルに対し下位の
トランク状ポリシリコン層２６ａ，２６ｂにパターン化
することもできる。そして、後続のプロセスが上記した
と同様に行われる。
【００３１】第２の好ましい実施例 第１の実施例においては、各蓄積電極は、断面が実質的
にＬ形状の唯一つのブランチ状電極層を有するのみのも
のである。しかしながら、この発明は、この特定の実施
例の範囲のみに限定されるものではない。実質的にＬ形
状のブランチ状電極の数は２本、３本または３本以上で
もよい。実質的にＬ形状の二つのブランチ状電極をもつ
蓄積電極を第２の好ましい実施例として記載する。
【００３２】トリータイプ荷電蓄積コンデンサーを有す
る半導体メモリーデヴァイスに関するこの発明の第２の
好ましい実施例の詳細を図１０〜図１４を参照して記載
する。
【００３３】第２の実施例のトリータイプの蓄積コンデ
ンサーは、図４のウエファー構造をベースとする。図４
におけると同じ図１０〜図１４における要素には、同じ
符号が付してある。
【００３４】図４と図１０を参照すると、ＣＶＤを行っ
て、複数の絶縁層と複数のポリシリコン層とを交互に形
成するものであり、図１０に示すように、特に、絶縁層
４４、ポリシリコン層４６、絶縁層４８、ポリシリコン
層５０および絶縁層５２を順に形成する。絶縁層４４，
４８，５２は、例えば二酸化珪素である。絶縁層４４，
４８とポリシリコン層４６，５０の厚みは、例えば１０
００Åである。絶縁層５２の厚みは、例えば７０００Å
であって、絶縁ピラー２８ａ，２８ｂの間のギャップ２
９を埋めることが好ましい。該ポリシリコン層の電導性
を高めるために、ヒ素イオンのようなイオンを前記ポリ
シリコン層へインプラントするとができる。
【００３５】図１１を参照すると、ＣＭＰ技術を用いて
絶縁ピラー２８ａ，２８ｂの少なくとも上面が露出する
まで図１０に示す構造体のサーフェースを研磨する。
【００３６】図１２を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層５２、ポリシリコン層５０、絶縁層４８、ポリシリ
コン層４６、絶縁層４４及びポリシリコン層２６をエッ
チングし、かくして、開口５４を形成し、そして各メモ
リーセルのための蓄積コンデンサーの蓄積電極をパター
ン化する。また前記のエッチングプロセスにより、ポリ
シリコン層５０，４６，２６をセグメント５０ａ，５０
ｂ，４６ａ，４６ｂおよび２６ａ，２６ｂそれぞれに区
分する。ついで、ポリシリコン・スペーサー５６ａ，５
６ｂを開口５４の側壁面に形成する。第２の好ましい実
施例によれば、ポリシリコン・スペーサー５６ａ，５６
ｂは、厚さ約１０００Åのポリシリコン層を形成し、こ
のポリシリコン層をエッチングバックしてスペーサー５
６ａ，５６ｂを形成することで形成される。ヒ素イオン
を前記ポリシリコン層へインプラントし、ポリシリコン
・スペーサー５６ａ，５６ｂの電導性を高める。
【００３７】図１３を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層５２，４８，４４及び絶縁ピラー
２ ａ，２８ｂである露出した二酸化珪素層を除去す
る。このウエットエッチングステップの後、ＤＲＡＭ蓄
積コンデンサーの蓄積電極が完成される。図１３に示さ
れた蓄積電極は、下位のトランク状のポリシリコン層２
６ａ，２６ｂ；上位のトランク状のポリシリコン層３８
ａ，３８ｂおよび断面が実質的にＬ形状のブランチ状の
ポリシリコン層の二つの層４６ａ，５０，４６ｂ，５０
ｂを含む。下位のトランク状のポリシリコン層２６ａ，
２６ｂは、トランスファー・トランジスタのドレイン領
域１６ａ，１６ｂにそれぞれ直接に接触している。下位
のポリシリコン層２６ａ，２６ｂの断面は、Ｔ形状であ
る。上位のトランク状のポリシリコン層５６ａ，５６ｂ
は、下位のトランク状のポリシリコン層２６ａ，２６ｂ
のエッジにそれぞれ接続していて、実質的に垂直になっ
ている。上位のトランク状のポリシリコン層５６ａ，５
６ｂは、中空のシリンダーを形成し、その断面は、円形
または方形である。ブランチ状ポリシリコン層の二つの
層４６ａ，５０，４６ｂ，５０ｂは、上位のポリシリコ
ン層５６ａ，５６ｂのインナーフェースそれぞれに接続
し、該層は、まず内方へ向かいある距離分水平に延び、
ついで、真っすぐ上へ延びる。
【００３８】図１４を参照すると、誘電体膜５８ａ，５
８ｂが蓄積電極（２６ａ，３２ａ，３８ａ）および（２
６ｂ，３２ｂ，３８ｂ）の表面にそれぞれ形成される。
つぎに、ポリシリコンで作られた対向電極６０を誘電体
膜５８ａ，５８ｂのサーフェースに形成する。該対向電
極は、ＣＶＤにより例えば約１０００Åの厚みのポリシ
リコン層を形成し、例えばＮタイプのドーパントで該ポ
リシリコン層をドーピングし、その電導性を高め、コン
ベンショナルのフォトリソグラフィとエッチング技術を
用いて前記ポリシリコン層をパターン化して作る。かく
て、ＤＲＡＭの蓄積コンデンサーは、完成する。
【００３９】第３の好ましい実施例 第１と第２の実施例においては、蓄積電極のブランチ状
の電極層は、断面がＬ形状である。しかしがら、この発
明は、そのような構造に限定されるものではない。ピラ
ー形状の断面をもつブランチ状電極層を次の好ましい実
施例として記載する。
【００４０】トリータイプ荷電蓄積コンデンサーを有す
る半導体メモリーデヴァイスに関するこの発明の第３の
好ましい実施例の詳細を図１５〜図１８を参照して記載
する。
【００４１】第３の実施例のトリータイプの蓄積コンデ
ンサーは、図４のウエファー構造をベースとする。図４
におけると同じ図１５〜図１８における要素には、同じ
符号が付してある。
【００４２】図４と図１５を参照すると、ポリシリコン
・スペーサ６２ａ，６２ｂが絶縁ピラー２８ａ，２８ｂ
の側壁面に形成される。第３の好ましい実施例によれ
ば、ポリシリコン・スペーサ６２ａ，６２ｂは、厚さ約
１０００Åのポリシリコン層をデポジットし、このポリ
シリコン層をエッチングバックしてスペーサー６２ａ，
６２ｂを形成することで作られる。ポリシリコン層の電
導性を良くするため、ヒ素イオンのようなイオンを前記
ポリシリコン層へインプラントする。ついで、ＣＶＤを
行って、厚い絶縁層６４をデポジットする。したがっ
て、絶縁ピラー２８ａ，２８ｂの間のギャップは、埋め
られることが好ましい。
【００４３】図１６を参照すると、ＣＭＰ技術を用い
て、好ましくは絶縁ピラー６２ａ，６２ｂの上部が露出
するまで図１５に示す構造体のサーフェースを研磨す
る。
【００４４】図１７を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、厚
い絶縁層６４とポリシリコン層２６をエッチングし、か
くして、開口６６を形成し、そして各メモリーセルのた
めの蓄積コンデンサーの蓄積電極をパターンニングす
る。また上記のエッチングプロセスにより、ポリシリコ
ン層２６をセグメント２６ａ，２６ｂそれぞれに区分す
る。ついで、ポリシリコン・スペーサー６８ａ，６８ｂ
を開口６６の側壁面に形成する。
【００４５】図１８を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層６４及び絶縁ピラー２８ａ，２８
ｂである露出した二酸化珪素層を除去する。このウエッ
トエッチングステップの後、ＤＲＡＭ蓄積コンデンサー
の蓄積電極が完成される。図１８に示された蓄積電極
は、下位のトランク状のポリシリコン層２６ａ，２６
ｂ；上位のトランク状のポリシリコン層６８ａ，６８ｂ
および断面が実質的にピラー形状のブランチ状のポリシ
リコン層６２ａ，６２ｂを含む。下位のトランク状のポ
リシリコン層２６ａ，２６ｂは、トランスファー・トラ
ンジスタのドレイン領域１６ａ，１６ｂにそれぞれ直接
に接触している。下位のポリシリコン層２６ａ，２６ｂ
の断面は、Ｔ形状である。上位のトランク状のポリシリ
コン層６８ａ，６８ｂは、下位のトランク状のポリシリ
コン層２６ａ，２６ｂのエッジにそれぞれ接続してい
て、実質的に垂直になっている。上位のトランク状のポ
リシリコン層６８ａ，６８ｂは、中空のシリンダーを形
成し、その断面は、円形または方形である。ブランチ状
ポリシリコン層６２ａ，６２ｂは、下位のトランク状ポ
リシリコン層２６ａ，２６ｂのトップサーフェースに接
続し、上へ延びる。第３の好ましい実施例によれば、ポ
リシリコン層６２ａ，６２ｂは、実質的に中空なシリン
ダーとして形成され、その断面は、円形または方形の絶
縁ピラー２８ａ，２８ｂの断面に主として左右される。
ブランチ状ポリシリコン層６２ａ，６２ｂは、上位のト
ランク状ポリシリコン層６８ａ，６８ｂの間に位置す
る。
【００４６】第４の好ましい実施例 断面がＬ形状であるブランチ状電極層と、断面がピラー
形状であるブランチ状電極層の第４の好ましい実施例を
以下に記載する。第４の好ましい実施例は、第１と第３
の好ましい実施例のアスペクツを組み合わせることで達
成される。したがって、第１と第３の好ましい実施例の
特徴を組み合わせた構造体が作られる。
【００４７】トリータイプ荷電蓄積コンデンサーを有す
る半導体メモリーデヴァイスに関するこの発明の第４の
好ましい実施例の詳細を図１９〜図２１を参照して記載
する。
【００４８】第４の実施例のトリータイプの蓄積コンデ
ンサーは、図４のウエファー構造をベースとする。図４
におけると同じ図１９〜図２１における要素には、同じ
符号が付してある。
【００４９】図４と図１９を参照すると、ポリシリコン
・スペーサ７０ａ，７０ｂが絶縁ピラー２８ａ，２８ｂ
の側壁面にそれぞれ形成される。該ポリシリコン・スペ
ーサは、厚さ約１０００Åのポリシリコン層をデポジッ
トし、このポリシリコン層をエッチングバックしてスペ
ーサーを形成することで作られる。ついで、ＣＶＤによ
り絶縁層７２とポリシリコン層７４を順次デポジットす
る。その後に厚い絶縁層をデポジットする。
【００５０】図２０を参照すると、図示された構造体
は、図６と図７とに関連して前記したプロセスにより作
られる。換言すると、ＣＭＰ技術を用いて、絶縁ピラー
２８ａ，２８ｂの上部、ポリシリコン・スペーサ７０
ａ，７０ｂの上部およびポリシリコン層７４の上部が露
出するまで図５Ａに示す構造体のサーフェースを研磨す
る。
【００５１】コンベンショナルのフォトリソグラフィ及
びエッチング技術を使用して、絶縁層７６とポリシリコ
ン層７４、絶縁層７２およびポリシリコン層２６を順次
エッチングし、かくして、開口７８を形成し、そして各
メモリーセルのための蓄積コンデンサーの蓄積電極をパ
ターンニングする。また上記のエッチングプロセスによ
り、ポリシリコン層７４，２６２６をセグメント７４
ａ，７４ｂ、２６ａ，２６ｂそれぞれに区分する。つい
で、ポリシリコン・スペーサー８０ａ，８０ｂを開口７
８の側壁面に形成する。
【００５２】図２１を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層７６、７２及び絶縁ピラー２８
ａ，２８ｂである露出した二酸化珪素層を除去する。こ
のウエットエッチングステップの後、ＤＲＡＭ蓄積コン
デンサーの蓄積電極が完成される。図２１に示された蓄
積電極は、下位のトランク状のポリシリコン層２６ａ，
２６ｂ；上位のトランク状のポリシリコン層８０ａ，８
０ｂ、断面が実質的にピラー形状のブランチ状のポリシ
リコン層７０ａ，７０ｂ及び断面が実質的にＬ形状のブ
ランチ状のポリシリコン層７４ａ，７４を含む。
【００５３】下位のトランク状のポリシリコン層２６
ａ，２６ｂは、トランスファー・トランジスタのドレイ
ン領域１６ａ，１６ｂにそれぞれ直接に接触している。
下位のポリシリコン層２６ａ，２６ｂの断面は、Ｔ形状
である。上位のトランク状のポリシリコン層８０ａ，８
０ｂは、下位のトランク状のポリシリコン層２６ａ，２
６ｂのエッジにそれぞれ接続していて、実質的に垂直に
なっている。上位のトランク状のポリシリコン層８０
ａ，８０ｂは、中空のシリンダーを形成し、その断面
は、円形または方形である。断面が実質的にＬ形状であ
るブランチ状ポリシリコン層７４ａ，７４ｂは、下位の
トランク状ポリシリコン層８０ａ，８０ｂのインナーサ
ーフェースに接続し、ある距離分内方へ水平に延び、つ
いで実質的に真っすぐ上へ延びる。断面が実質的にピラ
ー形状のブランチ状ポリシリコン層７０ａ，７０ｂは、
下位のトランク状ポリシリコン層２６ａ，２６ｂのトッ
プサーフェースに接続し、実質的に真っすぐ上へ延び
る。ブランチ状ポリシリコン層７０ａ，７０ｂは、実質
的に中空のシリンダーとして形成される。
【００５４】第５の好ましい実施例 第５の実施例に記載されたものに類似の構造であるが、
違った態様で作られる別の蓄積電極を第５の好ましい実
施例として記載する。
【００５５】トリータイプ荷電蓄積コンデンサーを有す
る半導体メモリーデヴァイスに関するこの発明の第５の
好ましい実施例の詳細を図２２〜図２５を参照して記載
する。
【００５６】第５の実施例のトリータイプの蓄積コンデ
ンサーは、図４のウエファー構造をベースとする。図４
におけると同じ図２２〜図２５における要素には、同じ
符号が付してある。
【００５７】図４と図２２を参照すると、複数のポリシ
リコン層と複数の絶縁層とがＣＶＤにより交互にデポジ
ットされる。図２２に示すように、ポリシリコン層８
４、絶縁層８６、ポリシリコン層８８および厚い絶縁層
９０が順次デポジットされる。
【００５８】図２３を参照すると、ＣＭＰ技術を用い
て、好ましくは絶縁ピラー２８ａ，２８ｂの上部が露出
するまで図２２に示す構造体のサーフェースを研磨す
る。
【００５９】図２４を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層９０、ポリシリコン層８８、絶縁層８６、ポリシリ
コン層８４およびポリシリコン層２６をエッチングし、
かくして、開口９２を形成し、そして各メモリーセルの
ための蓄積コンデンサーの蓄積電極をパターンニングす
る。また上記のエッチングステップにより、ポリシリコ
ン層８８，８４，２６をセグメント８８ａ，８８ｂ、８
４ａ，８４ｂ，２６ａ，２６ｂそれぞれに区分する。つ
いで、ポリシリコン・スペーサー９４ａ，９４ｂを開口
９２の側壁面に形成する。
【００６０】図２５を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層９０，８６及び絶縁ピラー２８
ａ，２８ｂである露出した二酸化珪素層を除去する。こ
のウエットエッチングステップの後、ＤＲＡＭ蓄積コン
デンサーの蓄積電極が完成される。図２５に示された蓄
積電極は、下位のトランク状のポリシリコン層２６ａ，
２６ｂ；上位のトランク状のポリシリコン層９４ａ，９
４ｂおよび断面が実質的にＬ形状の二つのブランチ状の
ポリシリコン層８４ａ，８８ａ，８４ｂ，８８ｂを含
む。下位のトランク状のポリシリコン層２６ａ，２６ｂ
は、トランスファー・トランジスタのドレイン領域１６
ａ，１６ｂにそれぞれ直接に接触している。下位のポリ
シリコン層２６ａ，２６ｂの断面は、Ｔ形状である。上
位のトランク状のポリシリコン層９４ａ，９４ｂは、下
位のトランク状のポリシリコン層２６ａ，２６ｂのエッ
ジにそれぞれ接続していて、実質的に垂直になってい
る。上位のトランク状のポリシリコン層９４ａ，９４ｂ
は、中空のシリンダーを形成し、その断面は、円形また
は方形である。二つの層のブランチ状ポリシリコン層８
４ａ，８８ａ，８４ｂ，８８ｂは、上位のトランク状ポ
リシリコン層９４ａ，９４ｂのインナーサーフェースに
接続し、まず最初はある距離分内方へ水平に延び、つい
で実質的にまっすぐ延びる。この好ましい実施例による
構造は、ブランチ状ポリシリコン層８４ａ，８４ｂの底
部が下位のトランク状ポリシリコン層２６ａ，２６ｂの
アッパーサーフェースと直に接触している点で、第２の
好ましい実施例（図１０〜図１４）と相違している。し
たがって、第５の好ましい実施例による蓄積電極の構造
は、第２の好ましい実施例の構造に類似している。
【００６１】第６の好ましい実施例 異なるプロセスで作られた異なる構造の蓄積電極を第６
の好ましい実施例として記載する。第６の好ましい実施
例による蓄積電極の構造は、第２の好ましい実施例に酷
似している。両実施例における相違は、第６の好ましい
実施例による蓄積電極の下位のトランク状ポリシリコン
層が中空部分を含む点である。したがって、蓄積電極の
サーフェース領域が増大する。
【００６２】トリータイプ蓄積コンデンサーを有する半
導体メモリーデヴァイスに関するこの発明の第６の好ま
しい実施例の詳細を図２６〜図２９を参照して記載す
る。
【００６３】第６の実施例のトリータイプの蓄積コンデ
ンサーは、図２のウエファー構造をベースとする。図２
におけると同じ図２６〜図２９における要素には、同じ
符号が付してある。
【００６４】図２と図２６を参照すると、ＢＰＳＧのよ
うな絶縁層９６を平面化のためにＣＶＤによりデポジッ
トする。ついで、窒化珪素のようなエッチング保護層９
８をＣＶＤにより形成する。その後、コンベンショナル
のフォトリソグラフィ及びエッチング技術を使用して、
エッチング保護層９８、絶縁層９６、およびゲート酸化
層１４を順次エッチングし、かくして、蓄積電極のため
のコンタクトホール１００ａ，１００ｂを形成するもの
で、これらホールは、エッチング保護層９８のアッパー
サーフェースからドレイン領域１６ａ，１６ｂのサーフ
ェースへ延びている。次に、ポリシリコン層をデポジッ
トする。該ポリシリコン層の電導性をよくするために、
ヒ素イオンのようなイオンを前記ポリシリコン層へイン
プラントする。図２６に示すように、ポリシリコン層１
０２は、エッチング保護層９８のサーフェースとコンタ
クトホール１００ａ，１００ｂの内壁面をカバーする
が、コンタクトホール１００ａ，１００ｂを完全に埋め
ない。結果として、ポリシリコン層１０２は、中空で断
面Ｕ形状である。
【００６５】図２７を参照すると、二酸化珪素層のよう
な厚さが約７０００Åである厚い絶縁層をデポジットす
る。ついで、厚い絶縁層をコンベンショナルのフォトリ
ソグラフィおよびエッチング技術を用いて区画し、絶縁
ピラー１０４ａ，１０４ｂを図２７に示すように形成す
る。絶縁ピラー１０４ａ，１０４ｂは、ポリシリコン層
２６の面でドレイン領域１６ａ，１６ｂそれぞれの上に
位置することが好ましく、ポリシリコン層１０２の中空
構造部分を完全に埋める。かくてギャップ１０６が絶縁
ピラー１０４ａ，１０４ｂの間に形成される。
【００６６】つぎに、図１０から図１３に関連しての第
２の好ましい実施例により記載されたものに類似の方法
を行って第６の好ましい実施例による蓄積電極を作る。
【００６７】図２８を参照すると、ＣＶＤを行って、複
数の絶縁層と複数のポリシリコン層とを交互に形成する
ものであり、特に、絶縁層１０６、ポリシリコン層１０
８、絶縁層１１０、ポリシリコン層１１２および厚い絶
縁層１１４を順に形成する。絶縁ピラー１０４ａ，１０
４ｂの少なくともトップが露出するまで、前記構造体の
サーフェースを研磨するために、ＣＭＰ技術を利用する
ことができる。
【００６８】図２９を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層１１４、ポリシリコン層１１２、絶縁層１１０、ポ
リシリコン層１０８、絶縁層１０６及びポリシリコン層
１０２を順次エッチングし、かくして、開口１１８を形
成し、そして各メモリーセルのための蓄積コンデンサー
の蓄積電極をパターン化する。また前記のエッチングプ
ロセスにより、ポリシリコン層１１２，１０８，１０２
をセグメント１１２ａ，１１２ｂ，１０８ａ，１０８
ｂ，１０２ａ，１０２ｂそれぞれに区分する。ついで、
ポリシリコン・スペーサー１１６ａ，１１６ｂを開口１
１８の側壁面に形成する。エッチング保護層９８をエッ
チングエンドポイントとして使用してウエットエッチン
グし、絶縁層１１４，１１０，１０６及び絶縁ピラー１
０４ａ，１０４ｂである露出した二酸化珪素層を除去す
る。このウエットエッチングステップの後、ＤＲＡＭ蓄
積コンデンサーの蓄積電極が完成される。図２９に示さ
れた蓄積電極は、図１３に示された構造と酷似してい
る。これら二つの構造における相違は、第６の好ましい
実施例の下位のトランク状ポリシリコン層１０２ａ，１
０２ｂが中空である点である。したがって、蓄積電極の
サーフェースが増加する。
【００６９】第７の好ましい実施例 異なるプロセスで作られた異なる構造の蓄積電極を第７
の好ましい実施例として記載する。第７の好ましい実施
例による蓄積電極の構造は、第２の好ましい実施例に酷
似している。両実施例における相違は、第７の好ましい
実施例による蓄積電極の下位のトランク状ポリシリコン
層が下位のエッチング保護層のアッパーサーフェースに
接触せず、所定の距離をもって離なされている点であ
る。したがって、蓄積電極のサーフェース領域が増大す
る。
【００７０】トリータイプ蓄積コンデンサーを有する半
導体メモリーデヴァイスに関するこの発明の第７の好ま
しい実施例の詳細を図３０〜図３４を参照して記載す
る。
【００７１】第７の好ましい実施例の蓄積コンデンサー
は、図２のウエファー構造をベースとする。ついで異な
る処理工程が行われて異なる構造のものが作られる。図
２Ａにおけると同じ図３０〜図３４における要素には、
同じ符号が付してある。
【００７２】図２と図３０を参照すると、ＢＰＳＧのよ
うな絶縁層９６を平面化のためにＣＶＤによりデポジッ
トする。ついで、窒化珪素のようなエッチング保護層１
２２をＣＶＤにより形成する。つぎに二酸化珪素のよう
な絶縁層１２４をＣＶＤによりデポジットする。つい
で、コンベンショナルのフォトリソグラフィ及びエッチ
ング技術を使用して、絶縁層１２４、エッチング保護層
１２２、絶縁層１２０およびゲート酸化層１４を順次エ
ッチングし、かくして、蓄積電極のためのコンタクトホ
ール１００ａ，１００ｂを形成するもので、これらホー
ルは、絶縁層１２４のアッパーサーフェースからドレイ
ン領域１６ａ，１６ｂのサーフェースへ延びている。次
に、ポリシリコン層１２８をデポジットする。図３０に
示すように、ポリシリコン層１２８は、コンタクトホー
ル１２６ａ，１２６ｂを完全に埋め、絶縁層１２４のサ
ーフェースをカバーしている。
【００７３】図３１を参照すると、二酸化珪素層のよう
な厚さが約７０００Åである厚い絶縁層をデポジットす
る。ついで、厚い絶縁層をコンベンショナルのフォトリ
ソグラフィおよびエッチング技術を用いて区画し、絶縁
ピラー１３０ａ，１３０ｂを図３１に示すように形成す
る。絶縁ピラー１３０ａ，１３０ｂは、ポリシリコン層
１２８の面でドレイン領域１６ａ，１６ｂそれぞれの上
に位置することが好ましい。かくてギャップ１２９が絶
縁ピラーの間に形成される。
【００７４】つぎに、図１０から図１３に関連しての第
２の好ましい実施例により記載されたものに類似の方法
を行って第７の好ましい実施例による蓄積電極を作る。
【００７５】図３２を参照すると、ＣＶＤを行って、複
数の絶縁層と複数のポリシリコン層とを交互に形成する
ものであり、特に、絶縁層１３２、ポリシリコン層１３
４、絶縁層１３６、ポリシリコン層１３８および厚い絶
縁層１４０を順に形成する。絶縁ピラー１３０ａ，１３
０ｂの少なくともトップが露出するまで、前記構造体の
サーフェースを研磨するために、ＣＭＰ技術を利用する
ことができる。
【００７６】図３３を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層１４０、ポリシリコン層１３８、絶縁層１３６、ポ
リシリコン層１３４、絶縁層１３２及びポリシリコン層
１２８を順次エッチングし、かくして、開口１４２を形
成し、そして各メモリーセルのための蓄積コンデンサー
の蓄積電極をパターン化する。また前記のエッチングプ
ロセスにより、ポリシリコン層１３８，１３４，１２８
をセグメント１３８ａ，１３８ｂ，１３４ａ，１３４
ｂ，１２８ａ，１２８ｂそれぞれに区分する。ついで、
ポリシリコン・スペーサー１４４ａ，１４４ｂを開口１
４２の側壁面に形成する。
【００７７】図３４を参照すると、エッチング保護層１
２２をエッチングエンドポイントとして使用してウエッ
トエッチングし、絶縁層１４０，１３６，１３２，１２
４及び絶縁ピラー１３０ａ，１３０ｂである露出した二
酸化珪素層を除去する。このウエットエッチングステッ
プの後、ＤＲＡＭ蓄積コンデンサーの蓄積電極が完成さ
れる。図３４に示された蓄積電極は、図１３に示された
構造と酷似している。これら二つの構造における相違
は、下位のトランク状ポリシリコン層１２８ａ，１２８
ｂが下側のエッチング保護層１２２のトップサーフェー
スにコンタクトしていない点である。したがって、蓄積
電極のサーフェースが増加する。
【００７８】第８の好ましい実施例 第１から第７の好ましい実施例においては、蓄積電極の
ブランチ状電極層がシングルセグメントをもつ垂直構造
か、または、断面が実質的にＬ形状の二つのセグメント
をもつ折り曲げられた構造のいづれかである。しかしな
がら、この発明は、これらの構造に限定されるものでは
ない。ブランチ状電極層の折り曲げに寄与するセグメン
トの数は、三つ、四つ、または、それ以上であってもよ
い。４つのセグメントをもつブランチ状電極層を第８の
好ましい実施例として記載する。
【００７９】トリータイプ蓄積コンデンサーを有する半
導体メモリーデヴァイスに関するこの発明の第８の好ま
しい実施例の詳細を図３５〜図３９を参照して記載す
る。
【００８０】第８の好ましい実施例の蓄積コンデンサー
は、図３のウエファー構造をベースとする。ついで異な
る処理工程が行われて異なる構造のものが作られる。図
２Ａにおけると同じ図３５〜図３９における要素には、
同じ符号が付してある。
【００８１】図３５と図３を参照すると、二酸化珪素層
のような厚さが約７０００Åである厚い絶縁層をポリシ
リコン層２６全面にデポジットする。ついで、コンベン
ショナルのフォトリソグラフィ技術によりフォトレジス
ト層１５２を形成し、さらにこれを異方性エッチングし
て、絶縁層の一部を形成する。したがって、図３５に示
すように、ギャップ１５７が間にある絶縁層１５０ａ，
１５０ｂが形成される。
【００８２】図３６を参照すると、フォトレジスト腐食
技術を用いて、より小さく、より薄くされたフォトレジ
スト層１５２ａ，１５２ｂが残るように、フォトレジス
ト層１５２の部分を除去する。結果として、絶縁層１５
０ａ，１５０ｂのトップサーフェースの部分が露出す
る。
【００８３】図３７を参照すると、異方性エッチングを
用いて、ポリシリコン層２６が露出するまで絶縁層１５
０ａ，１５０ｂの露出した部分と残りの露出した絶縁層
とを除去する。かくて、階段状の絶縁ピラー１５０ｃ，
１５０ｄが形成される。ついでフォトレジスト層を除去
する。
【００８４】つぎに、図５から図８に関連しての第１の
好ましい実施例を作るのに用いられた方法に類似の方法
を行って第８の好ましい実施例による蓄積電極を作る。
【００８５】図３８を参照すると、ＣＶＤにより、絶縁
層１５４、ポリシリコン層１５６および厚い絶縁層１５
８を順に形成する。つぎにＣＭＰ技術を用いて絶縁ピラ
ー１５０ａ，１５０ｂのトップサーフェースが露出する
まで、前記構造体のサーフェースを研磨する。
【００８６】図３９を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層１５８、ポリシリコン層１５６、絶縁層１５４及び
ポリシリコン層２６を順次エッチングし、かくして、開
口１５５を形成し、そして各メモリーセルのための蓄積
コンデンサーの蓄積電極をパターン化する。また前記の
エッチングプロセスにより、ポリシリコン層１５６，２
６をセグメント１５６ａ，１５６ｂ，２６ａ，２６ｂそ
れぞれに区分する。ついで、ポリシリコン・スペーサー
１５９ａ，１５９ｂを開口１５５の側壁面に形成する。
エッチング保護層２２をエッチングエンドポイントとし
て使用してウエットエッチングし、絶縁層１５８，１５
４及び絶縁ピラー１５０ｃ，１５０ｄである露出した二
酸化珪素層を除去する。このウエットエッチングステッ
プの後、ＤＲＡＭ蓄積コンデンサーの蓄積電極が完成さ
れる。図３９に示された蓄積電極は、下位トランク状ポ
リシリコン層２６ａ，２６ｂ、上位トランク状ポリシリ
コン層１５９ａ，１５９ｂおよびブランチ状ポリシリコ
ン層１５６ａ，１５６ｂを含み、これらは、断面が実質
的にダブルのＬ形状の４つのセグメントをもつ折り曲げ
られた構造になっている。ブランチ状ポリシリコン層１
５６ａ，１５６ｂは、まず上位のトランク状ポリシリコ
ン層１５９ａ，１５９ｂのインナーサーフェースに接続
し、ある距離分内方へ水平に延び、再びある距離分実質
的に直立し、つぎにある距離分内方へ水平に延び、つい
で垂直に真っすぐ延びる。
【００８７】この好ましい実施例によれば、絶縁ピラー
とギャップをおいた絶縁層の外形形状によって、ブラン
チ状ポリシリコン層の外形形状と角度とがコントロール
される。したがって、この発明による絶縁ピラーとギャ
ップをおいた絶縁層の外形形状は、特定の記載された実
施例に限定されるものではない。実際、第８の好ましい
実施例により記載された外形形状をモディファイして異
なる最終形状にすることが考えられる。例えば、異方性
エッチングの代わりに等方性エッチングまたはウエット
エッチングを利用して図４に示すような厚い絶縁層をエ
ッチングすれば、絶縁層は、三角形の形状のものにな
る。また別に図４にも示されるように、絶縁ピラー２８
ａ，２８ｂを形成した後、絶縁ピラー２８ａ，２８ｂの
側壁に絶縁・スペーサをさらに形成すれば、異なった形
状の絶縁ピラーが得られる。したがって、第８の好まし
い実施例によれば、種々の角度の種々異なった形状のブ
ランチ状ポリシリコン層を形成できる。
【００８８】この好ましい実施例の概念によれば、より
多くのセグメントをもったブランチ状ポリシリコン層が
望ましければ、ギャップを設けた絶縁層を一度または複
数回フォトレジスト腐食および異方性エッチングし、多
段の階段形状をもつ絶縁ピラーを形成することができ
る。
【００８９】第９の好ましい実施例 第１から第８の好ましい実施例においては、ＣＭＰ技術
を常に用いて、絶縁ピラーの上からポリシリコン層を除
去している。しかしながら、この発明は、この技術の使
用による範囲に限定されるものではない。第９の好まし
い実施例においては、コンベンショナルのフォトリソグ
ラフィおよびエッチング技術を用いて、絶縁ピラーにお
けるポリシリコン層を薄くはがす。したがって、異なる
形状の蓄積電極が形成される。
【００９０】トリータイプ蓄積コンデンサーを有する半
導体メモリーデヴァイスに関するこの発明の第９の好ま
しい実施例の詳細を図４０〜図４３を参照して記載す
る。
【００９１】第９の好ましい実施例の蓄積コンデンサー
は、図４のウエファー構造をベースとする。異なる構造
のＤＲＡＭ蓄積電極がさらなるプロセスにより作られ
る。図４におけると同じ図４０〜図４３における要素に
は、同じ符号が付してある。
【００９２】図４０と図４を参照すると、ポリシリコン
層と絶縁層とをＣＶＤにより交互にデポジットする。図
４０に示すように、絶縁層１６０、ポリシリコン層１６
２、絶縁層１６４、ポリシリコン層１６６および厚い絶
縁層１６８がシリコン層２６の全面にデポジットされ
る。絶縁層１６０，１６４，１６８は、例えば二酸化珪
素層である。絶縁層１６０，１６４とポリシリコン層１
６２，１６６の厚みは、例えば１０００Åである。厚い
絶縁層１６８を充分厚くしてポリシリコン層１６６のサ
ーフェース上のギャップを埋めるようにすることが好ま
しい。
【００９３】図４１を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層１６８、ポリシリコン層１６６、絶縁層１６４、ポ
リシリコン層１６２、絶縁層１６０及びポリシリコン層
２６を順次エッチングし、かくして、開口１７０を形成
し、そして各メモリーセルのための蓄積コンデンサーの
蓄積電極をパターン化する。また前記のエッチングプロ
セスにより、ポリシリコン層１６６，１６２，２６をセ
グメント１６６ａ，１６６ｂ，１６２ａ，１６２ｂおよ
び２６ａ，２６ｂそれぞれに区分する。ついで、ポリシ
リコン・スペーサー１７２ａ，１７２ｂを開口１５５の
側壁面に形成する。
【００９４】図４２を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、ポ
リシリコン層１６６ａ，１６６ｂ、絶縁層１６４および
ポリシリコン層１６２ａ、１６２ｂを順次エッチング
し、かくして、開口１７４ａ，１７４ｂを形成する。そ
の結果、絶縁ピラー２８ａ，２８ｂにおけるポリシリコ
ン層１６６ａ，１６６ｂおよび１６２ａ，１６２ｂが部
分的にエッチングされて、ポリシリコン層の間の二酸化
珪素層が露出される。
【００９５】図４３を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層１６８，１６４，１６０及び絶縁
ピラー２８ａ，２８ｂである露出した二酸化珪素層を除
去する。このウエットエッチングステップの後、ＤＲＡ
Ｍ蓄積コンデンサーの蓄積電極が完成される。図４３に
示された蓄積電極は、下位トランク状ポリシリコン層２
６ａ，２６ｂ、上位トランク状ポリシリコン層１７２
ａ，１７２ｂおよび三つのセグメントをもつブランチ状
ポリシリコン層１６２ａ，１６６ａ，１６２ｂ，１６６
ｂの二つの層を含む。ブランチ状ポリシリコン層１６２
ａ，１６６ａ，１６２ｂ，１６６ｂの二つの層は、まず
最初に上位トランク状ポリシリコン層１７２ａ，１７２
ｂのインナーサーフェースに接続し、ある距離分内方へ
水平に延び、ついで再び、ある距離分ほぼ垂直に真っす
ぐ延び、そしてある距離分内方へ水平に延びている。
【００９６】上記した好ましい実施例の特徴は、組み合
わせて、種々の構造をもつ蓄積電極ならびに蓄積コンデ
ンサーを形成することができる点は、当業者に明らかな
ことである。蓄積電極ならびに蓄積コンデンサーの構造
は、この発明の範囲内にすべて入る。
【００９７】添付の図面においては、トランスファー・
トランジスタのドレインの実施例は、シリコン基板にお
ける拡散領域として示されているが、例えばトランチタ
イプのドレイン領域に対する他のバリエーションが可能
であり、この発明により企図されるものである。
【００９８】添付の図面における要素は、表示目的のた
めのみの略図であって、実寸では図示していない。図示
された本発明の要素の形状、寸法および伸びる角度は、
この発明の範囲についての限定とみなされるべきもので
はない。
【００９９】この発明は、実例により、かつ、好ましい
実施例に関して記載したが、この発明は、記載された実
施例に限定されないことを理解されるべきである。反対
に、この発明は、当業者にとって明らかな種々のモディ
フィケーション、類似の構成ならびにプロセスをカバー
するものであり、添付の請求の範囲は、前記のようなモ
ディフィケーション、類似の構成ならびにプロセスすべ
てを包含するように、最も広く解釈されるものである。
【図面の簡単な説明】
この発明の他の目的、特徴および利点は、好ましいが限
定的でない実施例の以下の詳細な記述から明らかにな
る。該記述は、添付の図面を参照しながらなされるもの
で、図面において：
【図１】 ＤＲＡＭデヴァイスのメモリーセルの回路図
である。
【図２】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図３】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図４】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図５】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図６】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図７】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図８】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図９】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図１０】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１１】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１２】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１３】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１４】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１５】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第３実施例の構造を示
す断面図である。
【図１６】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第３実施例の構造を示
す断面図である。
【図１７】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第３実施例の構造を示
す断面図である。
【図１８】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第３実施例の構造を示
す断面図である。
【図１９】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第４実施例の構造を示
す断面図である。
【図２０】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第４実施例の構造を示
す断面図である。
【図２１】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第４実施例の構造を示
す断面図である。
【図２２】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第５実施例の構造を示
す断面図である。
【図２３】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第５実施例の構造を示
す断面図である。
【図２４】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第５実施例の構造を示
す断面図である。
【図２５】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第５実施例の構造を示
す断面図である。
【図２６】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第６実施例の構造を示
す断面図である。
【図２７】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第６実施例の構造を示
す断面図である。
【図２８】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第６実施例の構造を示
す断面図である。
【図２９】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第６実施例の構造を示
す断面図である。
【図３０】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３１】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３２】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３３】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３４】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３５】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図３６】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図３７】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図３８】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図３９】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図４０】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第９実施例の構造を示
す断面図である。
【図４１】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第９実施例の構造を示
す断面図である。
【図４２】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第９実施例の構造を示
す断面図である。
【図４３】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第９実施例の構造を示
す断面図である。

Claims (48)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリーデヴァイスが基板、該基
    板上に形成されたトランスファー・トランジスタおよび
    該トランスファー・トランジスタのソース／ドレイン領
    域に電気的に接続している蓄積コンデンサーを含む半導
    体メモリーデヴァイスを作る方法であって、この方法
    は、以下の工程からなるもの： ａ．前記基板全面上に第１の絶縁層を形成し； ｂ．第１の絶縁層の全面にわたり、そして、第１の絶縁
    層を突き抜けて前記トランスファー・トランジスタのソ
    ース／ドレイン領域と電気的に接続する第１の電導層を
    形成し； ｃ．第１の電導層の上にピラー形状の層を形成し； ｄ．ピラー形状の層と第１の電導層の上に第２の電導層
    を形成し； ｅ．第２の電導層をパターニングしてピラー形状の層を
    覆う第２の電導層を除去し； ｆ．第１の電導層と第２の電導層とをパターニングし
    て、前記第１の絶縁層の一部を露出する開口を形成し； ｇ．前記開口の周縁で前記第１の電導層のエッジに接続
    する中空シリンダー状の形状の第３の電導層を形成し；
    そこにおいて第３の電導層と第１の電導層とがトランク
    状の電導層を形成し、これによって第２の電導層の端部
    が第３の電導層のインナーサーフェースに接続してブラ
    ンチ状の電導層を形成し、さらに、第１、第２および第
    ３の電導層が蓄積コンデンサーの蓄積電極を形成し； ｈ．前記ピラー状の層を除去し； ｉ．第１、第２および第３の電導層の露出したサーフェ
    ースに誘電体層を形成し；そして ｊ．前記誘電体層の上に第４の電導層を形成して、前記
    蓄積コンデンサーの対向電極を形成する。
  2. 【請求項２】 第２の電導層は、断面がＬ形状のブラン
    チ状電導層を形成し、前記断面Ｌ形状のものの一端が前
    記第３の電導層のインナーサーフェースに接続している
    請求項１により請求された方法。
  3. 【請求項３】 前記トランク状電導層が以下のものを含
    む請求項１により請求された方法：前記トランスファー
    ・トランジスタのソース／ドレイン領域に電気的に接続
    し、断面がＴ形状である下位トランク状部分；および前
    記下位トランク状部分のエッジから実質的にアップライ
    トに伸直している上位トランク状部分。
  4. 【請求項４】 前記工程ｂが断面Ｕ形状の第１の電導層
    を形成することを含む請求項１により請求された方法。
  5. 【請求項５】 前記工程ａの後で、前記工程ｂの前に第
    １の絶縁層の上にエッチング保護層を形成する工程を含
    む請求項１により請求された方法。
  6. 【請求項６】 前記工程ｅが前記ピラー状の層の上の第
    ２の電導層の一部をエッチング除去することを含む請求
    項１により請求された方法。
  7. 【請求項７】 前記工程ｅが化学機械研磨技術を用い、
    前記ピラー状の層の上の第２の電導層の一部を研磨する
    ことを含む請求項１により請求された方法。
  8. 【請求項８】 前記工程ｃの後で、前記工程ｄの前に前
    記ピラー状の層と第１の電導層との面に第２の絶縁層を
    形成する工程を含み、前記工程ｈがさらに第２の絶縁層
    を除去する工程を含む請求項１により請求された方法。
  9. 【請求項９】 前記工程ｄと前記工程ｅの間で前記第２
    の電導層の上に第２の電導層におけるギャップを実質的
    に完全に埋めるの第３の絶縁層を形成する工程を含み、
    前記工程ｈがさらに第３の絶縁層を除去する工程を含む
    請求項１により請求された方法。
  10. 【請求項１０】 前記工程ｃが以下の工程を含むもので
    ある請求項１により請求された方法：前記第１の電導層
    の上に厚い絶縁層を形成し；前記ソース／ドレイン領域
    を覆う前記厚い絶縁層をカバーするフォトレジスト層を
    形成し；前記カバーされていない厚い絶縁層の部分をエ
    ッチングし；フォトレジスト腐食を行って、エッチング
    されていない厚い絶縁層の部分を露出し；前記露出され
    た厚い絶縁層をエッチングして階段状の形状のピラー状
    層を形成し；そしてフォトレジスト層を除去すること。
  11. 【請求項１１】 以下の工程をさらに含む請求項１によ
    り請求された方法：前記工程ａの後に前記第１の絶縁層
    の上にエッチング保護層を形成すること；および前記工
    程ｂの前に前記エッチング保護層の上に第４の絶縁層を
    形成すること；そして前記工程ｂは、さらに前記第４の
    絶縁層の上に第１の電導層を形成して、前記第４の絶縁
    層と前記エッチング保護層とを突き抜けさせ、前記工程
    ｈは、第４の絶縁層を除去する工程をさらに含むこと。
  12. 【請求項１２】 半導体メモリーデヴァイスが基板、該
    基板上に形成されたトランスファー・トランジスタおよ
    び該トランスファー・トランジスタのソース／ドレイン
    領域に電気的に接続している蓄積コンデンサーを含む半
    導体メモリーデヴァイスを作る方法であって、この方法
    は、以下の工程からなるもの： ａ．前記基板全面上に第１の絶縁層を形成し； ｂ．第１の絶縁層の全面にわたり、そして、第１の絶縁
    層を突き抜けて前記トランスファー・トランジスタのソ
    ース／ドレイン領域と電気的に接続する第１の電導層を
    形成し； ｃ．第１の電導層の上にピラー形状の層を形成し； ｄ．ピラー形状の層と第１の電導層の上に第１の膜を、
    ついで第２の膜を形成し、第２の膜は、電導性マテリア
    ルから作られ、前記第１の膜は、絶縁性マテリアルから
    作られており； ｅ．第２の電導層をパターニングしてピラー形状の層を
    覆う第２の膜の部分を除去し； ｆ．前記第２の膜、第１の膜および第１の電導層をパタ
    ーニングして、前記第１の絶縁層の一部を露出する開口
    を形成し、前記第１の電導層は、前記開口の周縁におい
    てエッジを有しており； ｇ．前記第１の電導層のエッジに接続する中空シリンダ
    ー状の形状の第２の電導層を形成し；そこにおいて第２
    の電導層と第１の電導層とがトランク状の電導層を形成
    し、これによって第２の膜の端部が第２の電導層のイン
    ナーサーフェースに接続してブランチ状の電導層を形成
    し、さらに、第１の電導層、第２の膜および第２の電導
    層が蓄積コンデンサーの蓄積電極を形成し； ｈ．前記ピラー状の層と前記第１の膜とを除去し； ｉ．前記第１の電導層、第２の膜および第２の電導層の
    露出したサーフェース上に誘電体層を形成し；そして ｊ．前記誘電体層の上に第３の電導層を形成して、前記
    蓄積コンデンサーの対向電極を形成する。
  13. 【請求項１３】 前記第２の膜は、断面がＬ形状のブラ
    ンチ状電導層を形成し、前記断面Ｌ形状のものの一端が
    前記第２の電導層のインナーサーフェースに接続してい
    る請求項１２により請求された方法。
  14. 【請求項１４】 前記トランク状電導層が以下のものを
    含む請求項１により請求された方法：前記トランスファ
    ー・トランジスタのソース／ドレイン領域に電気的に接
    続し、断面がＴ形状である下位トランク状部分；および
    前記下位トランク状部分のエッジから実質的にアップラ
    イトに伸直している上位トランク状部分。
  15. 【請求項１５】 前記工程ｂが断面Ｕ形状の第１の電導
    層を形成することを含む請求項１２により請求された方
    法。
  16. 【請求項１６】 前記工程ａの後で、前記工程ｂの前に
    第１の絶縁層の上にエッチング保護層を形成する工程を
    含む請求項１２により請求された方法。
  17. 【請求項１７】 前記工程ｅが前記ピラー状の層の上の
    第２の電導層の一部をエッチング除去することを含む請
    求項１２により請求された方法。
  18. 【請求項１８】 前記工程ｅが化学機械研磨技術を用い
    て、前記ピラー状の層の上の第２の電導層の一部を研磨
    することを含む請求項１２により請求された方法。
  19. 【請求項１９】 前記第２の膜は、ギャップが中間にあ
    る隆起した構造を含み、さらに、前記工程ｄの後で、前
    記工程ｅの前に前記第２の膜の面に第２の絶縁層を形成
    する工程を含み、前記工程ｈがさらに第２の絶縁層を除
    去する工程を含む請求項１２により請求された方法。
  20. 【請求項２０】 前記工程ｃが以下の工程を含むもので
    ある請求項１２により請求された方法：前記第１の電導
    層の上に厚い絶縁層を形成し；前記ソース／ドレイン領
    域を覆う前記厚い絶縁層をカバーするフォトレジスト層
    を形成し；前記カバーされていない厚い絶縁層の部分を
    エッチングし；フォトレジスト腐食を行って、エッチン
    グされていない厚い絶縁層の部分を露出し；前記露出さ
    れた厚い絶縁層を前記第１の電導層が露出するまでエッ
    チングして階段状の形状のピラー状層を形成し；そして
    フォトレジスト層を除去すること。
  21. 【請求項２１】 以下の工程をさらに含む請求項１２に
    より請求された方法：前記工程ａの後に前記第１の絶縁
    層の上にエッチング保護層を形成すること；および前記
    工程ｂの前に前記エッチング保護層の上に第３の絶縁層
    を形成すること；そして前記工程ｂは、さらに前記第３
    の絶縁層の上に第１の電導層を形成して、前記第３の絶
    縁層と前記エッチング保護層とを突き抜けさせ、前記工
    程ｈは、第３の絶縁層を除去する工程をさらに含むこ
    と。
  22. 【請求項２２】 以下のようになっている請求項１２に
    請求された方法：前記工程ｄは、さらに以下の工程を含
    む：前記第２の膜の上に第３の膜を、ついで第４の膜を
    形成し、第３の膜は、絶縁性マテリアルから作られ、前
    記第４の膜は、電導性性マテリアルから作られており；
    そして第４の膜の上に第２の絶縁層を形成し、第４の膜
    は、中間にギャップがある隆起した構造を含み、第２の
    絶縁層が前記ギャップを実質的に埋める；前記ｅは、さ
    らに以下の工程を含む：前記第４の膜、第３の膜、第２
    の膜および第１の膜をパターニングしてピラー形状の層
    を覆う前記第４の膜、第３の膜、第２の膜および第１の
    膜を除去し；前記各部分の幅は、前記ピラー形状の層の
    幅とほぼ同じであって、前記部分は、フォトリソグラフ
    ィおよびエッチング技術により除去されるものであり；
    前記工程ｆは、さらに以下の工程を含む：前記第４の膜
    および第３の電導層をパターニングして、開口を形成す
    る；前記工程ｇにおいては、前記第２の電導層が形成さ
    れ、前記第４の膜の端部は、第２の電導層のインナーサ
    ーフェースに接続しており；そこにおいては第１の電導
    層、第２の膜、第４の膜および第２の電導層が蓄積電極
    を形成し；前記工程ｈは、さらに前記第３の膜をを除去
    する工程を含み；そして前記工程ｉにおいては、第４の
    膜の露出されたサーフェースに誘電体層
  23. 【請求項２３】 半導体メモリーデヴァイスが基板、該
    基板上に形成されたトランスファー・トランジスタおよ
    び該トランスファー・トランジスタのソース／ドレイン
    領域に電気的に接続している蓄積コンデンサーを含む半
    導体メモリーデヴァイスを作る方法であって、この方法
    は、以下の工程からなるもの： ａ．前記基板全面上に第１の絶縁層を形成し； ｂ．第１の絶縁層の全面にわたり、そして、第１の絶縁
    層を突き抜けて前記トランスファー・トランジスタのソ
    ース／ドレイン領域と電気的に接続する第１の電導層を
    形成し、前記第１の電導層は、エッジを有し； ｃ．第１の電導層の上にピラー形状の層を形成し； ｄ．ピラー形状の層の側壁に第２の電導層を形成し； ｅ．第１の電導層をパターニングして前記第１の絶縁層
    の一部を露出する開口を形成し、前記第１の電導層は、
    前記開口の周縁においてエッジを有しており； ｆ．前記第１の電導層のエッジに接続する中空シリンダ
    ー状の形状の第３の電導層を形成し、前記第２の電導層
    がブランチ状の電導層を形成し、前記第１、第２および
    第３の電導層が蓄積コンデンサーの蓄積電極を形成し； ｈ．前記ピラー状の層を除去し； ｉ．前記第１、第２および第３の電導層の上に誘電体層
    を形成し；そして ｊ．前記誘電体層の上に第４の電導層を形成して、前記
    蓄積コンデンサーの対向電極を形成する。
  24. 【請求項２４】 前記第２の電導層は、断面がピラー形
    状のブランチ状電導層を形成し、前記ブランチ状電導層
    の一端が前記第１の電導層のアッパーサーフェースに接
    続している請求項２３により請求された方法。
  25. 【請求項２５】 前記第１の電導層が断面Ｔ形状である
    請求項２３により請求された方法。
  26. 【請求項２６】 前記第１の電導層が断面Ｕ形状である
    請求項２３により請求された方法。
  27. 【請求項２７】 さらに前記工程ａの後で、前記工程ｂ
    の前に第１の絶縁層の上にエッチング保護層を形成する
    工程を含む請求項２３により請求された方法。
  28. 【請求項２８】 前記第２の電導層は、ギャップが中間
    にある隆起した構造を含み、さらに、前記工程ｄと前記
    工程ｅの間に前記第１の電導層の面に第２の絶縁層を形
    成する工程を含み前記第２の絶縁層は、前記第２の電導
    層におけるギャップを実質的に完全に埋め、前記工程ｈ
    がさらに第２の絶縁層を除去する工程を含む請求項２３
    により請求された方法。
  29. 【請求項２９】 前記工程ｃが以下の工程を含むもので
    ある請求項２３により請求された方法：前記第１の電導
    層の上に厚い絶縁層を形成し；前記ソース／ドレイン領
    域を覆う前記厚い絶縁層をカバーするフォトレジスト層
    を形成し；前記厚い絶縁層の部分をエッチングし；フォ
    トレジスト腐食を行って、エッチングされていない厚い
    絶縁層の部分を露出し；前記露出された厚い絶縁層を前
    記第１の電導層が露出するまでエッチングして階段状の
    形状のピラー状の層を形成し；そしてフォトレジスト層
    を除去すること。
  30. 【請求項３０】 以下の工程をさらに含む請求項２３に
    より請求された方法：前記工程ａの後に前記第１の絶縁
    層の上にエッチング保護層を形成すること；および前記
    工程ｂの前に前記エッチング保護層の上に第３の絶縁層
    を形成すること；そして前記工程ｂは、さらに前記第３
    の絶縁層の上に第１の電導層を形成して、前記第３の絶
    縁層と前記エッチング保護層とを突き抜けさせ、前記工
    程ｈは、第３の絶縁層を除去する工程をさらに含むこ
    と。
  31. 【請求項３１】 前記第２の電導層の水平断面は、円形
    である請求項２３により請求された方法。
  32. 【請求項３２】 前記第２の電導層の水平断面は、矩形
    である請求項２３により請求された方法。
  33. 【請求項３３】 半導体メモリーデヴァイスが基板、該
    基板上に形成されたトランスファー・トランジスタおよ
    び該トランスファー・トランジスタのソース／ドレイン
    領域に電気的に接続している蓄積コンデンサーを含む半
    導体メモリーデヴァイスを作る方法であって、この方法
    は、以下の工程からなるもの： ａ．前記基板全面上に第１の絶縁層を形成し； ｂ．第１の絶縁層の全面にわたり、そして、第１の絶縁
    層を突き抜けて前記トランスファー・トランジスタのソ
    ース／ドレイン領域と電気的に接続する第１の電導層を
    形成し、前記第１の電導層は、エッジを有し； ｃ．第１の電導層の上に側壁をもつピラー形状の層を形
    成し； ｄ．ピラー形状の層の側壁に第２の電導層を形成し、第
    ２の電導層の端部は、前記第１の電導層のアッパサーフ
    ェースに接続しており； ｅ．第１の膜、ついで第２の膜を前記第２の電導層、ピ
    ラー形状の層および第１の電導層の上に形成し、第２の
    膜は、電導性マテリアルで作られ、第１の膜は、絶縁性
    マテリアルで作られており； ｆ．前記ピラー状の層の上の第２の膜の部分を除去し； ｇ．前記第２の膜、第１の膜および第１の電導層をパタ
    ーニングして第１の絶縁層の部分を露出する開口を形成
    し； ｈ．前記開口の周縁における前記第１の電導層のエッジ
    に接続する中空シリンダー状の形状の第３の電導層を形
    成し、前記第３の電導層と第１の電導層とがトランク状
    の電導層を形成し、前記第２の膜の端部が前記第３の電
    導層のインナーサーフェースに接続し、第２の膜と第２
    の電導層とがブランチ状の電導層を形成し、第１、第２
    および第３の電導層と第２の膜とが蓄積コンデンサーの
    蓄積電極を形成し； ｉ．前記ピラー状の層と前記第１の膜とを除去し； ｊ．前記第１、第２および第３の電導層の上に誘電体層
    を形成し；そして ｋ．前記誘電体層の上に第４の電導層を形成して、前記
    蓄積コンデンサーの対向電極を形成する。
  34. 【請求項３４】 前記第２の電導層は、前記ブランチ状
    の電導層のピラー形状部分を形成し、前記ピラー状部分
    の一端が前記第１の電導層のアッパーサーフェースに接
    続し、前記第２の膜が前記ブランチ状電導層のＬ形状部
    分を形成し、前記Ｌ形状部分の一端が前記第３の電導層
    のインナーサーフェースに接続される請求項３３により
    請求された方法。
  35. 【請求項３５】 前記第１の電導層が断面Ｔ形状である
    請求項３３により請求された方法。
  36. 【請求項３６】 前記第１の電導層が断面Ｕ形状である
    請求項３３により請求された方法。
  37. 【請求項３７】 さらに前記工程ａの後で、前記工程ｂ
    の前に第１の絶縁層の上にエッチング保護層を形成する
    工程を含む請求項３３により請求された方法。
  38. 【請求項３８】 前記第２の膜は、ギャップが中間にあ
    る隆起した構造を含み、さらに、前記工程ｅと前記工程
    ｆの間に前記第２の膜の面に第２の絶縁層を形成する工
    程を含み、前記第２の絶縁層は、前記第２の電導層にお
    けるギャップを実質的に完全に埋め、前記工程ｉがさら
    に第２の絶縁層を除去する工程を含む請求項３３により
    請求された方法。
  39. 【請求項３９】 前記工程ｃが以下の工程を含むもので
    ある請求項３３により請求された方法：前記第１の電導
    層の上に厚い絶縁層を形成し；前記ソース／ドレイン領
    域を覆う前記厚い絶縁層をカバーするフォトレジスト層
    を形成し；前記カバーされていない厚い絶縁層の部分を
    エッチングし；フォトレジスト腐食を行って、エッチン
    グされていない厚い絶縁層の部分を露出し；前記露出さ
    れた厚い絶縁層を前記第１の電導層が露出するまでエッ
    チングして階段状の形状のピラー状の層を形成し；そし
    てフォトレジスト層を除去すること。
  40. 【請求項４０】 以下の工程をさらに含む請求項３３に
    より請求された方法：前記工程ａの後に前記第１の絶縁
    層の上にエッチング保護層を形成すること；および前記
    工程ｂの前に前記エッチング保護層の上に第３の絶縁層
    を形成すること；そして前記工程ｂは、さらに前記第３
    の絶縁層の上に第１の電導層を形成して、前記第３の絶
    縁層と前記エッチング保護層とを突き抜けさせ、前記工
    程ｉは、第３の絶縁層を除去する工程をさらに含むこ
    と。
  41. 【請求項４１】 前記第２の電導層の水平断面は、円形
    である請求項３３により請求された方法。
  42. 【請求項４２】 前記第２の電導層の水平断面は、矩形
    である請求項３３により請求された方法。
  43. 【請求項４３】 前記第３の電導層の水平断面は、円形
    である請求項３３により請求された方法。
  44. 【請求項４４】 前記第３の電導層の水平断面は、矩形
    である請求項３３により請求された方法。
  45. 【請求項４５】 前記工程ｆが前記ピラー状の層の上の
    前記第２の膜の部分をエッチング除去する工程を含む請
    求項３３により請求された方法。
  46. 【請求項４６】 化学機械研磨技術を用いて前記ピラー
    状の層の上の前記第２の膜の部分を研磨することを含む
    請求項３３により請求された方法。
  47. 【請求項４７】 半導体メモリーデヴァイスが基板、該
    基板上に形成されたトランスファー・トランジスタおよ
    び該トランスファー・トランジスタのソース／ドレイン
    領域に電気的に接続している蓄積コンデンサーを含む半
    導体メモリーデヴァイスを作る方法であって、この方法
    は、以下の工程からなるもの： ａ．前記基板全面上に第１の絶縁層を形成し； ｂ．前記トランスファー・トランジスタのソース／ドレ
    イン領域と電気的に接続する下位のトランク状部分と、
    前記下位のトランク状部分のエッジから実質的にアップ
    ライトに延びている上位のトランク状部分とを含むトラ
    ンク状電導層を形成し； ｃ．第１の延びたセグメントと第２の延びたセグメント
    とを含み、前記第１の延びたセグメントの第１の端部が
    前記トランク状の電導層のインナーサーフェースに接続
    し、前記第２の延びたセグメントが前記第１の延びたセ
    グメントの第２の端部から延び、前記トランク状電導層
    と前記ブランチ状電導層とが蓄積コンデンサーの蓄積電
    極を形成し； ｄ．前記トランク状電導層と前記ブランチ状電導層の上
    に誘電体層を形成し；そして ｅ．前記誘電体層の上に上位の電導層を形成して、蓄積
    コンデンサーの対向電極を形成する。
  48. 【請求項４８】 半導体メモリーデヴァイスが基板、該
    基板上に形成されたトランスファー・トランジスタおよ
    び該トランスファー・トランジスタのソース／ドレイン
    領域に電気的に接続している蓄積コンデンサーを含む半
    導体メモリーデヴァイスを作る方法であって、この方法
    は、以下の工程からなるもの： ａ．前記基板全面上に第１の絶縁層を形成し； ｂ．前記トランスファー・トランジスタのソース／ドレ
    イン領域と電気的に接続する下位のトランク状部分と、
    前記下位のトランク状部分のエッジから実質的にアップ
    ライトに延びている上位のトランク状部分とを含むトラ
    ンク状電導層を形成し； ｃ．実質的に中空なシリンドリカルの形状を有し、前記
    ブランチ状電導層の端部が前記トランク状電導層のアッ
    パーサーフェースに接続し、実質的にアップライトに延
    びているブランチ状電導層を形成し； ｄ．第２のブランチ状電導層を形成し、該第２のブラン
    チ状電導層の端部は、前記トランク状電導層のインナー
    サーフェースに接続し、前記第２のブランチ状電導層
    は、前記端部から外方へ延びた外方へ延びる部分を有
    し、前記トランク状電導層と前記ブランチ状電導層とが
    蓄積コンデンサーの蓄積電極を形成し； ｅ．前記トランク状電導層と前記ブランチ状電導層の露
    出したサーフェース上に誘電体層を形成し；そして ｆ．前記誘電体層の上に上位の電導層を形成して、蓄積
    コンデンサーの対向電極を形成する。
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